CN113033811B - 两量子比特逻辑门的处理方法及装置 - Google Patents

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Abstract

本发明提供了一种两量子比特逻辑门的处理方法及装置，其中，该方法包括：根据待处理两量子比特逻辑门包含的特征操作矩阵和两个特征操作比特构建成由第一逻辑门和单量子比特逻辑门组成的线路；其中，所述第一逻辑门为CNOT门；将所述线路中的所述第一逻辑门替换成量子芯片指令集中所支持的等价的逻辑门。通过本发明，解决了相关技术中只有分解单量子比特门的方案的问题，填补了相关技术的空白。

Description

两量子比特逻辑门的处理方法及装置
本专利申请是2018年09月17日提交的、发明名称为“两量子比特逻辑门的处理方法及装置”、申请号为CN201811082315X的中国专利申请的分案申请。
技术领域
本发明涉及量子力学领域，具体而言，涉及一种两量子比特逻辑门的处理方法及装置。
背景技术
量子芯片的指令集是量子芯片或量子比特所支持的量子操作的集合。其中包含量子芯片所支持的两量子比特逻辑门的集合，以及量子比特之间的连接图，图1是相关技术中抽象的4量子比特的连接图，如图1所示，顶点代表量子比特，连线代表两量子比特逻辑门的集合，只有两两连接的量子比特可做两比特的操作。
两量子比特逻辑门是一种在两个量子比特上完成的操作。它通过一个4*4的酉变换矩阵U表示。这个矩阵需要满足满足条件后其中的参数可取任意值。
在实际的量子编程中，对两两相邻的量子比特实施的两量子比特逻辑门是参数化的4*4酉矩阵，其中包括2个量子比特的标号。这意味着，一方面，该两比特逻辑门有可能不属于该量子比特所支持的两量子比特逻辑门类型；另一方面，有可能受到芯片结构限制，参数化的逻辑门不能够被两个量子比特适配而形成两比特门。因此，需要对任意的两量子逻辑门进行转化，转化为该芯片所支持的。
对于不同的量子芯片，支持的两量子比特逻辑门集合可能不同，而且，芯片上比特之间的连接关系也有可能不同。比如，有的芯片采用了环形的设计，如图1所示，芯片里的量子比特，两两连接。有的芯片则采用有向图的形式，一个量子比特可能同时与2个或2个以上的量子比特有连接。所以，量子比特之间的连接关系因芯片的差异有所不同，支持的逻辑门集合也因此有差异。相关技术中只有分解单量子比特门的方案，如美国专利(US20150186587)，没有分解两量子比特门的方案。
针对相关技术中的上述问题，目前尚未存在有效的解决方案。
发明内容
本发明实施例提供了一种两量子比特逻辑门的处理方法及装置，以至少解决相关技术中只有分解单量子比特门的方案的问题。
根据本发明的一个实施例，提供了一种两量子比特逻辑门的处理方法，包括：根据待处理两量子比特逻辑门包含的特征操作矩阵和两个特征操作比特构建成由第一逻辑门和单量子比特逻辑门组成的线路；其中，第一逻辑门为CNOT门；将所述线路中的所述第一逻辑门替换成量子芯片指令集中所支持的等价的逻辑门。
根据本发明的另一个方面，提供了一种两量子比特逻辑门的处理装置，包括：第一处理模块，用于根据待处理两量子比特逻辑门包含的特征操作矩阵和两个特征操作比特构建成由第一逻辑门和单量子比特逻辑门组成的线路；其中，第一逻辑门为CNOT门；第二处理模块，用于将所述线路中的所述第一逻辑门替换成量子芯片指令集中所支持的等价的逻辑门。
根据本发明的又一个实施例，还提供了一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述量子比特逻辑门的处理方法实施例中的步骤。
根据本发明的又一个实施例，还提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述量子比特逻辑门的处理方法实施例中的步骤。
通过本发明，将根据待处理两量子比特逻辑门包含的特征操作矩阵和两个特征操作比特构建成由第一逻辑门和单量子比特逻辑门组成的线路，其中，所述第一逻辑门为CNOT门，即将任意的两量子比特逻辑门分解为CNOT门和单量子比特逻辑门的组合，然后将中所述第一逻辑门(即CNOT门)替换成量子芯片指令集中所支持的等价的逻辑门，也就是说，通过两量子比特逻辑门的分解成CNOT门和单量子比特逻辑门的组合、及CNOT门替换成量子芯片指令集中所支持的等价的逻辑门从而使得该两量子比特逻辑门能在对应的量子芯片上运行，解决了相关技术中只有分解单量子比特门的方案的问题，填补了相关技术的空白。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是相关技术中抽象的4量子比特的连接图；
图2是根据本发明实施例的量子比特逻辑门的处理方法的流程图；
图3是根据本发明实施例的最短路径的转化示意图；
图4是根据本发明实施例的两量子比特逻辑门分解到指令集的方法流程图；
图5是根据本发明实施例的量子比特逻辑门的处理装置的结构示意图；
图6是根据本发明实施例的量子比特逻辑门的处理装置的可选结构示意图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
实施例1
本实施例提供了一种的量子比特逻辑门的处理方法，图2是根据本发明实施例的量子比特逻辑门的处理方法的流程图，如图2所示，该流程包括如下步骤：
步骤S202，根据待处理两量子比特逻辑门包含的特征操作矩阵和两个特征操作比特构建成由第一逻辑门和单量子比特逻辑门组成的线路；
步骤S204，将线路中的第一逻辑门替换成量子芯片指令集中所支持的等价的逻辑门。
通过本申请的上述步骤S202和步骤S204，将根据待处理两量子比特逻辑门包含的特征操作矩阵和两个特征操作比特构建成由第一逻辑门和单量子比特逻辑门组成的线路，其中，所述第一逻辑门为CNOT门，即将任意的两量子比特逻辑门分解为CNOT门和单量子比特逻辑门的组合，然后将所述第一逻辑门(即CNOT门)替换成量子芯片指令集中所支持的等价的逻辑门，也就是说，通过两量子比特逻辑门分解成CNOT门和单量子比特逻辑门的组合、及CNOT门替换成量子芯片指令集中所支持的等价的逻辑门从而使得该两量子比特逻辑门能在对应的量子芯片上运行，解决了相关技术中只有分解单量子比特门的方案的问题，填补了相关技术的空白。
需要说明的是，本实施例中涉及到的等价的逻辑门可选为CNOT门或iSWAP门。这个是有不同量子芯片的性质决定的，有些量子芯片支持CNOT门，有些量子芯片支持iSWAP门。
在本实施例的可选实施方式中，步骤S202中涉及到的根据待处理两量子比特逻辑门包含的特征操作矩阵和两个特征操作比特构建由第一逻辑门和单量子比特逻辑门组成的线路的方式，可以包括：
步骤S202-1，根据量子芯片指令集所包含的拓扑结构信息判断两个特征操作比特是否有边的连接；
步骤S202-2，在判断两个特征操作比特没有边的连接情况下，则基于量子芯片指令集的拓扑结构信息获取两个特征操作比特之间的最短路径；
步骤S202-3，利用第二逻辑门对最短路径上的量子比特交换使得两个特征操作比特之间有边的连接；
步骤S202-4，将利用第二逻辑门建立边的连接关系的两特征操作比特和特征操作矩阵构建成由第一逻辑门和单量子比特逻辑门组成的线路，其中，第一逻辑门为CNOT门，第二逻辑门为SWAP门。
步骤S202-5，在判断两个特征操作比特有边的连接情况下，直接将特征操作矩阵和两个特征操作比特构建成由第一逻辑门和单量子比特逻辑门组成的线路。
对于上述步骤S202-1至步骤S202-5，在本实施例的具体应用场景中可以是：
根据量子芯片指令集所包含的拓扑结构信息检查输入的量子比特逻辑门U中两个特征操作比特Qx，Qy之间是否有边的连接；如果有，则对于任意的操作U，输入到“CNOT构建任意量子门操作算法”，输出一个仅包含CNOT和单量子比特逻辑门的线路；如果没有，则通过最短路径Dijkstra算法，找到两个两个特征操作比特Qx，Qy之间之间的最短路径。而如果不存在路径，程序则发出错误信号，并终止程序；若存在，图3是根据本发明实施例的最短路径的转化示意图，如图3所示，最短路径需经过的节点为M1,M2,...Mn，那么可对X，U，Y(即这个量子线路)进行转化，分别为SWAP(Qx,M1)；SWAP(M1,M2)；SWAP(M2,M3)；...；SWAP(Mn-1,Mn)；UMn,Qy；SWAP(Mn-1,Mn)；...；SWAP(M2,M3)；SWAP(M1,M2)；SWAP(Qx,M1)。通过转化的操作，等价于相邻两量子比特的操作，之后对于任意的操作U，输入到“CNOT构建任意量子门操作算法”，同时，把每一个SWAP用3个CNOT门表示，整体输出一个仅包含CNOT和单量子比特逻辑门的线路。
需要说明的是，在本实施例的可选实施方式中，量子比特逻辑门的形式包括以下至少之一：以4*4的矩阵示出的量子比特逻辑门、以2*2的矩阵示出的量子比特逻辑门。而量子比特逻辑门可以为离散形或连续形；其中，连续形式用于表示操作矩阵中包括可变参数的量子逻辑门，离散形式用于表示操作矩阵不包括可变参数的量子逻辑门。
下面结合本实施例的具体实施方式对本发明进行举例说明；
相关技术中由于不同的芯片可能支持的两比特操作是不一样的，比如，A机构设计的芯片组支持iSWAP操作，而B机构的芯片并不适配iSWAP操作，只支持CNOT操作等等。在本具体实施方式中，实现了将两比特门转化为量子芯片上支持的逻辑门操作，使量子程序能在对应的量子芯片上运行，即可以适应不同的两比特操作场景，并非一种。
因此，该具体实施例所要实现的是：在给定的量子线路中，将所有的两比特逻辑门转换为量子芯片指令集中所支持的量子逻辑门(对应于上述等价的逻辑门)。在具体应用场景中可以由计算机程序来完成，例如：程序的输入是【1.待转化的量子逻辑门2.量子芯片指令集】，程序的输出是【转化后的量子线路(1个或多个按顺序排列的量子逻辑门)】。
其中，输入的量子芯片指令集中所支持的两比特逻辑门具有2种形式，其一是连续元素，表示操作矩阵包含了可变参数的量子逻辑门；其二是离散元素，表示操作矩阵不包含可变参数的量子逻辑门。输入的量子指令集中，如果不包含控制非门(CNOT)，还需要包含用该种逻辑门构建CNOT的信息。需要说明的是，如果给出的两比特门是一种通用的两比特操作，则一定存在通过该种逻辑门与单量子逻辑门构建一个CNOT的方案。此外，输入的量子指令集中的拓扑结构，即是量子比特之间的连接关系。
其中，输入的待转化的量子逻辑门，具有两种输入方式：第一，以4*4的矩阵给出的量子逻辑门；第二，以2*2形式给出，这种情况表示是一个受控-U操作。输出的转化后的量子线路，其中每一个量子逻辑门都是量子指令集中所包含的量子逻辑门。
需要说明的是，在本实施例中需要事先准备SWAP门的构建。SWAP(A,B)表示对量子比特A和量子比特B执行SWAP操作。因为CNOT的构建线路已经由输入给出，那么可以将CNOT(A,B)；CNOT(B,A)的量子线路预先准备好(注意CNOT(A,B)中，A是控制位，B是靶位)，后面所述SWAP门的构建采用该方式。
基于上述描述，下面结合本实施例的方法步骤来具体描述其过程，图4是根据本发明实施例的两量子比特逻辑门分解到指令集的方法流程图，如图4所示，该方法的步骤包括：
步骤S402，检查输入的量子逻辑门U中两个操作比特Qx，Qy是否有边的连接；如果没有，则执行步骤S404；如果有，则执行步骤S408；
步骤S404，通过最短路径Dijkstra算法，找到两个节点之间的最短路径；如果不存在路径，程序则发出错误信号，并终止程序；若存在，则执行步骤S406；
步骤S406，利用SWAP逐层操作，使得Qx和Qy连接；
其中，如图3所示，最短路径需经过的节点为M1,M2,...Mn，那么可对X，U，Y(即这个量子线路)进行转化，分别为SWAP(Qx,M1)；SWAP(M1,M2)；SWAP(M2,M3)；...；SWAP(Mn-1,Mn)；UMn,Qy；SWAP(Mn-1,Mn)；...；SWAP(M2,M3)；SWAP(M1,M2)；SWAP(Qx,M1)。通过转化的操作，等价于相邻两量子比特的操作，之后执行步骤S408；
步骤S408，对于任意的操作U，输入到“CNOT构建任意量子门操作算法”；同时，将每一个SWAP均用三个CNOT门表示。其中，SWAP和CNOT的关系，属于本领域技术人员的公知常识，在此不做过多描述。
步骤S410，输出一个仅包含CNOT和单量子比特逻辑门的线路；
步骤S412，将上述CNOT替换指令集中的CNOT或iSWAP门；
也就是说，对于这个量子线路中，此时两量子比特的门只有CNOT门，并且所有的两比特门都一定满足量子比特之间的拓扑结构。使用量子指令集中CNOT或iSWAP门去代替转化线路中CNOT，进而输出这个量子线路。
需要说明的是，对于上述步骤中涉及到的CNOT构建任意操作算法，由于CNOT是普适门，任意量子逻辑门都可以转化为CNOT和单量子比特门的组合形式。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到根据上述实施例的方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是手机，计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。
实施例2
在本实施例中还提供了一种量子比特逻辑门的处理装置，该装置用于实现上述实施例及优选实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“模块”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的装置较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。
图5是根据本发明实施例的量子比特逻辑门的处理装置的结构示意图，如图5所示，该装置包括：第一处理模块52，用于根据待处理两量子比特逻辑门包含的特征操作矩阵和两个特征操作比特构建成由第一逻辑门和单量子比特逻辑门组成的线路；其中，所述第一逻辑门为CNOT门；第二处理模块54，与第一处理模块52耦合连接，用于将线路中的第一逻辑门替换成量子芯片指令集中所支持的等价的逻辑门。
需要说明的是，本实施例中涉及的等价的逻辑门为CNOT门或iSWAP门。
图6是根据本发明实施例的量子比特逻辑门的处理装置的可选结构示意图，如图6所示，第一处理模块52包括：判断单元522，用于根据量子芯片指令集所包含的拓扑结构信息判断两个特征操作比特是否有边的连接；获取单元524，与判断单元522耦合连接，用于在判断两个特征操作比特没有边的连接情况下，则基于量子芯片指令集的拓扑结构信息获取两个特征操作比特之间的最短路径；转换单元526，与获取单元524耦合连接，用于利用第二逻辑门对最短路径上的量子比特交换使得两个特征操作比特之间有边的连接；第一处理单元528，与转换单元526耦合连接，用于将利用第二逻辑门建立边的连接关系的两特征操作比特和特征操作矩阵构建成由第一逻辑门和单量子比特逻辑门组成的线路，其中，第一逻辑门为CNOT门，第二逻辑门为SWAP门；第二处理单元530，与判断单元522耦合连接，用于在判断两个特征操作比特有边的连接情况下，直接将特征操作矩阵和两个特征操作比特构建成由第一逻辑门和单量子比特逻辑门组成的线路。
需要说明的是，上述各个模块是可以通过软件或硬件来实现的，对于后者，可以通过以下方式实现，但不限于此：上述模块均位于同一处理器中；或者，上述各个模块以任意组合的形式分别位于不同的处理器中。
本发明的实施例还提供了一种存储介质，该存储介质中存储有计算机程序，其中，该计算机程序被设置为运行时执行上述任一项方法实施例中的步骤。
可选地，在本实施例中，上述存储介质可以被设置为存储用于执行以下步骤的计算机程序：
S1，根据待处理两量子比特逻辑门包含的特征操作矩阵和两个特征操作比特构建成由第一逻辑门和单量子比特逻辑门组成的线路；其中，所述第一逻辑门为CNOT门；
S2，将线路中的第一逻辑门替换成量子芯片指令集中所支持的等价的逻辑门。
可选地，存储介质还被设置为存储用于执行以下步骤的计算机程序：
S1，根据量子芯片指令集所包含的拓扑结构信息判断两个特征操作比特是否有边的连接；
S2，在判断两个特征操作比特没有边的连接情况下，则基于量子芯片指令集的拓扑结构信息获取两个特征操作比特之间的最短路径；
S3，利用第二逻辑门对最短路径上的量子比特交换使得两个特征操作比特之间有边的连接；
S4，将利用第二逻辑门建立边的连接关系的两特征操作比特和特征操作矩阵构建成由第一逻辑门和单量子比特逻辑门组成的线路；
S5，在判断两个特征操作比特有边的连接情况下，直接将特征操作矩阵和两个特征操作比特构建成由第一逻辑门和单量子比特逻辑门组成的线路。
可选地，在本实施例中，上述存储介质可以包括但不限于：U盘、只读存储器(Read-Only Memory，简称为ROM)、随机存取存储器(Random Access Memory，简称为RAM)、移动硬盘、磁碟或者光盘等各种可以存储计算机程序的介质。
本发明的实施例还提供了一种电子装置，包括存储器和处理器，该存储器中存储有计算机程序，该处理器被设置为运行计算机程序以执行上述任一项方法实施例中的步骤。
可选地，上述电子装置还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。
可选地，在本实施例中，上述处理器可以被设置为通过计算机程序执行以下步骤：
S1，根据待处理两量子比特逻辑门包含的特征操作矩阵和两个特征操作比特构建成由第一逻辑门和单量子比特逻辑门组成的线路；其中，所述第一逻辑门为CNOT门；
S2，将线路中的第一逻辑门替换成量子芯片指令集中所支持的等价的逻辑门。
可选地，本实施例中的具体示例可以参考上述实施例及可选实施方式中所描述的示例，本实施例在此不再赘述。
显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种两量子比特逻辑门的处理方法，其特征在于，包括：
针对待处理两量子比特逻辑门包含的特征操作矩阵和两个特征操作比特，在根据量子芯片指令集所包含的拓扑结构信息判断两个所述特征操作比特没有边的连接情况下，则基于所述量子芯片指令集的拓扑结构信息获取两个所述特征操作比特之间的最短路径；利用第二逻辑门对所述最短路径上的量子比特交换使得两个所述特征操作比特之间有边的连接；将所述特征操作矩阵通过第一算法分解，同时将转化后的量子线路中的所述第二逻辑门用3个CNOT门表示，得到由第一逻辑门和单量子比特逻辑门组成的线路，其中，所述第一逻辑门为CNOT门，所述第二逻辑门为SWAP门，所述第一算法为CNOT构建任意量子门操作算法；
将所述线路中的所述第一逻辑门替换成所述量子芯片指令集中所支持的等价的逻辑门。
2.根据权利要求1所述的方法，其特征在于，所述基于所述量子芯片指令集的拓扑结构信息获取两个所述特征操作比特之间的最短路径，包括：
通过最短路径算法，获取拓扑结构信息两个特征操作比特Qx，Qy之间的最短路径。
3.根据权利要求1所述的方法，其特征在于，所述利用第二逻辑门对所述最短路径上的量子比特交换使得两个所述特征操作比特之间有边的连接，包括：
确定拓扑结构信息中两个特征操作比特Qx，Qy之间最短路径需经过的节点M1，M2，...Mn；
将量子线路Qx，U，Qy进行如下转化实现边的连接：SWAP(Qx，M1)；SWAP(M1，M2)；SWAP(M2，M3)；...；SWAP(Mn－1，Mn)；U Mn，Qy；SWAP(Mn－1，Mn)；...；SWAP(M2，M3)；SWAP(M1，M2)；SWAP(Qx，M1)；其中：U为所述特征操作矩阵，SWAP门为所述第二逻辑门。
4.根据权利要求1所述的方法，其特征在于，所述等价的逻辑门为CNOT门或iSWAP门。
5.一种两量子比特逻辑门的处理装置，其特征在于，包括：
第一处理模块，针对待处理两量子比特逻辑门包含的特征操作矩阵和两个特征操作比特，在根据量子芯片指令集所包含的拓扑结构信息判断两个所述特征操作比特没有边的连接情况下，则基于所述量子芯片指令集的拓扑结构信息获取两个所述特征操作比特之间的最短路径；利用第二逻辑门对所述最短路径上的量子比特交换使得两个所述特征操作比特之间有边的连接；将所述特征操作矩阵通过第一算法分解，同时将转化后的量子线路中的所述第二逻辑门用3个CNOT门表示，得到由第一逻辑门和单量子比特逻辑门组成的线路，其中，所述第一逻辑门为CNOT门，所述第二逻辑门为SWAP门，所述第一算法为CNOT构建任意量子门操作算法；
第二处理模块，用于将所述线路中的所述第一逻辑门替换成量子芯片指令集中所支持的等价的逻辑门；
6.一种存储介质，其特征在于，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行所述权利要求1至4任一项中所述的方法。
7.一种电子装置，包括存储器和处理器，其特征在于，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行所述权利要求1至4任一项中所述的方法。
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