CN111835336A - 一种io端口复用的可编程熔丝修调电路系统 - Google Patents

Abstract

本发明提供一种IO端口复用的可编程熔丝修调电路系统，系统由SLEEP端口输入电路、烧写脉冲检测电路、基准与上电复位电路、编程数据解码电路、阵列熔丝参考基准电路以及N个M位阵列熔丝电路组成。可编程熔丝修调电路系统完成一次烧写后就与芯片的运作无关，故本发明的编程数据传输端口选择与SLEEP休眠控制端口进行复用，把不同幅值和脉宽的脉冲序列传送至SLEEP端口输入电路，通过烧写脉冲检测电路和编程数据解码电路，把脉冲序列解码为烧写地址信号、烧写数据信号和烧写使能信号，其具有低成本、可编程、高可靠且IO端口复用的特性。

Description

一种IO端口复用的可编程熔丝修调电路系统

技术领域

本发明涉及集成电路技术领域，具体涉及一种IO端口复用的可编程熔丝修调电路系统。

背景技术

随着集成电路CMOS、BICMOS、BCD工艺与设计技术的发展以及各种各样的产品应用需求，电路系统的性能指标也越来越高。但是，在集成电路制造过程中，各类工艺的非理想因素会影响到电路系统的性能指标，这些随机性误差主要表现在电流镜不对称、电阻电容绝对偏差、电阻电容的温漂效应、电阻电容失配、晶体管失配、输入失调电压等方面。电路系统的寄生效应在芯片级、晶圆级、封装级的生产过程中产生，在芯片与芯片之间，晶圆与晶圆之间、以及批次和批次之间，各类性能参数都会表现出差异性，无法通过EDA仿真工具进行有效的模拟仿真和设计即正确的预测。为了改善模拟集成电路的失调和温漂、提高芯片成品率，在芯片设计阶段引入修调技术，对芯片进行制造后调整，从而优化电路系统性能。集成电路修调技术主要包含激光修调、熔丝修调、二极管修调和存储器修调，被广泛应用于高精度、低失调、低温漂的模拟集成集成电路中，如运算放大器、参考基准源、射频电路、高性能模数/数模转换器以及高复杂度的数模混合芯片等。为了芯片产品的多样性，满足不同的应用需求，可以通过修调技术对其电路系统结构和电学参数进行编程配置，在同一块芯片上实现不同的功能选择和性能指标。

激光修调在工艺兼容性、芯片面积和精度方面都有优势，但是其成本较高，需要专业的激光修调设备以及苛刻的外部环境才能完成，不易操作；二极管修调需要许多PAD端口支持，占用很大的芯片面积；存储器修调掩模成本高、工艺兼容性差，若是存储信息量太少，对于模拟集成电路，不建议使用；熔丝修调有金属熔丝修调、多晶硅熔丝修调、电子可编程熔丝修调，金属熔丝修调和多晶硅熔丝修调一般采用大电流烧断，与二极管修调类似，需要许多PAD端口支持，在晶圆级阶段使用探针PROBE引接大电流熔断，一旦熔断后就不可恢复，存在烧写良率问题，甚至有熔丝烧不断的情况。

发明内容

有鉴于此，本发明实施例提供一种IO端口复用的可编程熔丝修调电路系统，以提供一种低成本、可编程、高可靠且IO端口复用的熔丝修调电路系统。

为实现上述目的，本发明实施例提供如下技术方案：

一种IO端口复用的可编程熔丝修调电路系统，其特征在于，包括：

SLEEP端口输入电路、烧写脉冲检测电路、基准与上电复位电路、编程数据解码电路、阵列熔丝参考基准电路以及N个M位阵列熔丝电路，所述N和M为不小于2的正整数；

所述SLEEP端口输入电路，用于通过所述SLEEP端口输入电路的休眠控制端口获取所需写入的脉冲序列；

所述烧写脉冲检测电路和编程数据解码电路，用于把所述SLEEP端口输入电路采集到的脉冲序列解码为烧写地址信号、烧写数据信号和烧写使能信号；

所述基准与上电复位电路，用于向所述SLEEP端口输入电路提供基准电流参考信号，向所述烧写脉冲检测电路提供第一基准电压参考信号，向所述编程数据解码电路提供上电复位信号；

所述阵列熔丝参考基准电路，用于向M位阵列熔丝电路提供第二基准电压参考信号和第三基准电压信号；

所述M位阵列熔丝电路用于提供烧写数据。

可选的，上述IO端口复用的可编程熔丝修调电路系统中，所述SLEEP端口输入电路，包括：

第一镜像电路，所述第一镜像电路的第一输入端作为所述SLEEP端口输入电路的输入端，用于获取脉冲序列信号，所述第一镜像电路第一输出端和第二输出端接地；

第二镜像电路，所述第二镜像电路的第一输入端和第二输入端与电源相连，所述第二镜像电路的第一输出端与所述第一镜像电路的第二输入端相连，所述第二镜像电路的输出端用于获取所述基准电流参考信号；

第一施密特触发器，所述第一施密特触发器的输入端与所述第一镜像电路的第一输入端相连，所述第一施密特触发器的输出端用于输出控制IO端口复用的可编程熔丝修调电路系统使能的使能信号；

第二施密特触发器，所述第二施密特触发器的输入端与所述第一镜像电路的第二输入端相连，所述第二施密特触发器的输出端作为所述SLEEP端口输入电路的第一输出端，用于输出烧写脉冲检测电路的使能信号；

第一开关管，所述第一开关管的输入端与电源相连，控制端与所述第二镜像电路的两个开关管的公共端相连；

第二开关管，所述第二开关管的输入端与所述第一开关管的输出端相连，输出端与所述第二镜像电路的第一输出端相连，所述第二开关管的控制端与所述第二施密特触发器的输出端相连；

第三开关管，所述第三开关管的输入端与电源相连，所述第三开关管的控制端与所述第一施密特触发器的输入端相连，所述第三开关管的输出端与所述第二施密特触发器的输入端相连；

第四开关管和第五开关管，所述第四开关管的输入端与电源相连，所述第四开关管与所述第五开关管的控制端相连，所述第四开关管的输出端与所述第五开关管的输入端相连，所述第五开关管的输出端接地，所述第四开关管和所述第五开关管的公共端用于提供可控电源信号；

第一三极管，所述第一三极管的基极和集电极相连，所述第一三极管的集电极与所述第一镜像电流源的第一输入端相连。

可选的，上述IO端口复用的可编程熔丝修调电路系统中，所述烧写脉冲检测电路，包括：

第六开关管，所述第六开关的输入端与所述第一三极管的发射极相连；

第一反相器，所述第一反相器的输入端与所述第二施密特触发器的输出端相连，所述第一反相器的输出端与所述第五开关管的控制端相连；

第一比较器，所述第一比较器的第一输入端与所述第五开关管的输出端相连，所述第一比较器的第二输入端与所述第四开关管的输出端相连；

第三施密特触发器，所述第三施密特触发器的输入端与所述第一比较器的输出端相连；

第一电阻，所述第一电阻的第一端与所述第一比较器的第二输入端相连，所述第一电阻的第二端接地；

第七开关管，所述第七开关管的输入端与所述第一电阻的第一端相连，所述第七开关管的输出端接地，所述第七开关管的控制端与所述第三施密特触发器的输出端相连；

分压支路，所述分压支路的输入端与所述第六开关的输出端相连，所述分压支路的输出端与第八开关管的输入端相连；

第八开关管，所述第八开关管的输入端与所述分压支路的输出端相连，所述第八开关管的输出端接地，所述第八开关管的控制端与所述第四开关管的输出端相连；

第九开关管和第十开关管，所述第九开关管的输入端与所述分压支路的分压信号输出端相连，所述第九开关管的输出端与所述第十开关管的输入端相连，所述第九开关管的控制端与所述第十开关管的控制端相连，所述第十开关管的输出端与所述第三施密特触发器的输出端相连；

第二比较器，所述第二比较器的第一输入端与所述第九开关管的输出端相连，所述第二比较器的第二输入端用于获取所述第一基准电压参考信号；

第二反相器，所述第二反相器的输入端与所述第二比较器的输出端相连；

第三反相器，所述第三反相器的输入端与所述第二反相器的输出端以及所述第九开关管的控制端相连；

第四施密特触发器，所述第四施密特触发器的输入端与所述第三反相器的输出端相连。

可选的，上述IO端口复用的可编程熔丝修调电路系统中，所述基准与上电复位电路，包括：

电流镜互偏置的偏置电路、启动电路以及比较电路；

所述偏置电路包括：

第三镜像电路，所述第三镜像电路的输入端与所述第四开关管的输出端相连；

第十一开关管和第十二开关管，所述第十一开关管的控制端与所述第三镜像电路的第一输出端相连，所述第十二开关管的控制端与所述第三镜像电路的第二输出端相连，所述第十一开关管和第十二开关管的输入端和输出端均接地；

第十三开关管和第十四开关管，所述第十三开关管的输入端与所述第三镜像电路的第一输出端相连，所述第十三开关管的输出端接地；所述第十四开关管的输入端分别与所述第十三开关管的控制端、所述第三镜像电路的第二输出端以及所述第二比较器的第二输入端相连，所述第十四开关管的输出端接地；

所述启动电路包括：

第十五开关管，所述第十五开关管的输入端与所述第三镜像电路的输入端相连，所述第十五开关管的控制端接地；

第十六开关管，所述第十六开关管的输入端与所述第十五开关管的输出端相连，所述第十六开关管的输出端与所述第三镜像电路的第二输出端相连；

第十七开关管和第十八开关管，所述第十七开关管的输入端与所述第二镜像电路的第二输出端相连，所述第十七开关管、第十八开关管的控制端互联，所述第十七开关管、第十八开关管的输出端均接地；

第十九开关管，所述第十九开关管的输入端与所述第三镜像电路的输入端相连，所述第十九开关管的控制端与所述第三镜像电路中两个开关管的控制端相连；

第二十开关管，所述第二十开关管的输入端和控制端分别所述第十九开关管的输出端相连，所述第二十开关管的输出端接地；

所述比较电路包括：

第四镜像电路，所述第四镜像电路的输入端与所述第三镜像电路的输入端相连；

第二十一开关管，所述第二十一开关管的输入端与所述第四镜像电路的第一输出端相连，所述第二十一开关管的控制端与所述第二十开关管的输入端相连，所述第二十一开关管的输出端接地；

第二十二开关管，所述第二十二开关管的输入端与所述第四镜像电路的第二输出端相连，所述第二十二开关管的控制端与所述第十六开关管的控制端相连；

第二十三开关管，所述第二十三开关管的输入端与所述第三镜像电路的输入端相连，第二十三开关管的控制端与所述第三镜像电路中的两个开关管的控制端相连，

第二十四开关管，所述第二十四开关管的输入端与所述第二十三开关管的输出端相连，所述第二十四开关管的控制端与所述四镜像电路的第二输出端相连，所述第二十四开关管输出端接地；

第二十五开关管和第二十六开关管，所述第二十五开关管的输入端与所述第三镜像电路的输入端相连，所述第二十五开关管的输出端与所述第二十六开关管的输入端相连，所述第二十五开关管和第二十六开关管的控制端均与所述第二十三开关管的输出端相连，所述第二十五开关管的输出端用于提供所述上电复位信号。

可选的，上述IO端口复用的可编程熔丝修调电路系统中，所述N个M位阵列熔丝电路具体为三个六位阵列熔丝电路。

可选的，上述IO端口复用的可编程熔丝修调电路系统中，所述编程数据解码电路为由三位地址寄存器和三个6位加法器组成的编程数据解码电路；

所述编程数据解码电路的第一输入端与所述第四施密特触发器的输出端相连；

所述编程数据解码电路的第二输入端与所述第二十五开关管的输出端相连；

所述编程数据解码电路的第三输入端与所述第二施密特触发器的输出端相连；

所述6位加法器组中的每个加法器组分别对应输出一位烧写地址。

可选的，上述IO端口复用的可编程熔丝修调电路系统中，所述阵列熔丝参考基准电路，包括：

第二十八开关管和第二十九开关管，所述第二十八开关管的输入端与所述第四开关管的输出端相连，所述第二十八开关管和第二十九开关管的控制端均与所述第一施密特触发器的输出端相连，所述第二十八开关管的输出端和第二十九开关管的输入端相连，所述第二十九开关管的输出端接地；

第五镜像电路，所述第五镜像电路的输入端与所述第二十八开关管的输入端相连；

第三十开关管和第三十一开关管，所述第三十开关管的输入端与所述第五镜像电路的第一输出端相连，所述第三十一开关管的输入端与所述第五镜像电路的第二输出端相连，所述第三十开关管的输出端、所述第三十一开关管的输出端分别用于向M位阵列熔丝电路提供第二急转电压信号和第三基准电压信号；

第三十二开关管和第三十三开关管，所述第三十二开关管的输入端与所述第三十开关管的输出端相连，所述第三十二开关管的输出端接地，所述第三十三开关管的输入端与所述第三十一开关管的输出端相连，所述第三十三开关管的输出端接地，所述第三十二开关管和所述第三十三开关管控制端均与所述第二十八开关管的输出端相连。

可选的，上述IO端口复用的可编程熔丝修调电路系统中，所述M位阵列熔丝电路包括：

6个位单元熔丝电路和与所述位单元熔丝电路一一对应的6个控制逻辑电路；

所述位单元熔丝电路包括：

第三十四开关管，所述第三十四开关管的输入端与所述第一三极管的发射极相连；

第三十五开关管，所述第三十五开关管的输入端与所述第三十四开关管的控制端以及所述第一三极管的发射极相连，所述第三十五开关管的输出端接地；

第三十六开关管，所述第三十六开关管的输入端与所述第三十四开关管的输入端相连，所述第三十六开关管的控制端与所述第三十四开关管的输出端相连；

第三十七开关管，所述第三十七开关管的输入端与所述第三十四开关管的输入端相连，所述第三十七开关管的控制端与所述第三十四开关管的输出端以及所述第三十六开关管的输出端相连；

熔断丝，所述熔断丝的第一端与所述第三十七开关管的输出端相连，所述熔断丝的第二端接地；

第三十八开关管、第三十九开关管和第四十开关管，所述第三十八开关管、第三十九开关管和第四十开关管的输入端与所述第四开关管的输出端相连，所述第三十八开关管、第三十九开关管和第四十开关管的控制端与所述第三十开关管的输出端相连，所述第三十八开关管的输出端与所述熔断丝的第一端相连；

第四十一开关管和第四十二开关管，所述第四十一开关管和第四十二开关管的输入端与所述第三十九开关管的输出端相连，所述第四十一开关管的控制端与所述第三十八开关管的输出端相连，所述第四十二开关管的控制端与所述第三十一开关管的输出端相连；

第六镜像电路，所述第六镜像电路的第一输入端与所述第四十一开关管的输出端相连，所述第六镜像电路的第二输入端与所述第四十二开关管的输出端相连，所述第六镜像电路的输出端接地；

第四十三开关管，所述第四十三开关管的输入端与所述第四十开关管的输出端相连，所述第四十三开关管的控制端与所述第六镜像电路的第二输入端相连，所述第四十三开关管的输出端接地，所述第四十三开关管的输入端作为所述位单元熔丝电路的输出端。

可选的，上述IO端口复用的可编程熔丝修调电路系统中，所述控制逻辑电路包括：

第一与非门、第二与非门和或非门；

所述第一与非门的第一输入端用于获取所述6位加法器组中的唯一一个加法器的输出端相连，获取所述加法器输出的烧写地址，所述第一与非门的第二输入端用于获取烧写地址使能信号；

所述或非门的第一输入端与所述第一与非门的输出端相连，所述或非门的第二输入端用于获取所述编程数据解码电路输出的烧写使能信号；

所述第二与非门的第一输入端与所述第一与非门的输出端相连，所述第二与非门的第二输入端与所述位单元熔丝电路的第四十三开关管的输入端相连。

基于上述技术方案，本发明实施例提供的上述系统由SLEEP端口输入电路、烧写脉冲检测电路、基准与上电复位电路、编程数据解码电路、阵列熔丝参考基准电路以及N个M位阵列熔丝电路组成。可编程熔丝修调电路系统完成一次烧写后就与芯片的运作无关，故本发明的编程数据传输端口选择与SLEEP休眠控制端口进行复用，把不同幅值和脉宽的脉冲序列传送至SLEEP端口输入电路，通过烧写脉冲检测电路和编程数据解码电路，把脉冲序列解码为烧写地址信号、烧写数据信号和烧写使能信号，其具有低成本、可编程、高可靠且IO端口复用的特性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例提供的IO端口复用的可编程熔丝修调电路系统的结构示意图；

图2a为本申请实施例提供的IO端口复用的可编程熔丝修调电路系统中SLEEP端口输入电路100的芯片引脚示意图；

图2b为本申请实施例提供的IO端口复用的可编程熔丝修调电路系统中烧写脉冲检测电路200的芯片引脚示意图；

图2c为本申请实施例提供的IO端口复用的可编程熔丝修调电路系统中上电复位电路300的芯片引脚示意图；

图2d为本申请实施例提供的IO端口复用的可编程熔丝修调电路系统中编程数据解码电路400的芯片引脚示意图；

图2e为本申请实施例提供的IO端口复用的可编程熔丝修调电路系统中阵列熔丝参考基准电路500的芯片引脚示意图；

图2f为本申请实施例提供的IO端口复用的可编程熔丝修调电路系统中阵列熔丝电路600的芯片引脚示意图；

图3为IO端口复用的可编程熔丝修调电路系统中的关键信号时序图；

图4为本申请实施例提供的IO端口复用的可编程熔丝修调电路系统中SLEEP端口输入电路100的结构示意图；

图5为本申请实施例提供的IO端口复用的可编程熔丝修调电路系统中烧写脉冲检测电路200的结构示意图；

图6为本申请实施例提供的IO端口复用的可编程熔丝修调电路系统中基准与上电复位电路300的芯片引脚示意图；

图7为本申请实施例提供的IO端口复用的可编程熔丝修调电路系统中熔丝电路的结构示意图；

图8为本申请实施例提供的IO端口复用的可编程熔丝修调电路系统中阵列熔丝参考基准电路500的结构示意图；

图9为本申请实施例提供的IO端口复用的可编程熔丝修调电路系统中位单元熔丝电路的结构示意图；

图10为本申请实施例提供的IO端口复用的可编程熔丝修调电路系统中控制逻辑电路的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明设计了一种新颖的可编程熔丝修调电路系统，该系统是基于CSMC0.18umBCD工艺，针对磁传感器的灵敏度功能选择和失调电压消除而设计的。综合考虑工艺条件、加工测试成本、修调精度要求等因素，决定将熔丝设计于电路中，一共18个数据位，分3个地址，6位单元阵列进行烧写，并且通过IO端口复用，把烧写信号、烧写地址与烧写数据以编程脉冲序列的方式传送至指定寄存器，当需要改变修调位状态时，烧写开关打开，熔丝流经一定的电流值，确保熔丝能够一次烧断。此种修调方案实现容易，节省PAD数目，并且节省芯片面积与晶圆级探测成本。

本发明提供的IO端口复用的可编程熔丝修调电路系统的具体实施技术方案如图1所示，该系统可以由SLEEP端口输入电路100、烧写脉冲检测电路200、基准与上电复位电路300、编程数据解码电路400、阵列熔丝参考基准电路500以及N个M位阵列熔丝电路600组成，所述IO端口复用的可编程熔丝修调电路系统中的SLEEP端口输入电路100、烧写脉冲检测电路200、基准与上电复位电路300、编程数据解码电路400、阵列熔丝参考基准电路500以及3个M位阵列熔丝电路600可以分别为独立的封装芯片，上述各个模块的连接关系可以通过图2a、图2b、图2c、图2d、图2e、图2f中所示出的芯片的各个引脚的输入输出信号的名称来体现，因此本申请不在针对图1对各个芯片之间的连接关系进行累述。

所述SLEEP端口输入电路100，用于获取所需写入的脉冲序列；

所述烧写脉冲检测电路200和编程数据解码电路400，用于把所述SLEEP端口输入电路100采集到的脉冲序列解码为烧写地址信号、烧写数据信号和烧写使能信号；

所述基准与上电复位电路300，用于向所述SLEEP端口输入电路100提供基准电流参考信号，向所述烧写脉冲检测电路200提供第一基准电压参考信号，向所述编程数据解码电路400提供上电复位信号；

所述阵列熔丝参考基准电路500，用于向M位阵列熔丝电路600提供第二基准电压参考信号和第三基准电压信号；

所述M位阵列熔丝电路600用于提供烧写数据。

上述系统中，所述可编程熔丝修调电路系统完成一次烧写后就与芯片的运作无关，故本发明的可编程熔丝修调电路系统的编程数据传输端口选择与SLEEP端口输入电路100的SLEEP休眠控制端口进行复用，把不同幅值和脉宽的脉冲序列传送至SLEEP端口输入电路100，这些输入再通过烧写脉冲检测电路200和编程数据解码电路400，把脉冲序列解码为烧写地址信号、烧写数据信号和烧写使能信号。由于该电路系统一次只能烧写6位单元阵列，而存储数据有18位，所以可以分3次传输数据，每次对应1个地址进行烧写。

当采用上述实施例提供开的技术方案进行数据烧写时，假设对第二个地址进行烧写，烧写数据为010101。上述方案中，关键信号时序如图3所示，编程数据使用三种电压代表不同的编码，芯片工作电压VCC(维持可编程逻辑电路工作)、脉冲序列电压VPULSE(传输烧写地址和烧写数据)、烧写电压VPROG(短脉冲，区分烧写地址和烧写数据；长脉冲，进行烧写，熔断熔丝)。从SLEEP端口的时序信号的瞬态波形图可知，在t1时刻之前，芯片工作在休眠态，可控电源SLEEP_VCC断电，故熔丝修调电路系统处于混沌状态；在t1时刻，芯片退出休眠态，进入工作态，可控电源SLEEP_VCC恢复供电，为了防止熔丝电路系统的混沌状态产生异常信号，故可以在SLEEP_VCC上电过程中，加入一定的延时，使上电复位信号POWER_RESETN保持低电平有效，确保熔丝修调电路系统工作在复位态，使得所有寄存器清零；当上电复位信号POWER_RESETN高电平无效时，熔丝电路系统进入工作态，开始传输编程数据。

当编程数据电压大于脉冲序列电压VPULSE时，烧写脉冲检测电路200进入使能状态，解码出烧写复位信号PROG_RESETN和烧写脉冲序列信号PROG_VPULSE信号，并通过固定的编程模式(先地址，后数据，再烧写)，得到解码电路内置六位加法器的复位信号ADD_RESETN和时钟信号ADD_CLK，以及烧写控制信号PROG_CTRL，实现编程数据传输、解码和烧写。如图3所示，当SLEEP的第一个VPROG(短脉冲)有效时，加法器清零，开始传输烧写地址，在t2至t3时段可以看到，每来1个脉冲，内置六位加法器自动加1；由于假设对第二个地址进行烧写，故需要传输2个脉冲。当SLEEP的第二个VPROG(短脉冲)有效时，锁定烧写地址，加法器清零，开始传输烧写数据，在t4至t5时段可以看到，每来1个脉冲，内置六位加法器自动加1，由于假设烧写数据为010101，故需要传输21个脉冲。当SLEEP的第三个VPROG(长脉冲)有效时，锁定烧写数据，烧写控制信号PROG_CTRL有效，通过烧写地址和烧写数据的准确定位，把相应的熔丝单元熔断。在t6时刻，烧写完成，芯片再次工作在休眠态，准备下一个地址的烧写。从关键信号时序图可以看到，在t7时刻，如果烧写成功，在芯片进入工作态时，就可以读取到烧写数据，图中输出信号SD<11:6>为十进制数21，即为二进制数010101。下面进行各个电路模块的工作原理进行描述。

本申请实施例公开的技术方案中，所述SLEEP端口输入电路100、烧写脉冲检测电路200、基准与上电复位电路300、编程数据解码电路400、阵列熔丝参考基准电路500以及N个M位阵列熔丝电路600的具体结构可以基于用户需求自行选择，例如，本申请可以采用以下实施例公开的电路作为所述SLEEP端口输入电路100、烧写脉冲检测电路200、基准与上电复位电路300、编程数据解码电路400、阵列熔丝参考基准电路500以及N个M位阵列熔丝电路600。

参见图4，本申请实施例公开的所述SLEEP端口输入电路100，可以包括：

第一镜像电路U11，所述第一镜像电路U11的第一输入端作为所述SLEEP端口输入电路100的输入端，用于获取脉冲序列信号SLEEP，所述第一镜像电路U11第一输出端和第二输出端接地，本申请中所述的镜像电路即镜像电流源电路，其为在集成电路中，为了向各个放大级提供合适的偏置电流，确定各级静态工作点，常常用到偏置电路610，在本方案中，所指出的各个镜像电路均有两个MOS管构成，所述MOS管的结构可以依据用户需求自行选择，所述镜像电路的具体结构可以参见本申请所提供的附图以及现有技术所示，在此并不进行累述；

第二镜像电路U12，所述第二镜像电路U12的第一输入端和第二输入端与电源VCC相连，所述第二镜像电路U12的第一输出端与所述第一镜像电路U11的第二输入端相连，所述第二镜像电路U12的输出端用于获取所述基准电流参考信号I_REF；

第一施密特触发器SMIT11，所述第一施密特触发器SMIT11的输入端与所述第一镜像电路U11的第一输入端相连，所述第一施密特触发器SMIT11的输出端用于输出控制IO端口复用的可编程熔丝修调电路系统使能的使能信号SLEEP_EN，所述施密特触发器有两个稳定状态，但与一般触发器不同的是，施密特触发器采用电位触发方式，其状态由输入信号电位维持；对于负向递减和正向递增两种不同变化方向的输入信号，施密特触发器有不同的阈值电压，当然本申请也可以采用其他类型结构的触发器来替换本申请中所述的施密特触发器；

第二施密特触发器SMIT12，所述第二施密特触发器SMIT12的输入端与所述第一镜像电路U11的第二输入端相连，所述第二施密特触发器SMIT12的输出端作为所述SLEEP端口输入电路100的第一输出端，用于输出烧写脉冲检测电路200的使能信号PROG_PULSE_EN；

第一开关管M11，所述第一开关管M11的输入端与电源相连，控制端与所述第二镜像电路U12的两个开关管的公共端相连；

第二开关管M12，所述第二开关管M12的输入端与所述第一开关管M11的输出端相连，输出端与所述第二镜像电路U12的第一输出端相连，所述第二开关管M12的控制端与所述第二施密特触发器SMIT12的输出端相连；

第三开关管M13，所述第三开关管M13的输入端与电源相连，所述第三开关管M13的控制端与所述第一施密特触发器SMIT11的输入端相连，所述第三开关管M13的输出端与所述第二施密特触发器SMIT12的输入端相连；

第四开关管M14和第五开关管M15，所述第四开关管M14的输入端与电源相连，所述第四开关管M14与所述第五开关管M15的控制端相连，所述第四开关管M14的输出端与所述第五开关管M15的输入端相连，所述第五开关管M15的输出端接地，所述第四开关管M14和所述第五开关管M15的公共端用于提供可控电源信号SLEEP_VCC；

第一三极管Q11，所述第一三极管Q11的基极和集电极相连，所述第一三极管Q11的集电极与所述第一镜像电流源的第一输入端相连，用于提供信号SLEEP_IN。

当然，本申请上述实施例所提到的上述元件仅是所述SLEEP端口输入电路100的一些主要元件，用户在设计时，也可以设置一些辅助元件以优化电路，具体的，参见附图，其还可以包括三极管Q12，该三极管的基极和集电极与所述第一三极管Q11的集电极相连，其发射极接地。串联的降压电阻R11和降压电阻R12，其中，所述降压电阻R11的输入端和降压电阻R12的输入端相连，所述第一镜像电路U11的第一输入端通过所述降压电阻R11和降压电阻R12的公共节点与所述第一施密特运放器的输入端相连。进一步的，参见附图，所述第一镜像电路U11的第一输入端与所述降压电阻R1和降压电阻R2的公共节点之间还可以设置有多个串联的MOS管，这些MOS管可以为MOS管M16、M17和M18，所述M16、M16和M18自身的栅极与自身的输入端相连，所述M16的输出端与所述第一镜像电路U11的第一输入端相连。参见附图，所述SLEEP端口输入电路100中还设置有一稳压二极管Z1，所述稳压二极管Z1的阴极与所述第一施密特触发器SMIT11的输入端相连，阳极接地。参见附图，所述第一施密特触发器SMIT11与所述第四开关管M14和第五开关管M15的控制端之间设置有两个串联的反相器，例如，反相器INV11、反相器INV12，并且，所述第一施密特触发器SMIT11的输出端通过串联的反相器INV13和第四反相器INV14提供信号SLEEP_EN，所述第四开关管M14的输出端通过一个电阻接地。所述第二施密特触发器SMIT12的前级还设置有稳压电容C1。

参见图4，上述电路中的关键元件有用于ESD静电保护的二极管连接三极管Q2，用于稳压的齐纳二极管Z1以及两个不同阈值电压的SMIT施密特触发器。从图2可知，复用IO端口SLEEP有四个关键电压节点，当SLEEP端口电压为GND时，可控电源SLEEP_VCC置零，休眠信号SLEEP_EN使能，芯片进入休眠态；当SLEEP端口电压为VCC时，可控电源SLEEP_VCC恢复供电，休眠信号SLEEP_EN置零，芯片进入工作态；当SLEEP端口电压大于或等于VPLUSE时，因为稳压齐纳二极管Z1钳位作用，可控电源SLEEP_VCC和休眠信号SLEEP_EN维持状态不变，同时，烧写脉冲检测电路200使能信号PROG_PULSE_EN高电平有效，从而对SLEEP_IN信号进一步检测，以区分SLEEP端口电压为VPROG信号还是VPULSE信号。如图3所示，当SLEEP端口电压上升VPLUSE或更高时，第一镜像电路U11中的NMOS管的栅源电压增大，直至达到开启电压，使检测电路使能信号PROG_PULSE_EN置为高电平，而反馈信号控制的第二开关管M12的作用则是使检测电路使能信号PROG_PULSE_EN强置高或强置低。其中，恒流源I_REF由基准电路提供。

在本申请实施例中，公开了一种所述烧写脉冲检测电路200的具体结构，参见图5，所述烧写脉冲检测电路200包括：

第六开关管M21，所述第六开关的输入端与所述第一三极管Q11的发射极相连，用于获取信号SLEEP_IN；

第一反相器INV21，所述第一反相器INV21的输入端与所述第二施密特触发器SMIT12的输出端相连，用于获取信号PROG_PULSE_EN，所述第一反相器INV21的输出端与所述第五开关管M15的控制端相连；

第一比较器COMP1，所述第一比较器COMP1的第一输入端与所述第五开关管M15的输出端相连，所述第一比较器COMP1的第二输入端与所述第四开关管M14的输出端相连；

第三施密特触发器SMT21，所述第三施密特触发器SMT21的输入端与所述第一比较器COMP1的输出端相连；

第一电阻R21，所述第一电阻R21的第一端与所述第一比较器COMP1的第二输入端相连，所述第一电阻R21的第二端接地，所述第一电阻R21的第一端还用于输入信号SLEEP_VCC；

第七开关管M22，所述第七开关管M22的输入端与所述第一电阻R21的第一端相连，所述第七开关管M22的输出端接地，所述第七开关管M22的控制端与所述第三施密特触发器SMT21的输出端相连；

分压支路A，所述分压支路的输入端与所述第六开关的输出端相连，所述分压支路的输出端与第八开关管M23的输入端相连；

第八开关管M23，所述第八开关管M23的输入端与所述分压支路的输出端相连，所述第八开关管M23的输出端接地，所述第八开关管M23的控制端与所述第四开关管M14的输出端相连，用于获取信号SLEEP_VCC；

第九开关管M24和第十开关管M25M25，所述第九开关管M24的输入端与所述分压支路的分压信号输出端相连，所述第九开关管M24的输出端与所述第十开关管M25的输入端相连，所述第九开关管M24的控制端与所述第十开关管M25的控制端相连，所述第十开关管M25的输出端与所述第三施密特触发器SMT21的输出端相连；

第二比较器COMP2，所述第二比较器COMP2的第一输入端与所述第九开关管M24的输出端相连，所述第二比较器COMP2的第二输入端用于获取所述第一基准电压参考信号VBG；

第二反相器INV21，所述第二反相器INV21的输入端与所述第二比较器COMP2的输出端相连；

第三反相器INV22，所述第三反相器INV22的输入端与所述第二反相器INV21的输出端以及所述第九开关管M24的控制端相连；

第四施密特触发器SMT22第四施密特触发器SMT22，所述第四施密特触发器SMT22的输入端与所述第三反相器INV22的输出端相连，所述第四施密特触发器SMT22U22的输出端用于提供烧写复位信号PROG_RESETN。

当然，本申请上述实施例所提到的烧写脉冲检测电路200中的上述元件仅是所述烧写脉冲检测电路200的一些主要元件，用户在设计时，也可以设置一些辅助元件以优化电路，具体的，参见附图，所述烧写脉冲检测电路200还可以包括：

设置在所述第六开关管M21与所述第一三极管Q11之间的压降电阻R22，信号SLEEP_IN流经该压降电阻后流入所述第六开关管M21；

所述分压电路由两个串联的分压电阻R23和R24组成，该关联电阻的公共端作为所述分压电路的分压信号输出端，另外两个端分别作为分压电路的输入端和输出端；

设置在所述第一电阻R21前级的压降电阻R25，所述信号SLEEP_VCC流经该压降电阻后，流入所述第一电阻R21；

设置在所述第一电阻R21与地之间的分压电阻R26，所述第一电阻R21通过该分压电阻接地；

设置在所述第三反相器INV22第三反相器INV22与所述第四施密特触发器SMT22之间的延时电路；

设置在所述第一比较器COMP1输出端处的滤波电容。

可见，图5所示的烧写脉冲检测电路200的关键元件有两个比较器，一个用来检测烧写脉冲信号，包括烧写地址、烧写数据、烧写使能信号，另一个用来检测烧写使能信号，后续编程数据解码电路400通过固定的解码模式，区分开烧写地址、烧写数据和烧写使能信号。结合图3的关键信号时序进行分析，其中，SLEEP_IN信号约等于SLEEP信号的电压值。首先，烧写脉冲检测电路200使能信号PROG_PULSE_EN高电平有效，得到SLEEP_IN信号的电阻支路分压V1和V2，分别与参考电压VB1和VBG比较，当SLEEP_IN大于VPLUSE时，即有V1大于VB1，使烧写脉冲信号PROG_PULSE置高有效；当SLEEP_IN达到VPROG时，即有V2大于VBG，使烧写复位信号PROG_RESETN置零有效。而反馈信号控制的M2、M3、M4的作用则是使检测电路的烧写脉冲信号和烧写复位信号强置高或强置低。

参见图6，本申请实施例提供的所述基准与上电复位电路300，可以包括：

电流镜互偏置的偏置电路610、启动电路620以及比较电路630；

所述偏置电路610包括：

第三镜像电路U31，所述第三镜像电路U31的输入端与所述第四开关管M14的输出端相连，用于获取信号SLEEP_VCC，所述第三镜像电路U31的第二输出端用于提供信号VBG；

第十一开关管M31和第十二开关管M32，所述第十一开关管M31的控制端与所述第三镜像电路U31的第一输出端相连，所述第十二开关管M32的控制端与所述第三镜像电路U31的第二输出端相连，所述第十一开关管M31和第十二开关管M32的输入端和输出端均接地；

第十三开关管M33和第十四开关管M34，所述第十三开关管M33的输入端与所述第三镜像电路U31的第一输出端相连，所述第十三开关管M33的输出端接地；所述第十四开关管M34的输入端分别与所述第十三开关管M33的控制端、所述第三镜像电路U31的第二输出端以及所述第二比较器COMP2的第二输入端相连，所述第十四开关管M34的输出端接地，所述第十三开关管M33和第十四开关管M34可以为三极管；

所述偏置电路610还可以包括：

设置在所述第十三开关管M33与地之间的压降电阻R31；

设置在所述第三镜像电路U31的第二输出端与所述第十四开关管M34之间的压降电阻R32；

设置在所述第十四开关管M34与地之间的压降电阻R33；

所述启动电路620包括：

第十五开关管M35，所述第十五开关管M35的输入端与所述第三镜像电路的输入端相连，所述第十五开关管M35的控制端接地；

第十六开关管M36，所述第十六开关管M36的输入端与所述第十五开关管M35的输出端相连，所述第十六开关管M36的输出端与所述第三镜像电路的第二输出端相连；

第十七开关管M37和第十八开关管M38，所述第十七开关管M37的输入端与所述第二镜像电路的第二输出端相连，用于获取信号I_REF，所述第十七开关管M37、第十八开关管M38的控制端互联，所述第十七开关管M37、第十八开关管M38的输出端均接地；

第十九开关管M39，所述第十九开关管M39的输入端与所述第三镜像电路U31的输入端相连，所述第十九开关管M39的控制端与所述第三镜像电路中两个开关管的控制端相连；

第二十开关管M310，所述第二十开关管M310的输入端和控制端分别所述第十九开关管的输出端相连，所述第二十开关管M310的输出端接地；

所述比较电路630包括：

第四镜像电路U32，所述第四镜像电路U32的输入端与所述第三镜像电路U31的输入端相连；

第二十一开关管M311，所述第二十一开关管M311的输入端与所述第四镜像电路U32的第一输出端相连，所述第二十一开关管M311的控制端与所述第二十开关管M310的输入端相连，所述第二十一开关管M311的输出端接地；

第二十二开关管M313，所述第二十二开关管M313的输入端与所述第四镜像电路U32的第二输出端相连，所述第二十二开关管M313的控制端与所述第十六开关管M36的控制端相连；

第二十三开关管M314，所述第二十三开关管M314的输入端与所述第三镜像电路U31的输入端相连，第二十三开关管M314的控制端与所述第三镜像电路U31中的两个开关管的控制端相连，

第二十四开关管M315，所述第二十四开关管M315的输入端与所述第二十三开关管M314的输出端相连，所述第二十四开关管M315的控制端与所述四镜像电路的第二输出端相连，所述第二十四开关管M315输出端接地；

第二十五开关管M316和第二十六开关管M317，所述第二十五开关管M316的输入端与所述第三镜像电路U31的输入端相连，所述第二十五开关管M316的输出端与所述第二十六开关管M317的输入端相连，所述第二十五开关管M316和第二十六开关管M317的控制端均与所述第二十三开关管M314的输出端相连，所述第二十五开关管M316的输出端用于提供所述上电复位信号。

基准与上电复位电路300的电路结构如图6所示，主要由电流镜互偏置的VBE偏置电路610、启动电路620和比较器电路组成。VBE偏置电路610是由第三镜像电路U31(所述第三径向电路由两个PMOS管构成)、第十三开关管M33和第十四开关管M34(所述第十三开关管M33和第十四开关管M34均可以为NPN型三极管)构成上下两个相互耦合的电流镜。因为只有线性与非线性电流源相结合才可能有唯一的非零交点，提供唯一稳定的非零电流静态工作点。如图6所示，在VBE偏置电路610中，存在两条支路，一条支路由第三镜像电路U31中的第二输出端对应的PMOS管恒流源连接构成高阻，为非线性电流源；另一条支路由第三镜像电路U31中的第一输出端对应PMOS管连接构成低阻，为线性电流源，因此，满足非零交点的约束条件。在上电启动过程中，支路电流为零以及存在因正反馈控制产生的平衡点，图6给出了一种包含启动电路620的VBE互偏置电路610。开始上电时，第十五开关管M35常通，与第十六开关管M36一起提供启动电流，消除支路电流为零的静态点，启动阶段为正反馈，平衡点下为负反馈，最后达到并稳定在具有额定电流和电压的唯一静态工作点。利用启动电路620的支路电压VFLAG和VBE偏置电路610稳定后的基准电压VREF，通过比较器比较，在上电阶段，VREF小于VFLAG，上电复位信号POWER_RESETN保持为零，把所有寄存器清零，消除不定态；当VBE偏置电路610达到稳定后，VREF大于VFLAG，上电复位信号POWER_RESETN置为高电平无效。

所述N个M位阵列熔丝电路600具体为三个六位阵列熔丝电路600。

所述熔丝电路的结构可以依据用户需求自行选择设计，例如，参见图7，所述熔丝电路的为由三位地址寄存器和三个6位加法器组成的编程数据解码电路400；

所述编程数据解码电路400的第一输入端与所述第四施密特触发器SMT22的输出端相连；

所述编程数据解码电路400的第二输入端与所述第二十五开关管M316的输出端相连；

所述编程数据解码电路400的第三输入端与所述第二施密特触发器SMIT12的输出端相连；

所述6位加法器组中的每个加法器组分别对应输出一位烧写地址。

参见图7，熔丝电路主要包含1个阵列熔丝参考基准电路500和3个六位阵列熔丝电路600组成3个地址，18位数据的存储。因为熔丝一旦熔断之后便不可恢复，所以烧写数据必须保证一次烧写成功，同一个地址和数据不能够进行第二次烧写。本发明是为了代替封装前使用微型探针引入大电流到微型PAD以达到熔断熔丝的方案，并实现封装后修调，以克服封装引起的电压偏差问题，需要特别注意熔断电流、熔丝宽度和熔断时间的合理设计。

参见图8，本申请实施例中所提供的所述阵列熔丝参考基准电路500，可以包括：

第二十八开关管M41和第二十九开关管M42，所述第二十八开关管M41的输入端与所述第四开关管M14的输出端相连，用于获取信号SLEEP_VCC，所述第二十八开关管M41和第二十九开关管M42的控制端均与所述第一施密特触发器SMIT11的输出端相连，用于获取信号SLEEP_EN，所述第二十八开关管M41的输出端和第二十九开关管M42的输入端相连，所述第二十九开关管M42的输出端接地；

第五镜像电路U41，所述第五镜像电路U41的输入端与所述第二十八开关管M41的输入端相连；

第三十开关管M42和第三十一开关管M43，所述第三十开关管M42的输入端与所述第五镜像电路U41的第一输出端相连，所述第三十一开关管M43的输入端与所述第五镜像电路U41的第二输出端相连，所述第三十开关管M42的输出端、所述第三十一开关管M43的输出端分别用于向M位阵列熔丝电路600提供第二急转电压信号REF和第三基准电压信号VIP；

第三十二开关管M44和第三十三开关管M45，所述第三十二开关管M44的输入端与所述第三十开关管M42的输出端相连，所述第三十二开关管M44的输出端接地，所述第三十三开关管M45的输入端与所述第三十一开关管M43的输出端相连，所述第三十三开关管M45的输出端接地，所述第三十二开关管M44和所述第三十三开关管M45控制端均与所述第二十八开关管M41的输出端相连。

阵列熔丝参考基准电路500的电路结构如图8所示，由于该参考基准只是用来提供数据读出电路的比较器使用，故没有精度要求，只需要保证工作时，能够比较出熔丝端电压的大小即可，熔丝只有两种状态，一个是熔断，一个是小电阻接地，故熔丝端电压变化很大，通过比较器与参考基准电压VIP比较，能够反映出存储的数据是‘0’还是‘1’。此电路采用一般的电阻分压法对SLEEP_VCC进行分压，利用电流镜来镜像支路电流，去不同电阻R1和R2上的分压REF和VIP，为18位单元熔丝电路的比较器提供参考基准电压，并且由休眠使能信号SLEEP_EN控制其工作状态。

参见图8，所述第三十开关管M42与所述第三十二开关管M44以及所述第三十一开关管M43与所述第三十三开关管M45之间设置有降压电阻。

所述M位阵列熔丝电路600可以包括：

6个位单元熔丝电路和与所述位单元熔丝电路一一对应的6个控制逻辑电路；

参见图9，所述位单元熔丝电路包括：

第三十四开关管M51，所述第三十四开关管M51的输入端与所述第一三极管Q11Q1的发射极相连，获取信号SLEEP_IN；

第三十五开关管M52M52，所述第三十五开关管M52的输入端与所述第三十四开关管M51的控制端以及所述第一三极管Q11的发射极相连，所述第三十五开关管M52的输出端接地，所述M52可以为三极管；

第三十六开关管M53M53，所述第三十六开关管M53的输入端与所述第三十四开关管M51的输入端相连，所述第三十六开关管M53的控制端与所述第三十四开关管M51的输出端相连；

第三十七开关管M54M54，所述第三十七开关管M54的输入端与所述第三十四开关管M51的输入端相连，所述第三十七开关管M54的控制端与所述第三十四开关管M51的输出端以及所述第三十六开关管M53的输出端相连；

熔断丝FUSE，所述熔断丝的第一端与所述第三十七开关管M54的输出端相连，所述熔断丝的第二端接地；

第三十八开关管M55、第三十九开关管M56和第四十开关管M57，所述第三十八开关管M55、第三十九开关管M56和第四十开关管M57的输入端与所述第四开关管M14的输出端相连，用于获取信号SLEEP_VCC，所述第三十八开关管M55、第三十九开关管M56和第四十开关管M57的控制端与所述第三十开关管M42的输出端相连，用于获取信号REF，所述第三十八开关管M55的输出端与所述熔断丝的第一端相连；

第四十一开关管M58和第四十二开关管M59，所述第四十一开关管M58和第四十二开关管M59的输入端与所述第三十九开关管M56的输出端相连，所述第四十一开关管M58的控制端与所述第三十八开关管M55的输出端相连，所述第四十二开关管M59的控制端与所述第三十一开关管M43的输出端相连；

第六镜像电路U51，所述第六镜像电路U51的第一输入端与所述第四十一开关管M58的输出端相连，所述第六镜像电路U51的第二输入端与所述第四十二开关管M59的输出端相连，所述第六镜像电路U51的输出端接地；

第四十三开关管M510，所述第四十三开关管M510的输入端与所述第四十开关管M57的输出端相连，所述第四十三开关管M510的控制端与所述第六镜像电路U51的第二输入端相连，所述第四十三开关管M510的输出端接地，所述第四十三开关管M510的输入端作为所述位单元熔丝电路的输出端。

其中，所述第三十五开关管M52、第三十六开关管M53和第三十七开关管M54为三极管；

单元熔丝电路的电路结构如图9所示，主要有由第三十六开关管M52和第三十七开关管M54组成的复合管电路结构和比较器电路结构。当烧写数据DATA低电平时，第三十五开关管M52不导通，电压信号VGM1跟随SLEEP_IN，无压差，PMOS管M1不导通，所以由第三十六开关管M53和第三十七开关管M54组成的复合管电路不导通，不能给熔丝提供大电流，即不进行数据烧写，由于熔丝小电阻接地，故信号VIN小于参考基准VIP，位单元数据BIT_DATA输出低电平。当烧写数据DATA高电平时，第三十五开关管M52导通，电压信号VGM1与SLEEP_IN有压差，当|VGS-Vthp|大于零时，PMOS管第三十四开关管M51导通，所以由第三十六开关管M53和第三十七开关管M54组成的复合管电路导通，给熔丝提供大电流，进行数据烧写，直至熔丝熔断，由于熔丝断开，故信号VIN大于参考基准VIP，位单元数据BIT_DATA输出高电平。

参见图10，所述控制逻辑电路包括：

第一与非门D1、第二与非门D2以及或非门D3；

所述第一与非门D1的第一输入端用于获取所述6位加法器组中的唯一一个加法器的输出端相连，获取所述加法器输出的烧写地址，所述第一与非门D1的第二输入端用于获取烧写地址使能信号ADDRESS；

所述或非门D3的第一输入端与所述第一与非门D1的输出端相连，所述或非门D3的第二输入端用于获取所述编程数据解码电路400输出的烧写使能信号PROG_ENB，所述或非门D3的输出端与所述处理器CELLBIT的DATA引脚相连；

所述第二与非门D2的第一输入端与所述第一与非门D1的输出端相连，所述第二与非门D2的第二输入端与所述位单元熔丝电路的第四十三开关管M510的输入端相连。

六位阵列熔丝电路600的电路结构图6所示，主要有6个位单元熔丝电路和烧写地址、烧写数据和烧写使能控制逻辑电路组成。首先，当烧写地址被锁定后，烧写地址使能信号ADDRESS为高电平有效；其次，当烧写数据被锁定后，烧写数据D<5:0>能够传送至数据读出端口SD<5:0>,因为未烧写的位单元熔丝电路默认输出高电平；最后，当烧写使能信号有效后，烧写数据传送至位单元熔丝电路的DATA端，如果烧写位数据为高电平，则进行熔丝烧写，否则，维持状态不变。当完成烧写时，数据读出端口SD<5:0>的状态由位单元熔丝电路的状态决定，如果熔丝熔断，则输出状态‘1’，反之，则输出状态‘0’。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种IO端口复用的可编程熔丝修调电路系统，其特征在于，包括：

SLEEP端口输入电路、烧写脉冲检测电路、基准与上电复位电路、编程数据解码电路、阵列熔丝参考基准电路以及N个M位阵列熔丝电路，所述N和M为不小于2的正整数；

所述SLEEP端口输入电路，用于通过所述SLEEP端口输入电路的休眠控制端口获取所需写入的脉冲序列；

所述烧写脉冲检测电路和编程数据解码电路，用于把所述SLEEP端口输入电路采集到的脉冲序列解码为烧写地址信号、烧写数据信号和烧写使能信号；

所述基准与上电复位电路，用于向所述SLEEP端口输入电路提供基准电流参考信号，向所述烧写脉冲检测电路提供第一基准电压参考信号，向所述编程数据解码电路提供上电复位信号；

所述阵列熔丝参考基准电路，用于向M位阵列熔丝电路提供第二基准电压参考信号和第三基准电压信号；

所述M位阵列熔丝电路用于提供烧写数据。

2.根据权利要求1所述的IO端口复用的可编程熔丝修调电路系统，其特征在于，所述SLEEP端口输入电路，包括：

第一镜像电路，所述第一镜像电路的第一输入端作为所述SLEEP端口输入电路的输入端，用于获取脉冲序列信号，所述第一镜像电路第一输出端和第二输出端接地；

第二镜像电路，所述第二镜像电路的第一输入端和第二输入端与电源相连，所述第二镜像电路的第一输出端与所述第一镜像电路的第二输入端相连，所述第二镜像电路的输出端用于获取所述基准电流参考信号；

第一施密特触发器，所述第一施密特触发器的输入端与所述第一镜像电路的第一输入端相连，所述第一施密特触发器的输出端用于输出控制IO端口复用的可编程熔丝修调电路系统使能的使能信号；

第二施密特触发器，所述第二施密特触发器的输入端与所述第一镜像电路的第二输入端相连，所述第二施密特触发器的输出端作为所述SLEEP端口输入电路的第一输出端，用于输出烧写脉冲检测电路的使能信号；

第一开关管，所述第一开关管的输入端与电源相连，控制端与所述第二镜像电路的两个开关管的公共端相连；

第二开关管，所述第二开关管的输入端与所述第一开关管的输出端相连，输出端与所述第二镜像电路的第一输出端相连，所述第二开关管的控制端与所述第二施密特触发器的输出端相连；

第三开关管，所述第三开关管的输入端与电源相连，所述第三开关管的控制端与所述第一施密特触发器的输入端相连，所述第三开关管的输出端与所述第二施密特触发器的输入端相连；

第四开关管和第五开关管，所述第四开关管的输入端与电源相连，所述第四开关管与所述第五开关管的控制端相连，所述第四开关管的输出端与所述第五开关管的输入端相连，所述第五开关管的输出端接地，所述第四开关管和所述第五开关管的公共端用于提供可控电源信号；

第一三极管，所述第一三极管的基极和集电极相连，所述第一三极管的集电极与所述第一镜像电流源的第一输入端相连。

3.根据权利要求2所述的IO端口复用的可编程熔丝修调电路系统，其特征在于，所述烧写脉冲检测电路，包括：

第六开关管，所述第六开关的输入端与所述第一三极管的发射极相连；

第一反相器，所述第一反相器的输入端与所述第二施密特触发器的输出端相连，所述第一反相器的输出端与所述第五开关管的控制端相连；

第一比较器，所述第一比较器的第一输入端与所述第五开关管的输出端相连，所述第一比较器的第二输入端与所述第四开关管的输出端相连；

第三施密特触发器，所述第三施密特触发器的输入端与所述第一比较器的输出端相连；

第一电阻，所述第一电阻的第一端与所述第一比较器的第二输入端相连，所述第一电阻的第二端接地；

第七开关管，所述第七开关管的输入端与所述第一电阻的第一端相连，所述第七开关管的输出端接地，所述第七开关管的控制端与所述第三施密特触发器的输出端相连；

分压支路，所述分压支路的输入端与所述第六开关的输出端相连，所述分压支路的输出端与第八开关管的输入端相连；

第八开关管，所述第八开关管的输入端与所述分压支路的输出端相连，所述第八开关管的输出端接地，所述第八开关管的控制端与所述第四开关管的输出端相连；

第九开关管和第十开关管，所述第九开关管的输入端与所述分压支路的分压信号输出端相连，所述第九开关管的输出端与所述第十开关管的输入端相连，所述第九开关管的控制端与所述第十开关管的控制端相连，所述第十开关管的输出端与所述第三施密特触发器的输出端相连；

第二比较器，所述第二比较器的第一输入端与所述第九开关管的输出端相连，所述第二比较器的第二输入端用于获取所述第一基准电压参考信号；

第二反相器，所述第二反相器的输入端与所述第二比较器的输出端相连；

第三反相器，所述第三反相器的输入端与所述第二反相器的输出端以及所述第九开关管的控制端相连；

第四施密特触发器，所述第四施密特触发器的输入端与所述第三反相器的输出端相连。

4.根据权利要求3所述的IO端口复用的可编程熔丝修调电路系统，其特征在于，所述基准与上电复位电路，包括：

电流镜互偏置的偏置电路、启动电路以及比较电路；

所述偏置电路包括：

第三镜像电路，所述第三镜像电路的输入端与所述第四开关管的输出端相连；

第十一开关管和第十二开关管，所述第十一开关管的控制端与所述第三镜像电路的第一输出端相连，所述第十二开关管的控制端与所述第三镜像电路的第二输出端相连，所述第十一开关管和第十二开关管的输入端和输出端均接地；

第十三开关管和第十四开关管，所述第十三开关管的输入端与所述第三镜像电路的第一输出端相连，所述第十三开关管的输出端接地；所述第十四开关管的输入端分别与所述第十三开关管的控制端、所述第三镜像电路的第二输出端以及所述第二比较器的第二输入端相连，所述第十四开关管的输出端接地；

所述启动电路包括：

第十五开关管，所述第十五开关管的输入端与所述第三镜像电路的输入端相连，所述第十五开关管的控制端接地；

第十六开关管，所述第十六开关管的输入端与所述第十五开关管的输出端相连，所述第十六开关管的输出端与所述第三镜像电路的第二输出端相连；

第十七开关管和第十八开关管，所述第十七开关管的输入端与所述第二镜像电路的第二输出端相连，所述第十七开关管、第十八开关管的控制端互联，所述第十七开关管、第十八开关管的输出端均接地；

第十九开关管，所述第十九开关管的输入端与所述第三镜像电路的输入端相连，所述第十九开关管的控制端与所述第三镜像电路中两个开关管的控制端相连；

第二十开关管，所述第二十开关管的输入端和控制端分别所述第十九开关管的输出端相连，所述第二十开关管的输出端接地；

所述比较电路包括：

第四镜像电路，所述第四镜像电路的输入端与所述第三镜像电路的输入端相连；

第二十一开关管，所述第二十一开关管的输入端与所述第四镜像电路的第一输出端相连，所述第二十一开关管的控制端与所述第二十开关管的输入端相连，所述第二十一开关管的输出端接地；

第二十二开关管，所述第二十二开关管的输入端与所述第四镜像电路的第二输出端相连，所述第二十二开关管的控制端与所述第十六开关管的控制端相连；

第二十三开关管，所述第二十三开关管的输入端与所述第三镜像电路的输入端相连，第二十三开关管的控制端与所述第三镜像电路中的两个开关管的控制端相连，

第二十四开关管，所述第二十四开关管的输入端与所述第二十三开关管的输出端相连，所述第二十四开关管的控制端与所述四镜像电路的第二输出端相连，所述第二十四开关管输出端接地；

第二十五开关管和第二十六开关管，所述第二十五开关管的输入端与所述第三镜像电路的输入端相连，所述第二十五开关管的输出端与所述第二十六开关管的输入端相连，所述第二十五开关管和第二十六开关管的控制端均与所述第二十三开关管的输出端相连，所述第二十五开关管的输出端用于提供所述上电复位信号。

5.根据权利要求4所述的IO端口复用的可编程熔丝修调电路系统，其特征在于，所述N个M位阵列熔丝电路具体为三个六位阵列熔丝电路。

6.根据权利要求5所述的IO端口复用的可编程熔丝修调电路系统，其特征在于，所述编程数据解码电路为由三位地址寄存器和三个6位加法器组成的编程数据解码电路；

所述编程数据解码电路的第一输入端与所述第四施密特触发器的输出端相连；

所述编程数据解码电路的第二输入端与所述第二十五开关管的输出端相连；

所述编程数据解码电路的第三输入端与所述第二施密特触发器的输出端相连；

所述6位加法器组中的每个加法器组分别对应输出一位烧写地址。

7.根据权利要求6所述的IO端口复用的可编程熔丝修调电路系统，其特征在于，所述阵列熔丝参考基准电路，包括：

第二十八开关管和第二十九开关管，所述第二十八开关管的输入端与所述第四开关管的输出端相连，所述第二十八开关管和第二十九开关管的控制端均与所述第一施密特触发器的输出端相连，所述第二十八开关管的输出端和第二十九开关管的输入端相连，所述第二十九开关管的输出端接地；

第五镜像电路，所述第五镜像电路的输入端与所述第二十八开关管的输入端相连；

第三十开关管和第三十一开关管，所述第三十开关管的输入端与所述第五镜像电路的第一输出端相连，所述第三十一开关管的输入端与所述第五镜像电路的第二输出端相连，所述第三十开关管的输出端、所述第三十一开关管的输出端分别用于向M位阵列熔丝电路提供第二急转电压信号和第三基准电压信号；

第三十二开关管和第三十三开关管，所述第三十二开关管的输入端与所述第三十开关管的输出端相连，所述第三十二开关管的输出端接地，所述第三十三开关管的输入端与所述第三十一开关管的输出端相连，所述第三十三开关管的输出端接地，所述第三十二开关管和所述第三十三开关管控制端均与所述第二十八开关管的输出端相连。

8.根据权利要求7所述的IO端口复用的可编程熔丝修调电路系统，其特征在于，所述M位阵列熔丝电路包括：

6个位单元熔丝电路和与所述位单元熔丝电路一一对应的6个控制逻辑电路；

所述位单元熔丝电路包括：

第三十四开关管，所述第三十四开关管的输入端与所述第一三极管的发射极相连；

第三十五开关管，所述第三十五开关管的输入端与所述第三十四开关管的控制端以及所述第一三极管的发射极相连，所述第三十五开关管的输出端接地；

第三十六开关管，所述第三十六开关管的输入端与所述第三十四开关管的输入端相连，所述第三十六开关管的控制端与所述第三十四开关管的输出端相连；

第三十七开关管，所述第三十七开关管的输入端与所述第三十四开关管的输入端相连，所述第三十七开关管的控制端与所述第三十四开关管的输出端以及所述第三十六开关管的输出端相连；

熔断丝，所述熔断丝的第一端与所述第三十七开关管的输出端相连，所述熔断丝的第二端接地；

第三十八开关管、第三十九开关管和第四十开关管，所述第三十八开关管、第三十九开关管和第四十开关管的输入端与所述第四开关管的输出端相连，所述第三十八开关管、第三十九开关管和第四十开关管的控制端与所述第三十开关管的输出端相连，所述第三十八开关管的输出端与所述熔断丝的第一端相连；

第四十一开关管和第四十二开关管，所述第四十一开关管和第四十二开关管的输入端与所述第三十九开关管的输出端相连，所述第四十一开关管的控制端与所述第三十八开关管的输出端相连，所述第四十二开关管的控制端与所述第三十一开关管的输出端相连；

第六镜像电路，所述第六镜像电路的第一输入端与所述第四十一开关管的输出端相连，所述第六镜像电路的第二输入端与所述第四十二开关管的输出端相连，所述第六镜像电路的输出端接地；

第四十三开关管，所述第四十三开关管的输入端与所述第四十开关管的输出端相连，所述第四十三开关管的控制端与所述第六镜像电路的第二输入端相连，所述第四十三开关管的输出端接地，所述第四十三开关管的输入端作为所述位单元熔丝电路的输出端。

9.根据权利要求8所述的IO端口复用的可编程熔丝修调电路系统，其特征在于，所述控制逻辑电路包括：

第一与非门、第二与非门和或非门；

所述第一与非门的第一输入端用于获取所述6位加法器组中的唯一一个加法器的输出端相连，获取所述加法器输出的烧写地址，所述第一与非门的第二输入端用于获取烧写地址使能信号；

所述或非门的第一输入端与所述第一与非门的输出端相连，所述或非门的第二输入端用于获取所述编程数据解码电路输出的烧写使能信号；

所述第二与非门的第一输入端与所述第一与非门的输出端相连，所述第二与非门的第二输入端与所述位单元熔丝电路的第四十三开关管的输入端相连。

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