CN112152757B - 用于校准具有判决反馈均衡器(dfe)的接收器的装置和方法 - Google Patents

用于校准具有判决反馈均衡器(dfe)的接收器的装置和方法 Download PDF

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Abstract

本公开的各方面指向确定样本锁存器的偏移校准步长。根据一个方面，本公开涉及一种判决反馈均衡器(DFE)输入段，其包括：E样本锁存器，用于输出目标信号样本；E样本数模转换器，耦合到E样本锁存器以向E样本锁存器输入目标电压；样本锁存器，用于输出信号样本；以及电压数模转换器，耦合到E样本锁存器和样本锁存器以生成偏置电压，其中偏置电压被输入到E样本锁存器和样本锁存器。DFE输入段还可以包括：锁存器偏移解码器，用于缩放偏置电压；以及求和放大器，用于接收去往DFE输入段的模拟输入波形。

Description

用于校准具有判决反馈均衡器(DFE)的接收器的装置和方法
本申请是申请日为2018年5月7日、申请号为201880035464.2、发明名称为“用于校准具有判决反馈均衡器(DFE)的接收器的装置和方法”的发明专利申请的分案申请。
相关申请的交叉引用
本申请要求2017年5月31日在美国专利商标局提交的临时申请No.62/512,837和2017年7月19日在美国专利商标局提交的非临时申请No.15/654,540的优先权和权益，其全部内容通过引用并入本文，就如同在下文中以它们的整体并且出于所有适用目的而被完全阐述。
技术领域
本公开一般地涉及校准接收器的领域，并且特别地涉及校准具有判决反馈均衡器(DFE)的接收器。
背景技术
接收器中的高性能判决反馈均衡器(DFE)采用高精度样本锁存器来捕获和量化传入的高速信号。DFE性能取决于样本锁存器准确度，例如，样本锁存器电压偏移。为了减轻DFE性能下降，样本锁存器电压偏移必须被校准。然而，常规设计中的电压偏移校准被底层晶体管的相对几何尺寸的精度所限制。作为结果，如果偏移校准步长太小，则电压偏移校准可能具有受限制的偏移校准范围，或者如果偏移校准步长太大，则电压偏移校准可能具有低劣的校准精度。也就是说，相对晶体管尺寸的精度影响电压偏移校准的准确度。并且，进而，电压偏移校准的准确度影响DFE性能。
发明内容
下文提出了本公开的一个或多个方面的简化概述，以便提供对这样的方面的基本理解。该概述不是本公开的所有设想到的特征的广泛概览，并且既不旨在标识本公开的所有方面的关键或重要元素，也不旨在界定本公开的任何或所有方面的范围。其唯一目的是以简化的形式呈现本公开的一个或多个方面的一些概念，作为稍后呈现的更详细描述的序言。
在一个方面，本公开提供了确定样本锁存器的偏移校准步长。因此，一种用于确定样本锁存器的偏移校准步长的方法包括：生成第一目标电压；设置校准数字控制字；以及基于第一目标电压和校准数字控制字，将量化数字控制字调节为第一整数值，其中第一整数值基于样本锁存器达到第一亚稳态。该方法还包括：确定第一步长，其中第一步长是与第一整数值相对应的偏移校准步长的值。该方法还可以包括：生成第二目标电压；重置校准数字控制字以生成重置后的校准数字控制字；以及基于第二目标电压和重置后的校准数字控制字，将量化数字控制字重新调节为第二整数值。该方法还可以包括：确定第二步长，其中第二步长是与第二整数值相对应的偏移校准步长的值。该方法还可以包括：确定经校准的量化数字控制字，其中经校准的量化数字控制字是第一整数值和第二整数值的算术平均值。该方法还可以包括：确定经校准的偏移校准步长，其中经校准的偏移校准步长是第一步长和第二步长的算术平均值。在一个示例中，第二整数值基于样本锁存器达到第二亚稳态。在一个示例中，第二亚稳态与第一亚稳态不同。在一个示例中，生成第一目标电压步骤包括：将E样本数字控制字设置为第一目标码，并且E样本符号位被设置为第一极性。在一个示例中，第一目标电压等于第一目标码和EDAC输出分辨率的乘积。
本公开的另一方面提供了一种判决反馈均衡器(DFE)输入段，其包括：E样本锁存器，用于输出目标信号样本；E样本数模转换器，耦合到E样本锁存器以向E样本锁存器输入目标电压；样本锁存器，用于输出信号样本；以及电压数模转换器，耦合到E样本锁存器和样本锁存器以生成偏置电压，其中偏置电压被输入到E样本锁存器和样本锁存器。判决反馈均衡器输入段还可以包括：锁存器偏移解码器，用于缩放偏置电压。判决反馈均衡器输入段还可以包括：求和放大器，用于接收去往DFE输入段的模拟输入波形。在一个示例中，信号样本和目标信号样本被比较，以确定样本锁存器是否达到亚稳态。判决反馈均衡器输入段还可以包括：Eb样本锁存器，用于输出互补的目标信号样本。在一个示例中，样本锁存器包括多个样本锁存器，并且其中信号样本至少包括同相信号样本和正交信号样本。在一个示例中，多个样本锁存器还至少输出互补的同相信号样本和互补的正交信号样本。在一个示例中，目标信号样本和互补的目标信号样本的第一组合，与至少同相信号样本和正交信号样本以及至少互补的同相信号样本和互补的正交信号样本的第二组合进行比较，以确定样本锁存器是否达到亚稳态。
本公开的另一方面提供了一种判决反馈均衡器(DFE)输入段，其包括：用于输出目标信号样本的部件；用于向用于输出目标信号样本的部件输入目标电压的部件；用于输出信号样本的部件；以及用于生成偏置电压的部件，其中偏置电压(VB)被输入到用于输出目标信号样本的部件和用于输出信号样本的部件。判决反馈均衡器输入段还可以包括：用于缩放偏置电压的部件、以及用于接收去往DFE输入段的模拟输入波形的部件。
本公开的另一方面提供了一种存储计算机可执行代码的计算机可读介质，可操作在包括至少一个处理器和耦合到至少一个处理器的至少一个存储器的设备上，其中至少一个处理器被配置为实施确定样本锁存器的偏移校准步长，计算机可执行代码包括：用于使得计算机生成第一目标电压的指令；用于使得计算机设置校准数字控制字的指令；以及用于使得计算机基于第一目标电压和校准数字控制字，将量化数字控制字调节为第一整数值的指令，其中第一整数值基于样本锁存器达到第一亚稳态。计算机可读介质还可以包括：用于使得计算机确定第一步长的指令，其中第一步长是与第一整数值相对应的偏移校准步长的值；用于使得计算机生成第二目标电压的指令；用于使得计算机重置校准数字控制字以生成重置后的校准数字控制字的指令；用于使得计算机基于第二目标电压和重置后的校准数字控制字，将量化数字控制字重新调节为第二整数值的指令；用于使得计算机确定第二步长的指令，其中第二步长是与第二整数值相对应的偏移校准步长的值；用于使得计算机确定经校准的量化数字控制字的指令，其中经校准的量化数字控制字是第一整数值和第二整数值的算术平均值；用于使得计算机确定经校准的偏移校准步长的指令，其中经校准的偏移校准步长是第一步长和第二步长的算术平均值。在一个示例中，第二整数值基于样本锁存器达到第二亚稳态，并且其中第二亚稳态与第一亚稳态不同。在一个示例中，用于使得计算机生成第一目标电压的指令包括：用于使得计算机将E样本数字控制字设置为第一目标码的指令，并且E样本符号位被设置为第一极性。在一个示例中，第一目标电压等于第一目标码和EDAC输出分辨率的乘积。
一经查阅随后的详细描述，本发明的这些和其他方面将更加充分地被理解。一经结合附图来查阅对本发明的具体示例性实施例的随后描述，本发明的其他方面、特征和实施例对本领域的技术人员将变得明显。尽管可能相对于下文的某些实施例和附图来讨论本发明的特征，但是本发明的所有实施例可以包括本文中讨论的有利特征中的一个或多个。换言之，尽管一个或多个实施例可能被讨论为具有某些有利特征，但是这样的特征中的一个或多个特征也可以根据本文中讨论的本发明的各种实施例而被使用。以类似的方式，尽管示例性实施例在下文可能被讨论为设备、系统或方法实施例，但是应当理解，这样的示例性实施例可以被实施在各种设备、系统和方法中。
附图说明
图1图示了判决反馈均衡器(DFE)输入段的第一示例。
图2图示了图1的判决反馈均衡器(DFE)输入段的实施方式的第一示例。
图3图示了针对具有1mV量化步长的晶体管的偏移校准量化图的示例。
图4图示了针对具有6mV量化步长的晶体管的偏移校准量化图的示例。
图5图示了判决反馈均衡器(DFE)输入段的第二示例。
图6图示了图5的判决反馈均衡器(DFE)输入段500的实施方式600的第二示例。
图7图示了用于E样本数模转换器(EDAC)的数模转换器(DAC)传递函数的示例。
图8图示了用于锁存器偏移解码器的数模转换器(DAC)传递函数的示例。
图9图示了共模反馈(CMFB)环路的示例。
图10图示了用于电压数模转换器(VDAC)的数模转换器(DAC)传递函数的示例。
图11图示了从量化数字控制字LSBCODE<j:0>到偏移校准步长LSB_Vos的用于VDAC的传递函数的示例。
图12图示了用于确定样本锁存器的偏移校准步长的示例流程图。
具体实施方式
下文关于附图阐述的详细描述旨在作为对各种配置的描述，而非旨在表示本文中描述的概念可以在其中被实践的仅有配置。该详细描述包括具体细节，以用于提供对各种概念的透彻理解的目的。然而，对本领域的技术人员将明显的是，这些概念可以没有这些具体细节而被实践。在一些情况下，公知的结构和组件以框图形式示出，以便避免使这样的概念模糊不清。
对于高速串行数字通信系统(其随时间从发射器向接收器传送一系列数据符号)，数据符号完整性可能由于信道的传递函数而下降。一般地，信道是发射器与接收器之间的介质。传递函数描述信道在频域中的响应；也即，在频率上的滤波性质。例如，理想的传递函数具有相对于频率的均匀幅度响应和相对于频率的线性相位响应。理想的传递函数特性提供数据符号的无失真传送。例如，非理想的传递函数可以是相对于频率的非均匀幅度响应和相对于频率的非线性相位响应。非理想的传递函数特性在接收器处产生失真的数据符号。
一种形式的失真数据符号可能由归因于信道的非理想传递函数的符号间干扰(ISI)所引起。ISI是来自相邻符号对给定符号的一种类型的符号干扰，其导致误比特率(BER)降级。ISI的一种测度是接收器输入的眼图中的数据眼闭合的程度。在该上下文中，数据眼是在相同时间尺度上的连续数据符号的叠加版本的图形表示，例如，来自示波器显示。眼图中的数据眼闭合的程度对应于接收器输入中存在的ISI量。也就是说，宽数据眼意味着很少或没有ISI，而窄数据眼或闭合数据眼意味着显著的ISI，并且因此意味着显著的失真。
一种针对ISI的缓解技术是在接收器中使用均衡器以补偿信道的非理想传递函数，也即，增强眼图中的数据眼的打开。不同类型的均衡器可以被使用。一种特定形式的均衡器被称为判决反馈均衡器(DFE)，其中多个加权的延迟线输出被组合以提供改进的接收器响应。权重可以通过在接收器输出处的比特判决来确定，这些比特判决被反馈到接收器输入。接收器中的高性能判决反馈均衡器(DFE)可以采用高精度样本锁存器来捕获和量化传入的高速信号。DFE性能则取决于样本锁存器准确度，例如，样本锁存器电压偏移和样本锁存器量化步长。为了减轻DFE性能下降，样本锁存器电压偏移和量化步长需要被校准。然而，准确的校准可能被底层晶体管的相对几何尺寸的精度所限制。例如，如果偏移校准步长太小，则电压偏移校准可能具有受限制的偏移校准范围，或者如果偏移校准步长太大，则电压偏移校准可能具有低劣的校准精度。
也就是说，相对晶体管尺寸的精度可能影响DFE校准的准确度。并且，进而，DFE校准的准确度可能影响DFE性能。因此，改进DFE校准的准确度可以导致改进接收器中的DFE性能。在一个示例中，带有判决反馈均衡器(DFE)的接收器可以具有多个高速接收路径，每个高速接收路径具有高精度样本锁存器。例如，样本锁存器可以用于及时地对传入信号采样以产生信号样本，并且然后判决信号样本表示0还是1(即，对信号样本作出硬判决)。
图1图示了判决反馈均衡器(DFE)输入段100的第一示例。DFE输入段100耦合到DFE的其他部分(未示出)，包括具有自适应权重的抽头延迟线。在一个示例中，DFE输入段100接受作为时间的函数的模拟输入波形S(t)，并且产生1/2速率偶数和奇数同相信号样本Iout和Ibout、以及1/2速率偶数和奇数正交信号样本Qout和Qbout。同相和正交信号样本是模拟输入波形S(t)的数字表示。在一个示例中，多个信号样本(Iout、Qout、Ibout、Qbout)用于控制DFE自适应权重。
图1中所示出的是求和放大器110，其跨越它的差分输入端子Inp111和Inm 112接受模拟输入波形S(t)，并且其跨越它的差分输出端子AMP_OP 114和AMP_OM 115产生放大的输入波形m(t)。另外，校准使能信号CAL_EN 113被馈送到求和放大器110，以启用或禁用校准模式。差分输出端子每个作为第一输入和第二输入的集合被连接到并行样本锁存器的集合120。图1中作为示例示出的是并行样本锁存器的集合120，其包括第一I样本锁存器121、第二I样本锁存器122、第一Ib样本锁存器123、第二Ib样本锁存器124、Q样本锁存器125和Qb样本锁存器126。也被示出的是锁存器偏移数模转换器(DAC)的集合130，其可以向并行样本锁存器的集合120提供第三输入的集合。在一个示例中，第三输入的集合可以向并行样本锁存器的集合120提供多个电压校准偏移，以补偿它们的样本锁存器电压偏移。
同相信号样本Iout可以通过以下来生成：使用第一复用器141选择第一I样本锁存器121和第二I样本锁存器122的输出。互补的同相信号样本Ibout可以通过以下来生成：使用第二复用器142选择第一Ib样本锁存器123和第二Ib样本锁存器124的输出。在一个示例中，第一复用器141输出的选择可以由通过第二锁存器152产生的互补同相信号样本Ibout的锁存版本来管控。在一个示例中，第二复用器输出的选择可以由通过第一锁存器151产生的同相信号样本Iout的锁存版本来管控。正交信号样本Qout可以由Q样本锁存器125的输出来生成。互补的正交信号样本Qbout可以由Qb样本锁存器126的输出来生成。在一个方面，并行样本锁存器的集合120中的样本锁存器电压偏移可能具有不同的量值。因此，每个样本锁存器电压偏移需要个体地被校准和补偿，以增强针对每个接收路径的数据眼的打开。
图2图示了图1的判决反馈均衡器(DFE)输入段100的实施方式200的第一示例。DFE输入段100包括求和放大器(SUM AMP)210，其跨越它的差分输入端子Inp 211和Inm 212接受模拟输入波形S(t)，并且其跨越它的第一差分输出端子AMP_OP 214和第二差分输出端子AMP_OM 215产生放大的输入波形m(t)。另外，校准使能信号CAL_EN 213被馈送到求和放大器210，以启用或禁用校准模式。第一差分输出端子AMP_OP 214作为输入被连接到正锁存器半部221。第二差分输出端子AMP_OM 215作为输入被连接到负锁存器半部222。在一个示例中，感测级223包括正锁存器半部221和负锁存器半部222的组合。例如，当输入时钟CLK 240为高时，由正晶体管Tp 231和负晶体管Tm 232形成的差分输入对感测差分输入电压(AMP_OP-AMP_OM)。另外，跨越正晶体管Tp 231的电流被标示为Im，并且跨越负晶体管Tm 232的电流被标示为Ip。
在一个示例中，取决于正或负电压校准偏移，偏移电流Ios流过左侧的偏移晶体管集合Top0、Top1、……、TopN或右侧的另一偏移晶体管集合Tom0、Tom1、……、TomN。在一个示例中，每个偏移晶体管在晶体管被导通时承载偏移电流Ios。在一个示例中，偏移电流Ios可以通过以下而被改变：启用或禁用具有电压校准偏移的偏移晶体管中的每个偏移晶体管。例如，电压校准偏移可以包括正电压校准偏移和负电压校准偏移。例如，正锁存器半部221可以包括施加到正锁存器半部221内的晶体管的栅极的正电压校准偏移calp<0>、calp<1>、……、calp<n>。例如，负锁存器半部222可以包括施加到负锁存器半部222内的晶体管的栅极的负电压校准偏移caln<0>、caln<1>、……、caln<n>。例如，电压校准偏移可以由锁存器偏移数模转换器(DAC)的集合(未示出)来生成。
在一个示例中，图2中示出的DFE输入段100的输出(SAMPLE_OUT 261)可以由设置-重置(SR)锁存器280来产生。例如，SR锁存器280可以具有连接到正锁存器半部输出OUTPA的第一输入251、以及连接到负锁存器半部输出OUTMA的第二输入252。在一个示例中，正锁存器半部输出OUTPA和负锁存器半部输出OUTMA表示DFE输入段100的经校准的样本。在另一示例中，电压校准偏移的量化步长LSB(Vos)与偏移电流Ios和跨越正晶体管Tp 231的电流Im之比成比例。在另一示例中，电压校准偏移的量化步长LSB(Vos)与偏移晶体管尺寸比(W/L)os和TP晶体管尺寸比(W/L)tp之比成比例。
在一个示例中，对于许多类型的晶体管技术，例如FINFET(鳍式场效应晶体管)技术，对可能的晶体管尺寸比(W/L)的选择可能缺乏精确控制，这可能导致对电压校准偏移的量化步长的对应低劣的控制。作为结果，如果量化步长太小，则偏移校准范围可能被限制。图3图示了针对具有1mV量化步长的晶体管的偏移校准量化图300的示例。在图3的示例中，因为量化步长太小，所以偏移校准范围被限制。另一方面，如果量化步长太大，则可能导致低劣的偏移校准精度。图4图示了针对具有6mV量化步长的晶体管的偏移校准量化图400的示例。在图4的示例中，因为步长太大，所以存在偏移校准的大量化误差，其导致低劣的偏移校准精度。
DFE性能取决于样本锁存器精度。样本锁存器精度的一方面是样本锁存器电压偏移。在一个示例中，样本锁存器电压偏移是用于对信号样本进行硬判决的电压阈值上的偏置。对信号样本作出硬判决是判决信号样本表示0还是1。并且，样本锁存器电压偏移应当被校准以达到DFE的高性能。
图5图示了判决反馈均衡器(DFE)输入段500的第二示例。DFE输入段500包括两个校准环路以改进DFE校准的准确度：锁存器电压偏移校准环路和锁存器量化步长校准环路。
DFE输入段500耦合到DFE的其他部分(未示出)，包括具有自适应权重的抽头延迟线。在一个示例中，DFE输入段500接受作为时间t的函数的模拟输入波形S(t)，并且产生同相信号样本Iout和正交信号样本Qout。同相和正交信号样本是模拟输入波形S(t)的数字表示。在一个示例中，多个信号样本(Iout、Qout、Ibout、Qbout)用于控制DFE自适应权重。另外，DFE输入段500产生目标信号样本Eout和互补目标信号样本Ebout。
图5中示出的是求和放大器510，其跨越它的差分输入端子Inp 511和Inm 512接受模拟输入波形S(t)，并且其跨越它的差分输出端子AMP_OP 514和AMP_OM 515产生放大的输入波形m(t)。另外，校准使能信号CAL_EN 513被馈送到求和放大器510，以启用或禁用校准模式。求和放大器差分输出端子每个作为第一输入和第二输入的集合被连接到并行样本锁存器的集合520。在该示例中，并行样本锁存器的集合520包括8个样本锁存器。并行样本锁存器的集合520包括第一I样本锁存器521、第二I样本锁存器522、第一Ib样本锁存器523、第二Ib样本锁存器524、Q样本锁存器525、Qb样本锁存器526、E样本锁存器527和Eb样本锁存器528。
DFE输入段500还包括锁存器偏移解码器530。在一个示例中，锁存器偏移解码器530可以向并行锁存器的集合520提供第三输入的集合。在一个示例中，第三输入的集合可以向并行样本锁存器的集合520提供多个电压校准偏移，以补偿它们的样本锁存器电压偏移。
同相信号样本Iout可以通过以下来生成：使用第一复用器541选择第一I样本锁存器521和第二I样本锁存器522的输出。互补的同相信号样本Ibout可以通过以下来生成：使用第二复用器542选择第一Ib样本锁存器523和第二Ib样本锁存器524的输出。在一个示例中，第一复用器541输出的选择可以由通过第二锁存器552产生的互补同相信号样本Ibout的锁存版本来管控。在一个示例中，第二复用器输出的选择可以由通过第一锁存器551产生的同相信号样本Iout的锁存版本来管控。正交信号样本Qout可以由Q样本锁存器525的输出来生成。互补的正交信号样本Qbout可以由Qb样本锁存器526的输出来生成。另外，目标信号样本Eout可以由E样本锁存器527生成，并且互补目标信号样本Ebout可以由Eb样本锁存器528生成。
在一个示例中，图5中示出的DFE输入段500还可以包括例如通过电压数模转换器(VDAC)560实施的电压偏置生成器。本领域的技术人员将理解，虽然VDAC被示出在图5中用于实施电压偏置生成器的功能，但是在本公开的精神和范围内，也可以使用也可以实施电压偏置生成器的功能的其他组件。在一个方面，去往电压偏置生成器(VDAC)的输入是具有(j+1)个比特的量化数字控制字LSBCODE<j:0>。在另一方面，电压偏置生成器(VDAC 560)的输出是偏置电压VB，其作为第四输入的集合被发送到并行锁存器的集合520。在一个示例中，第四输入的集合可以向并行样本锁存器的集合520提供多个偏置电压，以用于DFE样本锁存器校准。在另一示例中，偏置电压VB是基于量化数字控制字LSBCODE<j:0>的转换后的模拟信号。在一个示例中，偏置电压VB调节锁存器量化步长。
图5中示出的DFE输入段500还可以包括例如通过E样本数模转换器(EDAC)570实施的目标信号生成器。本领域的技术人员将理解，虽然EDAC被示出在图5中用于实施目标信号生成器的功能，但是在本公开的精神和范围内，也可以使用也可以实施目标信号生成器的功能的其他组件。在一个方面，去往目标信号生成器(EDAC 570)的第一输入是具有(m+1)个比特的E样本数字控制字ECODE<m:0>。此外，去往目标信号生成器(EDAC 570)的第二输入是E样本符号位ESIGN。在另一方面，目标信号生成器(EDAC 570)的输出是差分EDAC输出EDACP和EDACM，它们作为第五输入和第六输入的集合被发送到E样本锁存器527。在一个示例中，第五输入和第六输入的集合EDACP和EDACM可以向E样本锁存器527提供多个目标电压，以用于DFE样本锁存器校准。在另一示例中，目标电压EDACP和EDACM基于E样本数字控制字ECODE<m:0>被转换为模拟信号。
图5中示出的DFE输入段500还可以包括例如通过Eb样本数模转换器(EbDAC)575实施的互补目标信号生成器。在一个方面，去往互补目标信号生成器(EbDAC 575)的第一输入是具有(m+1)个比特的互补E样本数字控制字EbCODE<m:0>。此外，去往互补目标信号生成器(EbDAC 575)的第二输入是Eb样本符号位EbSIGN。在另一方面，互补目标信号生成器(EbDAC575)的输出是差分EbDAC输出EbDACP和EbDACN，它们作为第五输入和第六输入的集合被发送到Eb样本锁存器528。在一个示例中，第五输入和第六输入的集合EbDACP和EbDACN可以向Eb样本锁存器528提供多个互补目标电压，以用于DFE样本锁存器校准。在另一示例中，互补目标电压EbDACP和EbDACN基于互补E样本数字控制字EbCODE<m:0>被转换为模拟信号。
在一个示例中，锁存器电压偏移校准环路由求和放大器510(在校准模式中被启用)、锁存器偏移解码器530和并行锁存器的集合520形成。在一个示例中，每个锁存器可以包括内部锁存器偏移校准电压生成器。锁存器量化步长校准环路可以采用连接到E样本锁存器527的EDAC 570，来设置用于锁存器量化步长的目标电压。在一个示例中，锁存器量化步长校准环路可以通过改变LSBCODE<j:0>而比照目标电压来校准锁存器量化步长。
图6图示了图5的判决反馈均衡器(DFE)输入段500的实施方式600的第二示例。DFE输入段500包括求和放大器(SUM AMP)610，其跨越它的差分输入端子Inp 611和Inm 612接受模拟输入波形S(t)，并且其跨越它的第一差分输出端子AMP_OP 614和第二差分输出端子AMP_OM 615产生放大的输入波形m(t)。另外，校准使能信号CAL_EN 613被馈送到求和放大器610，以启用或禁用校准模式。第一差分输出端子AMP_OP 614作为输入被连接到正锁存器半部621。第二差分输出端子AMP_OM 615作为输入被连接到负锁存器半部622。在一个示例中，感测级623包括正锁存器半部621和负锁存器半部622的组合。例如，当输入时钟CLK 640为高时，由正晶体管Tp0 631和负晶体管Tm0 632形成的差分输入对感测差分输入电压(AMP_OP-AMP_OM)。另外，跨越正晶体管Tp0 631的电流被标示为Im0，并且跨越负晶体管Tm0632的电流被标示为Ip0。
此外，在一个示例中，偏移电流Ios流过下部偏移晶体管Top0、Top1、……、TopN、Tom0、Tom1、……、TomN。在一个示例中，偏移电流Ios可以通过以下而被改变：启用或禁用具有电压校准偏移的下部偏移晶体管中的每个下部偏移晶体管。例如，电压校准偏移可以包括正电压校准偏移和负电压校准偏移。例如，正锁存器半部621可以包括施加到正锁存器半部621内的下部偏移晶体管的栅极的正电压校准偏移calp<0>、calp<1>、……、calp<n>。例如，负锁存器半部622可以包括施加到负锁存器半部622内的下部偏移晶体管的栅极的负电压校准偏移caln<0>、caln<1>、……、caln<n>。例如，电压校准偏移可以由锁存器偏移解码器630来生成。
在一个示例中，图6中示出的DFE输入段500的输出(SAMPLE_OUT 661)可以由设置-重置(SR)锁存器680来产生。例如，SR锁存器680可以具有连接到正锁存器半部输出OUTPA的第一输入651和连接到负锁存器半部输出OUTMA的第二输入652。在一个示例中，正锁存器半部输出OUTPA和负锁存器半部输出OUTMA表示DFE输入段500的经校准的样本。
在一个示例中，图6还可以包括例如通过电压数模转换器(VDAC)660实施的电压偏置生成器。本领域的技术人员将理解，虽然VDAC被示出在图6中用于实施电压偏置生成器的功能，但是在本公开的精神和范围内，也可以使用也可以实施电压偏置生成器的功能的其他组件。在一个方面，去往电压偏置生成器(VDAC 660)的输入是具有(j+1)个比特的量化数字控制字LSBCODE<j:0>。在另一方面，电压偏置生成器(VDAC 660)的输出是偏置电压VB，其作为第四输入的集合被发送到并行样本锁存器的集合520。在一个示例中，第四输入的集合可以向并行样本锁存器的集合520提供多个偏置电压，以用于DFE样本锁存器校准。在另一示例中，偏置电压VB是基于量化数字控制字LSBCODE<j:0>的转换后的模拟信号。在一个示例中，偏置电压VB调节锁存器量化步长。
在一个示例中，图6还可以包括例如通过E样本数模转换器(EDAC)670实施的目标信号生成器。本领域的技术人员将理解，虽然EDAC被示出在图6中用于实施目标信号生成器的功能，但是在本公开的精神和范围内，也可以使用也可以实施目标信号生成器的功能的其他组件。在一个方面，去往目标信号生成器(EDAC 670)的第一输入是具有(m+1)个比特的E样本数字控制字ECODE<m:0>。此外，去往目标信号生成器(EDAC 670)的第二输入是E样本符号位ESIGN。在另一方面，目标信号生成器(EDAC 670)的输出是差分EDAC输出EDACP和EDACM，它们作为第五输入和第六输入的集合被发送到E样本锁存器627。在一个示例中，第五输入和第六输入的集合EDACP和EDACM可以向E样本锁存器627提供多个目标电压，以用于DFE样本锁存器校准。在一个示例中，图6中示出的E样本锁存器627是图5中示出的E样本锁存器527的展开视图。在另一示例中，目标电压EDACP和EDACM基于E样本数字控制字ECODE<m:0>被转换为模拟信号。
在一个示例中，并行样本锁存器的集合520中的每个包括上部晶体管和下部晶体管。
在一个示例中，I样本锁存器的感测级623(图6中示出)的第一输入对Tp0/Tm0可以连接到求和放大器610的输出，求和放大器610具有用于启用校准模式的校准使能信号CAL_EN。在一个示例中，当校准模式利用CAL_EN＝1被启用时，求和放大器610的差分输入信号可以被阻挡。此外，当校准模式被启用时，求和放大器610的输出AMP_OP 614和AMP_OM 615可以处于零差分模式，并且被设置为求和放大器共模电压电平(Vcm_sum)以使得AMP_OP＝AMP_OM＝Vcm_sum。
在另一示例中，E样本锁存器的感测级623的第二输入对Tp1/Tm1可以连接到EDAC输出EDACP和EDACM。在一个示例中，EDAC差分输出电压v(EDACP)-v(EDACM)可以通过E样本数字控制字ECODE<m:0>和ESIGN来精确地调节。例如，EDAC的差分输出电压可以用作目标或标尺，来测量注入到样本锁存器的感测级中的偏移校准电压Vos，并且测量和校准偏移校准步长(LSB_Vos)。
在另一示例中，EDAC 670是高精度电压数模转换器。EDAC差分输出电压v(EDACP)-v(EDACM)可以以高电压精度(例如，2mV)被调节。在另一示例中，EDAC共模电压VCM_EDAC可以通过共模(CM)反馈环路被设置为与求和放大器共模电压Vcm_sum相同。
图7图示了用于E样本数模转换器(EDAC)的数模转换器(DAC)传递函数700的示例。在一个示例中，横轴是E样本数字控制字ECODE<m:0>和E样本符号位ESIGN的域。纵轴是EDAC差分输出电压v(EDACP)-v(EDACM)的范围。另外，EDAC输出分辨率被标记为LSB_EDAC。在图7中示出的示例中，LSB_EDAC＝2mV。例如，EDAC差分输出电压v(EDACP)-v(EDACM)与E样本数字控制字ECODE<m:0>之间的关系可以表达为：
v(EDACP)-v(EDACM)＝LSB_EDAC*ECODE<m:0>。
也就是说，EDAC差分输出电压v(EDACP)-v(EDACM)是以EDAC输出分辨率LSB_EDAC被缩放的E样本数字控制字ECODE<m:0>的转换后的模拟版本。在一个示例中，DAC传递函数700表示用于EDAC670(图6中示出)的传递函数，其中EDAC差分输出电压v(EDACP)-v(EDACM)是ECODE的函数。
图8图示了用于锁存器偏移解码器的数模转换器(DAC)传递函数800的示例。在一个示例中，横轴是校准数字控制字CALCODE<k:0>和校准样本符号位CALSIGN的域。纵轴是偏移校准电压VOS的范围。另外，锁存器偏移解码器分辨率被标记为LSB_CALCODE。在一个示例中，LSB_CALCODE＝Ios/G，其中G是正锁存器半部221和负锁存器半部222的偏移晶体管的有效电导。例如，偏移校准电压VOS与校准数字控制字CALCODE<k:0>之间的关系可以表达为：
VOS＝LSB_CALCODE*CALCODE<k:0>。
也就是说，偏移校准电压VOS是以锁存器偏移解码器分辨率LSB_CALCODE被缩放的校准数字控制字CALCODE<k:0>的转换后的模拟版本。在一个示例中，DAC传递函数800表示用于锁存器偏移解码器630(图6中示出)的传递函数，其中锁存器偏移解码器输出(正电压校准偏移calp<.>和负电压校准偏移caln<.>)每个都等于偏移校准电压VOS。
图9图示了共模反馈(CMFB)环路900的示例。CMFB环路可以用于确保EDAC共模电平VCM_EDAC与求和放大器共模电平VCM_SUM相同。例如，偏置电压VB由例如通过电压数模转换器(VDAC)660实施的电压偏置生成器来生成。本领域的技术人员将理解，虽然VDAC被示出在图6中用于实施电压偏置生成器的功能，但是在本公开的精神和范围内，也可以使用也可以实施电压偏置生成器的功能的其他组件。作为示例，VDAC 660包括共模电压(VCM)生成器911和数模转换器(DAC)912。在一个示例中，求和放大器共模电平VCM_SUM可以由共模电压(VCM)生成器911来生成。在一个示例中，VDAC 660可以由量化数字控制字LSBCODE<j:0>来控制。偏置电压VB可以通过求和放大器共模电平VCM_SUM和转换后的模拟电压电平dV*LSBCODE<j:0>的叠加来生成，其中dV是VDAC输出分辨率。也就是说，
VB＝VCM_SUM+dV*LSBCODE<j:0>。
接下来，偏置电压VB被发送到偏移校准生成器920，偏移校准生成器920接受校准数字控制字CALCODE<k:0>以产生偏移校准电压VOS。另外，求和放大器共模电平VCM_SUM作为第一输入被发送到共模反馈(CMFB)块930。CMFB块930的输出作为输入被发送到EDAC 670，特别是，发送到EDAC共模(CM)生成器671。EDAC670的输出是来自EDAC核672的EDAC差分输出电压v(EDACP)-v(EDACM)。另外，EDAC共模(CM)感测块673提供EDAC共模(CM)电平VCM_EDAC作为去往CMFB块930的第二输入。
图10图示了用于电压数模转换器(VDAC)的数模转换器(DAC)传递函数1000的示例。在一个示例中，横轴是量化数字控制字LSBCODE<j:0>的域。纵轴是偏置电压VB的范围。另外，VDAC输出分辨率为dV。例如，偏置电压VB与量化数字控制字LSBCODE<j:0>之间的关系可以表达为：
VB＝VCM_SUM+dV*LSBCODE<j:0>。
也就是说，偏置电压VB是以VDAC输出分辨率dV被缩放的量化数字控制字LSBCODE<j:0>的转换后的模拟版本。
图11图示了从量化数字控制字LSBCODE<j:0>到偏移校准步长LSB_Vos的用于VDAC的传递函数1100的示例。在一个示例中，LSB_Vos可以是偏置电压VB的单调函数，并且偏置电压VB可以是量化数字控制字LSBCODE<j:0>的线性相关函数。在一个示例中，用于偏移校准步长LSB_Vos的等式可以表达为
LSB_Vos＝f(VB)＝f(VCM_SUM+dV*LSBCODE<j:0>)，其中f(.)标示单调函数。在一个示例中，偏移校准步长LSB_Vos可以利用量化数字控制字LSBCODE<j:0>以精细粒度尺度被调整。
在一个示例中，用于偏移校准步长LSB_Vos的校准过程可以被定义如下：
1.建立作为量化数字控制字LSBCODE的单调函数的偏移校准电压VOS，其中VOS＝LSB_Vos*CALCODE＝f(VCM_SUM+dV*LSBCODE)*CALCODE。
2.利用E样本数字控制字ECODE来设置目标EDAC差分输出电压[v(EDACP)-v(EDACM)]_tgt，其中[v(EDACP)-v(EDACM)]_tgt＝LSB_EDAC*ECODE并且LSB_EDAC是已知的EDAC步长。
3.通过根据单调函数f(.)来调节量化数字控制字LSBCODE，而迫使偏移校准电压VOS等于目标EDAC差分输出电压[v(EDACP)-v(EDACM)]_tgt。
4.通过使两个等式相等并且经由步长校准等式来求解偏移校准步长LSB_Vos，而从调节后的量化数字控制字LSBCODE得出偏移校准步长LSB_Vos：
LSB_Vos＝(LSB_EDAC*ECODE)/CALCODE
图12图示了用于确定样本锁存器的偏移校准步长的示例流程图1200。为了消除E样本锁存器中可能的偏移电压的影响，校准过程以相反的极性被执行两次。
在框1210中，生成第一目标电压。在一个示例中，第一目标电压通过以下来生成：将E样本数字控制字(ECODE)设置为第一目标码，并且E样本符号位(ESIGN)被设置为第一极性。E样本符号位(ESIGN)是E样本数字控制字(ECODE)的极性值。第一目标码可以是预定义的数字，其例如基于以下中的一个或多个来设置：特定应用或设计要求。在一个示例中，第一目标电压可以等于第一目标码和已知的EDAC输出分辨率(LSB_EDAC)的乘积。在一个示例中，EDAC输出分辨率(LSB_EDAC)之前被校准或者由EDAC的规格表单来设置。
在框1220中，设置校准数字控制字(CALCODE)。在一个示例中，校准数字控制字(CALCODE)被设置为第二目标码，并且校准符号位(CALSIGN)被设置为第二极性。校准符号位(CALSIGN)是校准数字控制字(CALCODE)的极性值。第二目标码可以是预定义的数字，其例如基于以下中的一个或多个来设置：特定应用或设计要求。在一个示例中，第二目标码不同于第一目标码。
在框1230中，基于第一目标电压和校准数字控制字(CALCODE)，将量化数字控制字(LSBCODE)调节为第一整数值(Q)。第一整数值(Q)基于样本锁存器达到第一亚稳态。在一个方面，亚稳态被定义为在样本锁存器的两个稳定状态之间的不稳定平衡。
在框1240中，确定第一步长(LSB_Q)，其中第一步长(LSB_Q)是与第一整数值(Q)相对应的偏移校准步长(LSB_Vos)的值。
在框1250中，生成第二目标电压。在一个示例中，第二目标电压通过以下来生成：将E样本数字控制字(ECODE)设置为第三目标码，并且E样本符号位(ESIGN)被设置为第三极性。第三目标码可以是预定义的数字，其例如基于以下中的一个或多个来设置：特定应用或设计要求。在一个示例中，第二目标电压等于第三目标码和已知的EDAC输出分辨率(LSB_EDAC)。
在框1260中，重置校准数字控制字(CALCODE)以生成重置后的校准数字控制字(CALCODEreset)。在一个示例中，校准数字控制字(CALCODE)被重置为第四目标码，并且校准符号位CALSIGN被重置为第四极性。第四目标码可以是预定义的数字，其例如基于以下中的一个或多个来设置：特定应用或设计要求。
在框1270中，基于第二目标电压和重置后的校准数字控制字(CALCODEreset)，将量化数字控制字(LSBCODE)重新调节为第二整数值(R)。第二整数值(R)基于样本锁存器达到第二亚稳态。在一个示例中，第二亚稳态与第一亚稳态不同。
在框1280中，确定第二步长(LSB_R)，其中第二步长(LSB_R)是与第二整数值(R)相对应的偏移校准步长(LSB_Vos)的值。
在框1290中，确定经校准的量化数字控制字(LSBCODE_CAL)，其中经校准的量化数字控制字(LSBCODE_CAL)是第一整数值(Q)和第二整数值(R)的算术平均值。也就是说，LSBCODE_CAL＝(Q+R)/2。经校准的量化数字控制字(LSBCODE_CAL)是基于第一整数值(Q)和第二整数值(R)的量化数字控制字(LSBCODE)的经校准的值。
在框1295中，确定经校准的偏移校准步长(LSB_CAL)，其中经校准的偏移校准步长(LSB_CAL)是第一步长(LSB_Q)和第二步长(LSB_R)的算术平均值。也就是说，LSB_CAL＝(LSB_Q+LSB_R)/2。在一个示例中，确定经校准的偏移校准步长(LSB_CAL)基于将量化数字控制字(LSBCODE)设置为经校准的量化数字控制字(LSBCODE_CAL)。经校准的偏移校准步长(LSB_CAL)是偏移校准步长(LSB_Vos)的经校准的值。
作为示例，偏移校准步长(LSB_Vos)的确定可以通过数值示例来说明。在一个示例中，第一目标电压是-30mV，第一目标码是15，并且第一极性是“负”。在一个示例中，第二目标码是10，并且第二极性是“正”。并且，第二目标电压是+30mV，第三目标码是15，并且第三极性是“正”。在一个示例中，第四目标码是10，并且第四极性是“负”。并且，基于这些示例数值，经校准的偏移校准步长(LSB_CAL)等于3mV。
在一个方面，用于确定图12中的样本锁存器的偏移校准步长的步骤中的一个或多个步骤可以由可以包括硬件、软件、固件等的一个或多个处理器来执行。在一个方面，图12中的步骤中的一个或多个步骤可以由可以包括硬件、软件、固件等的一个或多个处理器来执行。一个或多个处理器例如可以用于执行如下的软件或固件，执行图12的流程图中的步骤需要该软件或固件。软件应当广义地解释为意指指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行文件、执行线程、过程、函数等，无论是被称为软件、固件、中间件、微代码、硬件描述语言，还是其他形式。软件可以驻留在计算机可读介质上。计算机可读介质可以是非瞬态计算机可读介质。非瞬态计算机可读介质，通过示例的方式，包括磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，紧凑盘(CD)或数字通用盘(DVD))、智能卡、闪存设备(例如，卡、棒、或键驱动器)、随机访问存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、寄存器、可移除盘、以及用于存储可以由计算机访问和读取的软件和/或指令的任何其他合适的介质。通过示例的方式，计算机可读介质还可以包括载波、传输线、以及用于传输可以由计算机访问和读取的软件和/或指令的任何其他合适的介质。计算机可读介质可以驻留在处理系统中，在处理系统外部，或者跨越包括处理系统的多个实体而分布。计算机可读介质可以具体化在计算机程序产品中。通过示例的方式，计算机程序产品可以包括包装材料中的计算机可读介质。计算机可读介质可以包括用于确定样本锁存器的偏移校准步长的软件或固件。本领域的技术人员将认识到，如何取决于特定应用和施加于整个系统的总体设计约束，来最佳地实施贯穿本公开所呈现的已描述的功能。
(多个)处理器中包括的任何电路系统仅被提供作为示例，并且用于执行所描述的功能的其他手段可以被包括在本公开的各个方面内，包括但不限于计算机可读介质中存储的指令、或本文所描述的任何其他合适的装置或部件，并且利用例如本文中与示例流程图相关地描述的过程和/或算法。
在本公开内，词语“示例性”用于意指“用作示例、实例或说明”。本文中描述为“示例性”的任何实施方式或方面都不必然被解释为相对于本公开的其他方面是优选或有利的。同样地，术语“方面”并不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。术语“耦合”在本文中用来指代两个对象之间的直接或间接耦合。例如，如果对象A物理接触对象B，并且对象B接触对象C，则对象A和C仍然可以认为耦合到彼此—即使它们没有直接物理地接触彼此。例如，即使第一裸片从不直接物理地与第二裸片接触，但是第一裸片也可以被耦合到封装中的第二裸片。术语“电路”和“电路系统”被广义地使用，并且旨在包括以下两者：电设备和导体的硬件实施方式，其在被连接和配置时，使得本公开中描述的功能的执行成为可能，而没有关于电子电路的类型的限制；以及信息和指令的软件实施方式，其在由处理器执行时，使得本公开中描述的功能的执行成为可能。
附图中图示的组件、步骤、特征和/或功能中的一个或多个可以重新布置和/或组合成单个组件、步骤、特征或功能，或者具体化在若干组件、步骤、或功能中。不偏离本文中公开的新颖特征，还可以添加附加的元件、组件、步骤、和/或功能。附图中图示的装置、设备和/或组件可以被配置为执行本文中描述的方法、特征或步骤中的一个或多个。本文中描述的新颖算法也可以有效率地实施在软件中和/或嵌入在硬件中。
将理解，所公开的方法中的步骤的特定顺序或层次是示例性过程的说明。基于设计偏好，所理解的是，方法中的步骤的特定顺序或层次可以被重新布置。随附的方法权利要求以样本顺序呈现了各种步骤的元素，并且不意味着限于所呈现的特定顺序或层次，除非在其中明确记载。

Claims (16)

1.一种判决反馈均衡器(DFE)输入段，包括：
E样本锁存器，用于输出目标信号样本；
E样本数模转换器，耦合到所述E样本锁存器以向所述E样本锁存器输入目标电压；
样本锁存器，用于输出信号样本；以及
电压数模转换器，耦合到所述E样本锁存器和所述样本锁存器以生成偏置电压，其中所述偏置电压被输入到所述E样本锁存器和所述样本锁存器。
2.根据权利要求1所述的判决反馈均衡器输入段，还包括：锁存器偏移解码器，用于缩放所述偏置电压。
3.根据权利要求2所述的判决反馈均衡器输入段，还包括：求和放大器，用于接收去往DFE输入段的模拟输入波形S(t)。
4.根据权利要求1所述的判决反馈均衡器输入段，其中所述信号样本和所述目标信号样本被比较，以确定所述样本锁存器是否达到亚稳态。
5.根据权利要求1所述的判决反馈均衡器输入段，还包括：Eb样本锁存器，用于输出互补的目标信号样本。
6.根据权利要求5所述的判决反馈均衡器输入段，其中所述样本锁存器包括多个样本锁存器，并且其中所述信号样本至少包括同相信号样本和正交信号样本。
7.根据权利要求6所述的判决反馈均衡器输入段，其中所述多个样本锁存器还至少输出互补的同相信号样本和互补的正交信号样本。
8.根据权利要求7所述的判决反馈均衡器输入段，其中所述目标信号样本和所述互补的目标信号样本的第一组合，与至少所述同相信号样本和所述正交信号样本以及至少所述互补的同相信号样本和所述互补的正交信号样本的第二组合进行比较，以确定所述样本锁存器是否达到亚稳态。
9.一种判决反馈均衡器(DFE)输入段，包括：
用于输出目标信号样本的部件；
用于向用于输出所述目标信号样本的所述部件输入目标电压的部件；
用于输出信号样本的部件；以及
用于生成偏置电压的部件，其中所述偏置电压被输入到用于输出所述目标信号样本的所述部件和用于输出所述信号样本的所述部件。
10.根据权利要求9所述的判决反馈均衡器输入段，还包括：用于缩放所述偏置电压的部件。
11.根据权利要求10所述的判决反馈均衡器输入段，还包括：用于接收去往DFE输入段的模拟输入波形的部件。
12.根据权利要求9所述的判决反馈均衡器输入段，其中所述信号样本和所述目标信号样本被比较，以确定用于输出信号样本的所述部件是否达到亚稳态。
13.根据权利要求9所述的判决反馈均衡器输入段，还包括：用于输出互补的目标信号样本的部件。
14.根据权利要求13所述的判决反馈均衡器输入段，其中用于输出信号样本的所述部件包括多个用于输出信号样本的部件，并且其中所述信号样本至少包括同相信号样本和正交信号样本。
15.根据权利要求14所述的判决反馈均衡器输入段，其中所述多个用于输出信号样本的部件还至少输出互补的同相信号样本和互补的正交信号样本。
16.根据权利要求15所述的判决反馈均衡器输入段，其中所述目标信号样本和所述互补的目标信号样本的第一组合，与至少所述同相信号样本和所述正交信号样本以及至少所述互补的同相信号样本和所述互补的正交信号样本的第二组合进行比较，以确定用于输出信号样本的所述部件是否达到亚稳态。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1659840A (zh) * 2002-06-04 2005-08-24 高通股份有限公司 具有判决反馈均衡器和线性均衡器之间的选择的接收器
WO2015187307A1 (en) * 2014-06-06 2015-12-10 Qualcomm Incorporated Offset calibration for low power and high performance receiver
WO2017023473A1 (en) * 2015-08-04 2017-02-09 Qualcomm Incorporated An accurate sample latch offset compensation scheme
US9571115B1 (en) * 2015-11-13 2017-02-14 International Business Machines Corporation Analog to digital converter with high precision offset calibrated integrating comparators

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7321259B1 (en) * 2005-10-06 2008-01-22 Altera Corporation Programmable logic enabled dynamic offset cancellation
US20090131006A1 (en) 2007-11-20 2009-05-21 Mediatek Inc. Apparatus, integrated circuit, and method of compensating iq phase mismatch
US20090146722A1 (en) * 2007-12-10 2009-06-11 International Business Machines Corporation Systems and Arrangements to Provide Input Offset Voltage Compensation
US8135100B2 (en) * 2008-08-20 2012-03-13 International Business Machines Corporation Adaptive clock and equalization control systems and methods for data receivers in communications systems
US8391417B2 (en) * 2010-10-06 2013-03-05 Advanced Micro Devices, Inc. Receiver circuitry and related calibration methods
US8385496B1 (en) * 2010-10-21 2013-02-26 Altera Corporation Apparatus and methods of receiver offset calibration
US8681839B2 (en) 2010-10-27 2014-03-25 International Business Machines Corporation Calibration of multiple parallel data communications lines for high skew conditions
US8401064B1 (en) * 2010-12-20 2013-03-19 Netlogic Microsystems, Inc. Systems, circuits and methods for adapting parameters of components in a receiver
US9071481B2 (en) 2011-09-12 2015-06-30 Rambus Inc. Offset and decision feedback equalization calibration
US8537886B1 (en) 2012-07-05 2013-09-17 Altera Corporation Reconfigurable equalization architecture for high-speed receivers
US9444657B2 (en) 2013-07-10 2016-09-13 International Business Machines Corporation Dynamically calibrating the offset of a receiver with a decision feedback equalizer (DFE) while performing data transport operations

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1659840A (zh) * 2002-06-04 2005-08-24 高通股份有限公司 具有判决反馈均衡器和线性均衡器之间的选择的接收器
WO2015187307A1 (en) * 2014-06-06 2015-12-10 Qualcomm Incorporated Offset calibration for low power and high performance receiver
CN106464237A (zh) * 2014-06-06 2017-02-22 高通股份有限公司 针对低功率和高性能接收机的偏移校准
WO2017023473A1 (en) * 2015-08-04 2017-02-09 Qualcomm Incorporated An accurate sample latch offset compensation scheme
US9571115B1 (en) * 2015-11-13 2017-02-14 International Business Machines Corporation Analog to digital converter with high precision offset calibrated integrating comparators

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