KR102547543B1 - 고속 클록킹을 위한 오프셋 둔감 직교 클록 에러 보정 및 듀티 사이클 교정 - Google Patents

고속 클록킹을 위한 오프셋 둔감 직교 클록 에러 보정 및 듀티 사이클 교정 Download PDF

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Abstract

클록 왜곡을 보정하는 기술에 있어서, 이 기술은 듀티 사이클 왜곡 및 직교 클록 위상 왜곡을 검출 및 보정하기 위한 회로의 사용을 포함한다. 위상 검출에 있어서, 샘플링 커패시터(302) 양단의 이상적 클록 신호와 연관된 샘플링 전하에 의해 검출 회로 내의 디바이스 불일치가 해소되는 샘플링 동작을 사용하여, 검출 회로(100)가 더 간단하고 보다 정확해진다. 위상 검출이 검출 회로(100)에 의해 수행될 때, 저장된 전하가 디바이스 불일치를 보상하여 검출 회로의 정확성을 향상시킨다. 샘플링 동작은 듀티 사이클 왜곡 검출에도 사용된다. 특히, 공통 모드 전압이 샘플링 커패시터(302)에 인가되어 샘플링 커패시터(302) 간의 전압 차동을 실질적으로 제로로 하여, 검출 회로(100)의 다른 구성요소의 동작으로 인해 발생할 수 있는 오프셋을 보상한다. 디지털 값이 클록 왜곡을 보정하는 피드백 알고리즘에 의해 사용된다.

Description

고속 클록킹을 위한 오프셋 둔감 직교 클록 에러 보정 및 듀티 사이클 교정
본 개시내용의 예들은 개괄적으로 집적 회로를 위한 고속 클록에 관한 것이며, 보다 구체적으로는 고속 클록에서의 클록 왜곡을 보상하는 기술에 관한 것이다.
디지털 회로 등의 회로들은 회로 소자가 동작하는 속도를 제어하는 클록 신호에 기초하여 동작한다. 클록 신호는 전송되는 동안에 왜곡을 받게 된다. 회로는 보통 이러한 왜곡을 최소화, 보정, 또는 다른 식으로 보상하여 클록 신호가 받게 되는 왜곡 수준이 허용 오차 범위 내에 있게 하도록 설계된다.
클록 주파수가 증가함에 따라, 클록 신호에 존재하는 왜곡 수준이 클록에 미치는 상대적 효과가 더 커지고 있다. 고속 데이터 링크와 같은 일부 회로는 특히 고주파수를 갖는 클록(예컨대, 56 Gb/s)에 기초하여 동작한다. 이러한 주파수에서의 클록에 대한 왜곡을 보정하기 위한 현재의 기술은 소비 전력이 너무 많거나 다이 면적이 너무 크다는 이유로 비효율적이거나 왜곡을 충분히 보정하지 못한다.
클록 신호의 왜곡을 검출하는 왜곡 검출 유닛이 제공된다. 왜곡 검출 유닛은 듀티 사이클 왜곡 검출 유닛과, 직교 클록 에러 검출 유닛과, 듀티 사이클 왜곡 검출 유닛과 직교 클록 에러 검출 유닛에 연결된 하나 이상의 샘플링 커패시터를 포함한다. 듀티 사이클 왜곡 검출 유닛과 직교 클록 에러 검출 유닛은 하나 이상의 샘플링 커패시터에 디바이스 불일치 관련 전압을 제공하여 불일치 보정을 위해 하나 이상의 샘플링 캐패시터를 충전하도록 동작 가능하다. 듀티 사이클 왜곡 검출 유닛은 클록 신호의 듀티 사이클 극성을 나타내기 위해 하나 이상의 샘플링 커패시터를 통해 제1 차동 값을 출력하도록 동작 가능하다. 직교 클록 에러 검출 유닛은 클록 신호의 직교 클록 에러 극성을 나타내기 위해 하나 이상의 샘플링 커패시터를 통해 제2 차동 값을 출력하도록 동작 가능하다.
클록 신호의 왜곡을 보정하는 왜곡 보정 시스템이 제공된다. 왜곡 보정 시스템은 듀티 사이클 왜곡 및 직교 클록 에러 왜곡을 검출하도록 동작 가능한 왜곡 검출 유닛을 포함한다. 왜곡 보정 시스템은 또한, 왜곡 검출 유닛으로부터의 제1 출력에 기초하여 듀티 사이클 왜곡 보정 제어 신호를 생성하고, 왜곡 검출 유닛으로부터의 제2 출력에 기초하여 직교 클록 에러 보정 제어 신호를 생성하도록 동작 가능한 클록 교정 유닛을 포함한다. 왜곡 보정 시스템은 듀티 사이클 왜곡 보정 제어 신호에 기초하여 그리고 직교 클록 에러 보정 제어 신호에 기초하여 클록 신호의 왜곡을 보정하도록 동작 가능한 듀티 사이클 왜곡 보정 유닛을 더 포함한다.
왜곡 검출 유닛은 듀티 사이클 왜곡 검출 유닛과, 직교 클록 에러 검출 유닛과, 듀티 사이클 왜곡 검출 유닛과 직교 클록 에러 검출 유닛에 연결된 하나 이상의 샘플링 커패시터를 포함한다. 듀티 사이클 왜곡 검출 유닛과 직교 클록 에러 검출 유닛은 하나 이상의 샘플링 커패시터에 디바이스 불일치 관련 전압을 제공하여 불일치 보정을 위해 하나 이상의 샘플링 캐패시터를 충전하도록 동작 가능하다. 듀티 사이클 왜곡 검출 유닛은 클록 신호의 듀티 사이클 극성을 나타내기 위해 하나 이상의 샘플링 커패시터를 통해 제1 차동 값을 출력하도록 동작 가능하다. 직교 클록 에러 검출 유닛은 클록 신호의 직교 클록 에러 극성을 나타내기 위해 하나 이상의 샘플링 커패시터를 통해 제2 차동 값을 출력하도록 동작 가능하다.
클록 신호의 왜곡을 보정하는 방법이 제공된다. 이 방법은 하나 이상의 샘플링 커패시터에 디바이스 불일치 관련 전압을 제공하여 불일치 보정을 위해 하나 이상의 샘플링 커패시터를 충전하는 단계를 포함한다. 상기 방법은 또한 클록 신호의 듀티 사이클 극성을 나타내기 위해 하나 이상의 샘플링 커패시터를 통해 제1 차동 값을 출력하는 단계를 포함한다. 상기 방법은 클록 신호의 직교 클록 에러 극성을 나타내기 위해 하나 이상의 샘플링 커패시터를 통해 제2 차동 값을 출력하는 단계를 더 포함한다.
전술한 특징들을 자세하게 이해할 수 있도록 하기 위해, 위에서 간략히 요약한 것들을 예시적인 구현예를 참조하여 보다 구체적으로 설명할 수 있으며, 그 중 일부는 첨부 도면에 도시되어 있다. 그러나, 첨부 도면은 전형적인 구현예를 도시할 뿐이기 때문에, 범위를 제한하는 것으로 간주되어서는 안 된다
도 1은 일례에 따른 왜곡 보정 시스템을 도시한다.
도 2a는 일례에 따른 직교 위상 검출 유닛의 회로도이다.
도 2b는 일례에 따라, 본 명세서에 설명하는 클록 신호를 나타내는 그래프이다.
도 3은 일례에 따른 오프셋 샘플링 및 비교 유닛의 회로도이다.
도 4는 일례에 따른 직교 클록 에러 보정 유닛의 회로도이다.
도 5는 일례에 따른 듀티 사이클 왜곡 검출 회로를 도시한다.
도 6은 일례에 따른 듀티 사이클 보정 회로를 도시한다.
도 7은 일례에 따른, 듀티 사이클 왜곡 및 직교 클록 왜곡을 보정하는 방법의 흐름도이다.
이해를 용이하게 하기 위해, 가능하다면 도면에 있어서 공통된 동일한 요소를 가리키기 위해 동일한 도면 부호를 사용하였다. 일례의 요소들이 다른 예들에 유리하게 포함될 수도 있는 것이 고려된다.
클록 왜곡을 보정하는 기술이 제공된다. 이 기술은 듀티 사이클 왜곡 및 직교 클록 위상 왜곡을 검출 및 보정하기 위한 회로의 사용을 포함한다. 듀티 사이클 왜곡은 원하는 듀티 사이클(일반적으로 50-50)로부터의 변동(variant)을 말하며, 직교 클록 위상 왜곡은 I 및 Q 신호 간의 90도 차이로부터의 변동을 말한다. 위상 검출에 있어서, 샘플링 커패시터 양단의 이상적 클록 신호와 연관된 샘플링 전하에 의해 검출 회로 내의 디바이스 불일치가 해소되는 샘플링 동작을 사용하여, 검출 회로가 더 간단하고 보다 정확해진다. 위상 검출이 검출 회로에 의해 수행될 때, 저장된 전하가 디바이스 불일치를 보상하여 검출 회로의 정확성을 향상시킨다. 샘플링 동작은 듀티 사이클 왜곡 검출에도 사용된다. 특히, 공통 모드 전압이 샘플링 커패시터에 인가되어 샘플링 커패시터 간의 전압 차동을 실질적으로 제로로 하여, 검출 회로의 다른 구성요소의 동작으로 인해 발생할 수 있는 오프셋을 보상한다. 예를 들어, 저장된 전하는, 클록 신호가 검출 회로에 인가될 때, 클록 신호에 대해 공통 모드 전압 에러를 초래하는 디바이스 불일치를 보상한다. 위상 및 듀티 사이클 왜곡 둘 다에 있어서, 위상 또는 듀티 사이클 왜곡과 관련된 차이가 증폭되고 그 결과로 인한 비트가 래치에 저장되어, 디지털 로직을 포함하는 교정 로직에 적용됨으로써, 위상 또는 듀티 사이클 보정 조정을 클록 신호에 제공한다.
도 1은 일례에 따른 왜곡 보정 시스템(100)을 도시한다. 도시하는 바와 같이, 왜곡 보정 시스템(100)은 듀티 사이클 왜곡 보정(DCDC, duty cycle distortion correction) 유닛(102), 직교 클록 에러 보정 유닛(104), 왜곡 검출 유닛(106), 및 교정 로직(108)을 포함한다. 왜곡 보정 시스템(100)은 클록 신호 송신기로부터의 클록 신호를 수신하고 그 클록 신호에서 왜곡을 검출 및 보정하여 보정된 클록 신호를 생성한다. 왜곡 보정 시스템(100)은 상이한 유형의 범용 컴퓨터(데스크탑, 랩탑, 태블릿, 모바일 디바이스), 데이터 전송 디바이스(예컨대, 네트워킹 디바이스 또는 내부 데이터 통신 서브시스템) 등과 같은 다양한 전자 디바이스에 대한 클록 왜곡을 보정하는데 사용될 수 있다.
왜곡 보정 시스템(100)의 구성요소들은 입력 클록("클록 인")을 보정하여 클록 출력("클록 아웃")을 생성하는 피드백 루프를 구현한다. 보다 구체적으로, DCDC 유닛(102)은 DC 왜곡에 대한 입력 클록을 보정하고, 직교 클록 에러 보정 유닛(104)은 직교 클록 에러에 대한 입력 클록을 보정한다. 왜곡 검출 유닛(106)은 왜곡을, 즉 DCD 검출 유닛(110)을 통해, 듀티 사이클 왜곡과, 직교 클록 검출 유닛(112)을 통해 직교 클록 에러 둘 다를 검출하고, 왜곡이 오프셋 샘플링 및 비교 유닛(114)을 통해 검출되는지를 나타내는 왜곡 표시자(distortion indicator)를 생성하여 교정 로직에 출력한다. 교정 로직(108)은 왜곡을 보정하기 위해 DCDC 유닛(102)과 직교 클록 에러 보정 유닛(104) 둘 다에 피드백 제어 신호를 인가한다. 이에, 왜곡 검출 유닛(106)과 교정 로직(108)은 DCDC 유닛(102)과 직교 클록 에러 보정 유닛(104)으로부터의 출력에 기초하여, DCDC 유닛(102)과 직교 클록 에러 보정 유닛(104)에 의해 적용되는 보정 수준을 변경하여 피드백 루프를 형성한다.
그래프(150)는 왜곡이 보정되는 순서를 나타낸다. 먼저 DCDC가 결정된 다음에, 직교 클록 에러가 결정된다. 클록 신호(즉, 클록 인과 클록 아웃 둘 다)는 동위상(in-phase) 및 직교 위상(quadrature-phase) 성분(각각, "I" 및 "Q")뿐만 아니라 이 동위상 및 직교 위상 성분에 대한 상보 신호(각각 "Ib "및 "Qb")도 포함하는 것을 알아야 하며, 상보 신호는 상호 신호가 되는 신호의 부정형 버전(negated version)을 나타낸다. 그래프(150)에 따르면, DCD 보정은 먼저 I 및 Ib에 대해, 그 다음에는 Q 및 Qb에 대해 보정되고, 후속하여 직교 클록 에러가 보정된다. 직교 클록 에러가 위상차(특히, I와 Q 사이의 위상 변동이 I와 Q 사이에 존재해야 하는 90도 차이만큼 다른 정도로)에 관련되기 때문에, 동시에 직교 클록 에러는 I 및 Q 신호 둘 다에 대해 결정된다. 입력("클록 인")과 출력("클록 아웃") 둘 다는 I 및 Q뿐만 아니라 Ib 및 Qb 신호도 포함하는 것을 알아야 한다.
도 2a는 일례에 따른 직교 클록 에러 검출 유닛(200)의 회로도이다. 직교 클록 에러 검출 유닛(200)은 도 1의 직교 클록 에러 검출 유닛(112)으로서 사용될 수 있는 회로의 일례이다.
직교 클록 에러 검출 유닛(200)은 위상 검출 회로로서 기능하는 일련의 배타적 OR("XOR") 게이트로 구성된 일련의 트랜지스터를 포함한다. 더 구체적으로, 위상 검출 회로는, 각 쌍이 직렬로 접속되는 P채널("PMOS") 금속-산화물 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor, "MOSFET")의 2개 쌍과, 각 쌍이 직렬로 접속되는 N채널("NMOS") 트랜지스터의 8개 쌍으로 이루어진 세트, 및 설명하는 다른 구성요소를 포함한다. PMOS 트랜지스터의 경우, 각 쌍의 상단의 소스는 전원 전압에 연결되고, 하단 트랜지스터의 드레인은 출력 노드에 연결된다. 구체적으로, 좌측 드레인은 네거티브 출력 노드("Vom")에 연결되고, 우측 드레인은 포지티브 출력 노드("Vop")에 연결된다. PMOS 트랜지스터의 게이트는 이들 게이트를 전원 또는 접지로 선택적으로 연결하는 2개의 스위치에 연결된다. 접지에 연결된 스위치는 클록 보정이 바람직할 때에(그래서 PMOS 트랜지스터를 활성화시키는) 하이가 되고 클록 보정이 불가능할 때에 로우가 되는 인에이블 신호에 의해 제어된다. 전원에 연결된 스위치는 인에이블 신호로부터 반전되는 네거티브 인에이블 신호(enb)에 의해 제어된다. 이에, enb는 활성화 상태일 때에 PMOS 트랜지스터를 비활성화한다.
직교 클록 에러 검출 회로(200)는 XOR 게이트를 형성하기 위해 8개의 쌍으로 그리고 그룹으로 함께 연결되는 NMOS 트랜지스터를 포함한다. 8개의 NMOS 트랜지스터는 네거티브 출력 노드(Vom)에 연결되고, 8개의 다른 NMOS 트랜지스터는 포지티브 출력 노드(Vop)에 연결된다. 8개의 각 그룹은 대칭 구성으로 조직되는 4개 쌍의 NMOS 트랜지스터를 포함한다. 각 쌍은 드레인이 포지티브 또는 네거티브 출력 노드에 연결되는 상단 트랜지스터 및 전류 소스로서 기능하며 8개 쌍의 트랜지스터를 접지에 연결하는, 소스가 다른 NMOS 트랜지스터의 드레인에 연결된 하단 트랜지스터를 포함한다. 좌측의 각 트랜지스터의 게이트는 Vinp1 내지 Vinp4와 같은 입력에 연결되고, 우측의 각 트랜지스터의 게이트는 Vinm1 내지 Vinm4와 같은 입력에 연결된다. 좌측에 있어서, 2개 쌍이 Vinp1/Vinp2에 연결되며 대칭성을 위해 순서가 반전된다(입력 신호가 상단 또는 하단 트랜지스터에 인가되는지 여부에 따라 상이한 부하를 받을 수 있기 때문이다). 따라서, 한 쌍은 Vinp1/Vinp2에 연결된 상단 및 하단 트랜지스터를 갖고, 다른 쌍은 Vinp2/Vinp1에 연결된 상단 및 하단 트랜지스터를 갖는다. 마찬가지로, 2개의 다른 쌍은 Vinp3/Vinp4 및 Vinp4/Vinp3에 연결된다. 우측에 있어서, 2개 쌍이 Vinm1/Vinm2 및 Vinm2/Vinm1에 연결되고, 다른 2개 쌍은 Vinm3/Vinm4 및 Vinm4/Vinm3에 연결된다.
선택 회로(250)에 도시된 바와 같이, 포지티브 입력(Vinpx) 및 네거티브 입력(Vinmx)은 선택적으로 스위치를 통해, 생성된 이상적 클록 신호(Vref_x)에(sample 신호가 어서트될 때) 또는 보정되어야 하는 입력 클록 신호에(sample 신호가 어서트되는 것이 아니라 sample 신호의 인버스형인 sampleb 신호가 어서트될 때) 결합된다. 이상적 클록 신호는 이상적 클록으로 간주되는 것을 에뮬레이트하기 위해 로컬로 생성된 전압의 세트이다. 이상적 클록 신호는 성분 I, Q, Ib 및 Qb를 포함한다. 이들 성분에 대해 선택된 전압은 임의의 시점에서 이상적인 I, Q, Ib 및 Qb 클록 성분에 대한 전압일 수 있다. 이상적 클록은 50-50 듀티 사이클을 갖는 클록이며, 여기서 I 및 Q 신호는 위상이 90도 어긋난다. 이상적 클록의 I, Q, Ib 및 Qb 성분에 대한 전압은 예컨대 VCC, GND, GND 및 VCC(도 2b의 그래프(280)의 가장 이른 시점에 해당), 또는 다른 예의 경우, GND, GND, VCC 및 VCC(도 2b의 마지막 시점에 해당)일 수 있다. 이상적 클록 신호의 용도는 직교 클록 에러 검출 유닛(200)의 디바이스(예컨대, 트랜지스터) 사이의 불일치(mismatch)에 기초한 전하로 샘플링 커패시터(후술함)를 충전하는 것이다. 더 구체적으로, 불일치가 존재하지 않는다면, NMOS 트랜지스터에 이상적 클록이 입력될 때의 출력 차동은 제로가 된다(즉, Vop-Vom은 0이 된다). 그러나 불일치가 존재하면(일반적인 경우), 이상적 클록 신호가 인가되는 Vop와 Vom 사이에 약간의 차동이 존재하게 된다. 샘플링 캐패시터에 대해서는 적어도 도 3과 관련하여 이하에서 설명된다.
일단 샘플링 커패시터가 이상적 클록 신호에 기초하여 충전되면, sample 신호는 디어서트되고, sampleb 신호는 어서트되며, 선택 회로(250) 내의 스위치는 NMOS 트랜지스터에 인가될 클록 신호를 선택한다. Vop와 Vom은 I와 Q 사이의 위상차가 90도보다 크면 포지티브인 차동 출력을 생성하고, I와 Q 사이의 위상차가 90도 미만이면 네거티브인 차동 출력을 생성한다. 기생 커패시턴스의 영향 때문에, 정상 상태에서, Vop 및 Vom은, 보정되어야 하는 클록 신호가 NMOS 게이트에 연결되는 동안 본질적으로 평균 전압 값이다. 샘플링 커패시터 양단에 저장된 전하는 이들 샘플링 캐패시터를 통해 출력되는 신호에 영향을 줌으로써 직교 클록 에러 검출 유닛(200) 내의 디바이스 간의 불일치를 보상한다.
도 2b는 일례에 따라, 본 명세서에 설명하는 클록 신호를 나타내는 그래프(280)이다. 파형은 직교 클록을 설명하기 위해 제공된 것이다. 동위상 신호인 신호 I는 도시하는 바와 같이 구형파이다. Q는 직교 위상 신호로서, I의 위상과 90도만큼 어긋나며, Ib 및 Qb는 각각 I 및 Q의 인버스형이다.
도 3은 일례에 따른 오프셋 샘플링 및 비교 유닛(300)의 회로도이다. 도 1의 오프셋 샘플링 및 비교 유닛(114)은 도 3의 오프셋 샘플링 및 비교 유닛(300)일 수 있다. 도 3은 또한, 도 2의 직교 클록 에러 검출 유닛(200)이 오프셋 샘플링 및 비교 유닛(300)과 함께 동작하여 왜곡 검출 신호를 생성하는 방법을 나타내는 동작 그래프(350)도 보여준다.
직교 클록 에러 검출 유닛(200)으로부터의 출력은 도 2a에 도시하는 Vop 및 Vom(포지티브 및 네거티브 출력)을 포함한다. 이들 출력은 전술한 바와 같이, 이상적 클록 입력이 직교 클록 에러 검출 유닛(200)에 인가될 때에 출력을 샘플링하는 샘플링 커패시터 세트(302)에 인가된다. "sample(샘플)"이라고 표시된 스위치는 샘플링 중에 폐쇄되어 폐쇄 루프 구성에서 차동 증폭기를 동작시키고, 샘플링 후에 개방되어 커패시터에 저장된 전하를 유지한다. 이 때, 샘플 스위치가 개방되면, 클록 신호가 위상 왜곡을 검출하기 위해 도 2a의 NMOS 커패시터에 인가된다.
연산 증폭기일 수도 있는 제1 차동 증폭기(304(1))는 네거티브 및 포지티브 입력과 네거티브 및 포지티브 출력을 갖는다. 제1 차동 증폭기(304(1))는 수신된 신호들 사이의 차이를 증폭하여, 그에 따른 결과의 포지티브 증폭 신호를 포지티브 출력에 출력하고, 그에 따른 결과의 네거티브 신호를 네거티브 출력에 출력한다. 이득을 증가하여 직교 클록 에러 검출 유닛(200)의 Vop과 Vom 간의 차이를 해결할 수 있는 능력을 향상시키기 위해, 2개의 스테이지를 차동 증폭기(304)로 나타내는 것을 알아야 한다. 차동 래치(306)는 차동 증폭기(304)의 출력으로부터 생성된 비트를 저장한다. 이 비트는 위상 보정을 위해 교정 로직(108)에 출력된다. 2개의 차동 증폭기(304) 스테이지가 도시되지만, 직교 클록 에러 검출 유닛(200)에 포함되는 차동 증폭기 스테이지의 수는 더 많거나 더 적을 수 있음을 알아야 한다(예컨대, 1 또는 3개).
다시 한번 도 1을 참조하면, 교정 로직(108)은 위상 정렬 클록 신호를 탐색하기 위한 피드백 알고리즘을 구현하는 디지털 로직을 포함한다. 교정 로직(108)은 이 목적을 위한 알고리즘을 구현할 수 있다. 일례로, 교정 로직(108)은 예를 들어 교정 값을 카운트 업하고 래치(306)로부터 수신된 비트가 값을 변경하는 시기를 결정함으로써 최소 교정 값부터 최대 교정 값까지 간단히 스위핑할 수 있다. 따라서, 교정 로직(108)은 이러한 탐색을 구현하도록 구성된, 카운터, 래치 또는 플립 플롭, 및 비교기 등의 구성요소를 포함할 수 있다. 다른 예로, 교정 로직은, 한번에 1 카운트 값씩 스위핑하는 대신에, 교정 값을, 처음에는 큰 값씩 변경하고, 그런 다음, 특정 교정 값이 발견되어 래치(306)의 출력이 스위치될 만큼 충분히 근접한 것으로 간주될 때까지 작은 값씩 변경할 수 있는 바이너리 탐색 알고리즘을 구현할 수 있다. 임의의 개수의 다른 탐색 알고리즘이 교정 로직(108)에 디지털 방식으로 구현될 수도 있다. 따라서, 교정 로직(108)은 카운터나 값 변경 회로, 비교기, 및 이전 래치(306) 값을 저장하고 현재의 교정 값을 저장하는 래치나 플립 플롭과 같은 저장 유닛과 같은, 알고리즘을 구현하는 구성요소도 포함할 수 있다.
도 4는 일례에 따른 직교 클록 에러 보정 유닛(400)의 회로도이다. 직교 클록 에러 정정 유닛(400)은 도 1의 직교 클록 에러 보정 유닛(104)으로서 사용될 수 있다.
직교 클록 에러 보정 유닛(400)은 "고속 경로" 및 "저속 경로"를 포함한다. 각각의 경로는 2개의 NMOS 트랜지스터를 포함하며, 이들 트랜지스터는 드레인이 출력 노드에 연결되고, 소스는 클록 보정/교정 로직(108)으로부터의 출력 신호에 의해 전류가 제어되는 가변 전류 싱크에 연결되어 있다. 게이트는 클록 입력에 연결되며, 고속 경로의 경우 레지스터가 없고 저속 경로의 경우 레지스트가 있다. 저속 경로 및 고속 경로 각각에 대해, 포지티브 입력 클록("clkinp")에 연결된 게이트를 갖는 트랜지스터는 네거티브 출력 노드("clkoutm")에 연결되고, 네거티브 입력 클록("clkinm")에 연결된 게이트를 갖는 트랜지스터는 포지티브 출력 노드("clkoutp")에 연결된다.
동작시, 클록 보정/교정 로직(108)에 의해 고속 경로 및 저속 경로에 인가되는 제어 신호는 각각의 경로를 통해 흐르는 전류량을 제어한다. 고속 경로를 통해 더 높은 전류가 흐르면, 전압 및 출력 노드가 더 빠르게 변하기 때문에 출력 신호(clkoutm 및 clkoutp 둘 다)는 덜 지연된다. 저속 경로를 통해 더 높은 전류가 흐르면, 저속 경로의 트랜지스터의 게이트에서의 레지스터의 동작 때문에 출력 신호(clkoutm 및 clkoutp 둘 다)는 더 지연된다.
고속 경로에 인가되는 제어 신호의 값은 전술한 지연 변동을 달성하기 위해 저속 경로에 인가된 값과는 상이하다는 것을 알아야 한다. 일례에 있어서, 클록 보정/교정 로직(108)은 더 높은 값 및 더 낮은 값을 각각 포함하는 상보 신호를 생성할 수 있다. 다시 말해, 가변 전류 싱크에 인가되는 신호는 제1 값과, 및 최대값에서 제1 값을 뺀 값과 동일한 제2 값을 포함한다. 예를 들어, 제어 신호에 7 비트가 사용되고 제1 값이 80이면, 제2 값은 47이 된다. 대안적으로, 가변 전류 소스에 인가하기 위해 또는 가변 전류 소스에 인가하기 위해 또는 고속 경로 및 저속 경로를 통해 전류를 변화시키는 다른 방법을 위해 클록 보정/교정 유닛(108)에 의해 2개의 제어 신호 값이 제공될 수 있다. 또한, 직교 클록 에러 보정 유닛(104)은 위상 보정을 위해 I 및 Q 클록 성분마다 지연을 조정할 수 있도록 이들 성분 각각마다 하나의 직교 클록 에러 정정 유닛(400)을 포함할 수도 있음을 알아야 한다. 각 직교 클록 에러 보정 유닛(400)에 인가된 제어 신호는 전술한 바와 같이 상보적일 수도 있고 다른 방식으로 상이할 수도 있다.
도 5는 일례에 따른 듀티 사이클 왜곡 검출 회로(500)("DCD 검출 회로")를 도시한다. 듀티 사이클 왜곡 검출 회로(500)는 도 1의 듀티 사이클 왜곡 검출 유닛(110)으로서 사용될 수 있다. 편의상, DCD 검출 회로(500)의 상세는 도 3과 관련하여 도시되고 설명된 오프셋 샘플링 및 비교 유닛(300)의 맥락에서 도시된다.
DCD 검출 회로(500)는 각각 I, Q, Qb 또는 Ib 중 하나에 그리고 스위치(DCDC_cal_I 또는 DCDC_cal_Q)에 연결된 4개의 레지스터를 포함한다. 공통 모드 전압 입력("VCM")은 샘플링 커패시터를 충전하기 위한 샘플 스위치에 연결되어 공통 모드 전압에 대해 교정한다.
동작시, I가 먼저 교정된 다음에 Q가 교정된다(또는 Q가 I보다 먼저 보정될 수도 있다). 타이밍도(550)를 참조하면, I 및 Q를 교정하기 위해, 먼저 sample 신호가 어서트되어, 샘플 스위치를 폐쇄한다. 샘플링 커패시터(302)는 클록 신호의 하이 및 로우 발진 사이의 평균 전압을 나타내는 공통 모드 신호에 기초하여 충전된다. VCM에 기초하여 샘플링 커패시터(302)를 충전하는 것은 샘플링 커패시터(302)에서의 전압 차동을 제로로 하여, 왜곡 보정 시스템의 다양한 구성요소에 의해 야기될 수 있는 차동 전압 에러를 보상한다.
샘플링 커패시터(302)가 충전되면, 샘플 스위치가 개방되고, I 또는 Q에 대해 교정이 수행된다. I를 교정하기 위해, DCDC_cal_I 스위치가 폐쇄되고, 이것은 I 신호가 레지스터를 통과하여 오프셋 샘플링 및 비교 유닛(300)에 흐르게 하고, Ib가 레지스터를 통과하여 오프셋 샘플링 및 비교 유닛(300)에 흐르게 한다. 레지스터 및 기생 커패시턴스의 작용으로 인해, I로부터 차동 증폭기(304)에 대한 입력에서의 전압은, I가 50 %보다 큰 듀티 사이클을 가지면 Ib에 대한 것보다 더 클 것이고, I가 50% 미만인 듀티 사이클을 갖는다면 Ib보다 작을 것이다. 샘플링 커패시터(302)에 저장된 전하는 VCM의 오프셋을 보상하고 또한 차동 증폭기(304)의 오프셋을 보상할 수도 있다. 그 차이는 차동 증폭기에 의해 증폭되고 표시자 비트로서 래치에 저장된다. 표시자 비트는 DCDC 유닛(102)을 통해 I에 대한 듀티 사이클을 조정하는 클록 보정/교정 로직(108)에 인가된다. I에 대한 보정이 적용되면, Q에 대한 보정도 유사한 방식으로 적용된다. 보다 구체적으로는, DCDC_cal_Q가 어서트되고(DCDC_cal_I는 물론 어서트되지 않지만), 래치(306)로부터의 출력은 저장되고, DCDC 유닛(102)을 통해 Q에 대한 듀티 사이클을 조정하는 보정/교정 로직(108)에 인가된다. 그래프(550)는 Vop 출력 등에 대한 몇몇 예시 값을 보여준다.
도 6은 일례에 따른 듀티 사이클 보정 회로(600)를 도시한다. 듀티 사이클 보정 유닛(600)은 도 1의 DCD 보정 유닛(102)에 사용될 수 있다. 도시하는 바와 같이, 듀티 사이클 보정 회로(600)는 2개의 NMOS 트랜지스터를 포함하는데, 이들 트렌지스터는 드레인이 레지스터를 통해 전원에 연결되고, 소스는 커패시터에 연결되고, 그리고 접지에 연결되며 보정/교정 로직(108)로부터 수신되는 제어 신호에 의해 제어되는 가변 전류 싱크에 연결된다. 제어 신호는 듀티 사이클을 조정하기 위해 보정/교정 로직(108)에 의해 사용되는 멀티 비트 신호일 수 있다. 좌측 NMOS 트랜지스터는 네거티브 입력 클록("Clkinm")에 연결된 게이트와, 포지티브 출력 클록("Clkoutp")에 연결된 드레인을 갖고, 우측 NMOS 트랜지스터는 포지티브 입력 클록("Clkinp")에 연결된 게이트와, 네거티브 출력 클록("Clkoutm")에 연결된 드레인을 갖는다. DCD 보정 유닛(102)은 I에 대해 그리고 Q에 대해 하나씩, 2개의 듀티 사이클 보정 회로(600)를 포함할 수 있다.
전류가 우측과 비교해 좌측에 결합된 전류 싱크를 통해 더 커지면 Clkoutp의 전압은 더 빠르게 천이되고 듀티 사이클은 짧아지며(즉, 클록은 단시간 동안 "하이"이다), 전류가 우측과 비교해 좌측에 결합된 전류 싱크를 통해 더 적으면, Clkoutm의 전압은 더 느리게 천이되고 듀티 사이클은 길어진다(즉, 클록은 장시간 동안 "하이"이다).
다양한 특징 및 기능이 특정 회로에 의해 수행되는 것으로 기술되었지만, 일부 기능은 당업계에 공지된 다른 회로에 의해 수행될 수도 있음을 알아야 한다.
도 7은 일례에 따른, 듀티 사이클 왜곡 및 직교 클록 왜곡을 보정하는 방법(700)의 흐름도이다. 도 1 내지 도 6의 시스템과 관련하여 설명되었지만, 기술적으로 가능한 다양한 대안적인 순서로 기술된 동작을 수행하는 임의의 시스템도 본 개시내용의 범위 내에 있음을 알아야 한다.
동작 702에서, 왜곡 보정 시스템(100)은 I 신호에서 듀티 사이클 왜곡을 검출한다. 이것은 도 5에 도시하는 듀티 사이클 왜곡 검출 회로(500)로 행해질 수 있다. 간단히 말하면, 전술한 바와 같이, 듀티 사이클 왜곡 검출은 공통 모드 전압의 에러에 대한 샘플링을 포함하고, 듀티 사이클이 50-50보다 크거나 작은지를 나타내는 비트를 얻기 위해 비반전 및 반전 출력 클록 간의 차를 증폭하는 것을 포함한다. 검출은 또한 전술한 바와 같이 제어 값을 출력하는 클록 보정/교정 로직(108)에 표시자 비트를 출력하는 것을 포함한다.
동작 704에서, 왜곡 보정 시스템(100)은 I 신호에서 듀티 사이클 왜곡을 보정한다. 이것은 도 6의 듀티 사이클 왜곡 검출 회로(600)로 행해질 수 있다. 간략하게 말하면, 이 회로는, 도 6과 관련하여 설명한 바와 같이 구성된 NMOS 트랜지스터에 연결되는 2개의 가변 전류 소스를 조정하는 클록 보정/ 교정 로직(108)으로부터 제공된 제어 신호에 의해 제어된다. 듀티 사이클은 가변 전류 소스의 값에 기초하여 조정된다. 동작 706 및 708에서, 왜곡 보정 시스템(100)은 I 신호와 유사한 방식으로 Q 신호에서 듀티 사이클 왜곡을 검출 및 보정한다
동작 710에서, 왜곡 보정 시스템(100)은 90도보다 작거나 큰 I와 Q 신호 간의 위상차인 위상 왜곡을 검출한다. 이것은 도 2a의 직교 클록 에러 검출 유닛(200)으로 달성될 수 있다. 간략하게 말하면, 이 회로는 이상적 클록 입력을 가진 대칭 XOR 게이트와, 직교 클록 에러 검출 유닛(200) 내의 디바이스 불일치에 관련된 전하를 저장하는 샘플링 커패시터를 사용한다. 이어서, 대칭 XOR 게이트로의 입력은 회로가 위상 왜곡(즉, 90도 이외의 위상차)에 관련된 전압을 출력하게 하는 실제 클록 입력으로 설정된다. 출력 전압은 직교 클록 에러 검출 유닛(200) 내의 디바이스 불일치에 의해 영향을 받지만, 샘플링 커패시터 양단에 저장된 전하가 디바이스 불일치를 효과적으로 보상한다. 오프셋 샘플링 및 비교 유닛(114)은 직교 클록 에러 검출 유닛(200)에 의해 출력된 차동 신호를 증폭하고, 증폭된 값은 래치에 저장된다. 이 값은 위상 왜곡의 방향(90도 초과 또는 미만)을 나타내며, 직교 클록 보정을 위한 제어 신호를 조정하는 보정/교정 로직(108)에 입력된다.
동작 712에서, 왜곡 보정 시스템(100)은 제어 신호에 따라 위상 왜곡을 보정한다. 이것은 도 4의 직교 클록 에러 검출 유닛(400)으로 달성될 수 있다. 구체적으로, 도 4에 도시하는 바와 같이 구성된 NMOS 디바이스에 연결된 가변 전류 소스는 I 및 Q 신호에 인가되는 지연을 조정하는 저속 경로 또는 고속 경로 중 어느 한쪽에 더 큰 전류를 인가한다. 직교 클록 에러 보정 유닛(400)은 I 및 Q 신호 둘 다에 포함될 수 있고, 이들 신호 모두를 조정할 수 있음을 알아야 한다.
몇몇 추가 예들은 다음과 같다.
일례에 있어서, 클록 신호의 왜곡을 검출하는 왜곡 검출 유닛이 제공된다. 청구항에 기재된 이러한 왜곡을 검출하는 왜곡 검출 유닛은, 듀티 사이클 왜곡 검출 유닛과, 직교 클록 에러 검출 유닛과, 상기 듀티 사이클 왜곡 검출 유닛 및 상기 직교 클록 에러 검출 유닛에 연결된 하나 이상의 샘플링 커패시터를 포함하고, 상기 듀티 사이클 왜곡 검출 유닛 및 상기 직교 클록 에러 검출 유닛은 상기 하나 이상의 샘플링 커패시터에 디바이스 불일치 관련 전압을 제공하여 불일치 보정을 위해 상기 하나 이상의 샘플링 커패시터를 충전하도록 동작 가능하고, 상기 듀티 사이클 왜곡 검출 유닛은 상기 클록 신호의 듀티 사이클 왜곡 극성을 나타내기 위해 상기 하나 이상의 샘플링 커패시터를 통해 제1 차동 값을 출력하도록 동작 가능하며, 상기 직교 클록 에러 검출 유닛은 상기 클록 신호의 직교 클록 에러 극성을 나타내기 위해 상기 하나 이상의 샘플링 커패시터를 통해 제2 차동 값을 출력하도록 동작 가능하다.
이러한 왜곡 검출 유닛은 제1 및 제2 차동 값을 증폭하여 제1 증폭 차동 값 및 제2 증폭 차동 값을 생성하도록 동작 가능한 하나 이상의 차동 증폭기를 포함할 수 있다.
몇몇 이러한 왜곡 검출 유닛은 제1 차동 값에 기초하여 비트를 저장하도록 동작 가능한 차동 래치를 더 포함할 수 있다.
몇몇 이러한 왜곡 검출 유닛에 있어서, 상기 직교 클록 에러 검출 유닛은 상기 클록 신호에서 직교 클록 에러를 검출하도록 동작 가능한 복수의 배타적 OR("XOR") 게이트로 구성된 복수의 트랜지스터를 포함할 수 있다.
몇몇 이러한 왜곡 검출 유닛에 있어서, 복수의 트랜지스터는 대칭 구성으로 구성될 수 있다.
몇몇 이러한 왜곡 검출 유닛에 있어서, 직교 클록 에러 검출 유닛은 디바이스 불일치 관련 전압들 중 어느 한 디바이스 불일치 관련 전압을 생성하기 위해 상기 복수의 트랜지스터에 이상적 클록 전압 세트를 인가하도록 구성되는 복수의 스위치를 더 포함할 수 있다.
몇몇 이러한 왜곡 검출 유닛에 있어서, 직교 클록 에러 검출 유닛은 제1 차동 값을 생성하기 위해 상기 복수의 트랜지스터에 클록 신호를 인가하도록 구성되는 복수의 스위치를 더 포함할 수 있다.
몇몇 이러한 왜곡 검출 유닛에 있어서, 상기 클록 신호는 동위상 클록 신호와, 반전된 동위상 클록 신호와, 직교 위상 클록 신호와, 반전된 직교 위상 클록 신호를 포함할 수 있다.
몇몇 이러한 왜곡 검출 유닛에 있어서, 상기 듀티 사이클 왜곡 검출 유닛은, 상기 클록 신호에 그리고 상기 샘플링 커패시터에 연결되며, 상기 클록 신호의 듀티 사이클 왜곡에 기초하여 차동 신호를 생성하도록 동작 가능한 레지스터 세트를 포함할 수 있다.
다른 예에 있어서, 클록 신호의 왜곡을 보정하는 왜곡 보정 시스템이 제공될 수 있다. 이러한 클록 신호의 왜곡을 보정하는 왜곡 보정 시스템은, 듀티 사이클 왜곡 및 직교 클록 에러 왜곡을 검출하도록 구성 가능한 왜곡 검출 유닛과, 상기 왜곡 검출 유닛으로부터의 제1 출력에 기초하여 듀티 사이클 왜곡 보정 제어 신호를 생성하고, 상기 왜곡 검출 유닛으로부터의 제2 출력에 기초하여 직교 클록 에러 보정 제어 신호를 생성하도록 구성 가능한 클록 교정 유닛과, 상기 듀티 사이클 왜곡 보정 제어 신호에 기초하여 그리고 상기 직교 클록 에러 보정 제어 신호에 기초하여 상기 클록 신호의 왜곡을 보정하도록 동작 가능한 듀티 사이클 왜곡 보정 유닛을 포함하고, 상기 왜곡 검출 유닛은, 듀티 사이클 왜곡 검출 유닛과, 직교 클록 에러 검출 유닛과, 상기 듀티 사이클 왜곡 검출 유닛 및 상기 직교 클록 에러 검출 유닛에 연결된 하나 이상의 샘플링 커패시터를 포함하고, 상기 듀티 사이클 왜곡 검출 유닛 및 상기 직교 클록 에러 검출 유닛은 상기 하나 이상의 샘플링 커패시터에 디바이스 불일치 관련 전압을 제공하여 불일치 보정을 위해 상기 하나 이상의 샘플링 커패시터를 충전하도록 동작 가능하고, 상기 듀티 사이클 왜곡 검출 유닛은 상기 클록 신호의 듀티 사이클 왜곡 극성을 나타내기 위해 상기 하나 이상의 샘플링 커패시터를 통해 제1 차동 값을 출력하도록 동작 가능하며, 상기 직교 클록 에러 검출 유닛은 상기 클록 신호의 직교 클록 에러 극성을 나타내기 위해 상기 하나 이상의 샘플링 커패시터를 통해 제2 차동 값을 출력하도록 동작 가능하다.
몇몇 이러한 왜곡 보정 시스템에 있어서, 상기 왜곡 검출 유닛은, 제1 및 제2 차동 값을 증폭하여 제1 증폭 차동 값 및 제2 증폭 차동 값을 생성하도록 동작 가능한 하나 이상의 차동 증폭기를 더 포함할 수 있다.
몇몇 이러한 왜곡 보정 시스템에 있어서, 상기 왜곡 검출 유닛은 제1 차동 값에 기초하여 비트를 저장하도록 동작 가능한 차동 래치를 더 포함할 수 있다.
몇몇 이러한 왜곡 보정 시스템에 있어서, 상기 직교 클록 에러 검출 유닛은 상기 클록 신호에서 직교 클록 에러를 검출하도록 동작 가능한 복수의 배타적 OR("XOR") 게이트로 구성된 복수의 트랜지스터를 포함할 수 있다.
몇몇 이러한 왜곡 보정 시스템에 있어서, 상기 복수의 트랜지스터는 대칭 구성으로 구성될 수 있다.
몇몇 이러한 왜곡 보정 시스템에 있어서, 상기 직교 클록 에러 검출 유닛은 디바이스 불일치 관련 전압들 중 어느 한 디바이스 불일치 관련 전압을 생성하기 위해 상기 복수의 트랜지스터에 이상적 클록 전압 세트를 인가하도록 구성되는 복수의 스위치를 더 포함할 수 있다.
몇몇 이러한 왜곡 보정 시스템에 있어서, 상기 직교 클록 에러 검출 유닛은 제1 차동 값을 생성하기 위해 상기 복수의 트랜지스터에 클록 신호를 인가하도록 구성되는 복수의 스위치를 더 포함할 수 있다.
몇몇 이러한 왜곡 보정 시스템에 있어서, 상기 클록 신호는 동위상 클록 신호와, 반전된 동위상 클록 신호와, 직교 위상 클록 신호와, 반전된 직교 위상 클록 신호를 포함할 수 있다.
몇몇 이러한 왜곡 보정 시스템에 있어서, 상기 듀티 사이클 왜곡 검출 유닛은, 상기 클록 신호에 그리고 상기 샘플링 커패시터에 연결되며, 상기 클록 신호의 듀티 사이클 왜곡에 기초하여 차동 신호를 생성하도록 동작 가능한 레지스터 세트를 포함할 수 있다.
다른 예에 있어서, 클록 신호의 왜곡을 보정하는 방법이 제공될 수 있다. 이러한 클록 신호의 왜곡을 보정하는 방법은, 하나 이상의 샘플링 커패시터에 디바이스 불일치 관련 전압을 제공하여 불일치 보정을 위해 상기 하나 이상의 샘플링 커패시터를 충전하는 단계와, 클록 신호의 듀티 사이클 왜곡 극성을 나타내기 위해 상기 하나 이상의 샘플링 커패시터를 통해 제1 차동 값을 출력하는 단계와, 상기 클록 신호의 직교 클록 에러 극성을 나타내기 위해 상기 하나 이상의 샘플링 커패시터를 통해 제2 차동 값을 출력하는 단계를 포함한다.
이러한 방법에 있어서, 상기 제1 차동 값을 출력하는 단계는, 복수의 배타적 OR("XOR") 게이트로 구성된 복수의 트랜지스터를 통해 상기 클록 신호에서 직교 클록 에러를 검출하는 단계를 포함할 수 있다.
여기에 설명한 다양한 예는 컴퓨터 시스템에 저장된 데이터를 포함하는 다양한 컴퓨터 구현 동작들을 채택할 수 있다. 예를 들어, 이들 동작은 대개 물리량의 물리적 조작을 필요로 할 수도 있지만, 필수적이라고는 할 수 없으며, 이들 양은 전기 신호 또는 자기 신호의 형태를 취할 수도 있고, 이들 또는 이들의 표현값은 저장, 전송, 결합, 비교, 또는 다른 방식의 조작이 가능하다. 또한, 이러한 조작은 생성, 식별, 결정 또는 비교 등의 용어로 종종 언급된다. 하나 이상의 구현예의 일부를 형성하는 여기에 설명한 임의의 동작은 유용한 머신 동작일 수도 있다. 또한, 하나 이상의 예는 이들 동작을 수행하기 위한 디바이스 또는 장치에도 관한 것이다. 이 장치는 특수한 목적을 위해 특별히 구성될 수도 있고, 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화 또는 구성되는 범용 컴퓨터일 수도 있다. 특히, 다양한 범용 머신은 본 명세서의 교시에 따라 작성된 컴퓨터 프로그램과 함께 사용될 수도 있고, 필요한 동작을 수행하기 위해 보다 전문화된 장치를 구성하는 것이 더 편리할 수도 있다
여기에 설명된 다양한 예는 핸드헬드 디바이스, 마이크로프로세서 시스템, 마이크로프로세서 기반 또는 프로그래머블 전자장치, 미니컴퓨터, 메인프레임 컴퓨터 등을 포함한 다른 컴퓨터 시스템 구성에 의해 실시될 수도 있다.
하나 이상의 예는 하나 이상의 컴퓨터 프로그램 또는 하나 이상의 컴퓨터 판독 가능 매체에 포함된 하나 이상의 컴퓨터 프로그램 모듈로서 구현될 수 있다. 컴퓨터 판독 가능 매체라는 용어는 이후에 컴퓨터 시스템에 입력될 수 있는 데이터를 저장할 수 있는 임의의 데이터 저장 디바이스를 지칭하며, 컴퓨터 판독 가능 매체는 컴퓨터 프로그램이 컴퓨터에 의해 판독될 수 있게 하는 방식으로 컴퓨터 프로그램을 구현하는 임의의 현존하거나 후속 개발되는 기술에 기초할 수 있다. 컴퓨터 판독 가능 매체의 예로는 하드 드라이브, NAS(network attached storage), 읽기 전용 메모리, 랜덤 액세스 메모리(예컨대, 플래시 메모리 디바이스), 컴팩트 디스크(CD)-ROM, CD-R 또는 CD-RW, DVD(Digital Versatile Disc), 자기 테이프, 및 기타 광학 및 비광학 데이터 저장 디바이스를 포함한다. 컴퓨터 판독 가능 매체는 또한 컴퓨터 판독 가능 코드를 분산 방식으로 저장 및 실행하도록 네트워크 결합 컴퓨터 시스템을 통해 분산될 수도 있다.
이상의 내용은 특정 구현예에 관한 것이지만, 다른 구현예 및 추가 구현예도 본 개시내용의 기본 범위를 벗어나지 않고 고안될 수 있으며, 그 범위는 이어지는 청구범위에 의해 결정된다.

Claims (15)

  1. 클록 신호의 왜곡을 검출하는 왜곡 검출 유닛에 있어서,
    듀티 사이클 왜곡 검출 유닛과,
    직교(quadrature) 클록 에러 검출 유닛과,
    상기 듀티 사이클 왜곡 검출 유닛 및 상기 직교 클록 에러 검출 유닛에 연결된 제1의 하나 이상의 샘플링 커패시터
    를 포함하며,
    상기 듀티 사이클 왜곡 검출 유닛 및 상기 직교 클록 에러 검출 유닛은, 상기 제1의 하나 이상의 샘플링 커패시터를 충전하기 위해 상기 제1의 하나 이상의 샘플링 커패시터에 전압을 제공하도록 동작 가능하고, 상기 제1의 하나 이상의 샘플링 커패시터 상의 전하는 상기 직교 클록 에러 검출 유닛 내의 디바이스 간의 불일치(mismatch)를 보상하고,
    상기 듀티 사이클 왜곡 검출 유닛은, 상기 클록 신호의 듀티 사이클 왜곡을 나타내기 위해 상기 제1의 하나 이상의 샘플링 커패시터를 통해 제1 차동 값을 출력하도록 동작 가능하며,
    상기 직교 클록 에러 검출 유닛은, 상기 클록 신호의 직교 클록 에러 극성을 나타내기 위해 상기 제1의 하나 이상의 샘플링 커패시터를 통해 제2 차동 값을 출력하도록 동작 가능한 것인 클록 신호 왜곡 검출 유닛.
  2. 제1항에 있어서,
    제1의 하나 이상의 차동 증폭기로서, 상기 제1의 하나 이상의 차동 증폭기의 입력이 상기 제1의 하나 이상의 샘플링 커패시터에 연결되는 것인 상기 제1의 하나 이상의 차동 증폭기와,
    상기 제1의 하나 이상의 차동 증폭기의 출력에 연결되는 제2의 하나 이상의 샘플링 커패시터와,
    제2의 하나 이상의 차동 증폭기로서, 상기 제2의 하나 이상의 차동 증폭기의 입력이 상기 제2의 하나 이상의 샘플링 커패시터에 연결되는 것인 상기 제2의 하나 이상의 차동 증폭기
    를 더 포함하는 클록 신호 왜곡 검출 유닛.
  3. 제2항에 있어서,
    상기 제2의 하나 이상의 차동 증폭기의 출력에 연결된 차동 래치를 더 포함하고, 상기 차동 래치는 상기 제1 차동 값에 기초하여 비트를 저장하도록 동작 가능한 것인 클록 신호 왜곡 검출 유닛.
  4. 제1항 또는 제2항에 있어서,
    상기 직교 클록 에러 검출 유닛은 상기 클록 신호에서 직교 클록 에러를 검출하도록 동작 가능한 복수의 배타적 OR("XOR") 게이트로 구성된 복수의 트랜지스터를 포함하는 것인 클록 신호 왜곡 검출 유닛.
  5. 제4항에 있어서, 상기 복수의 트랜지스터는 대칭 구성으로 구성되는 것인 클록 신호 왜곡 검출 유닛.
  6. 제4항에 있어서, 상기 직교 클록 에러 검출 유닛은,
    전압 중 제1 전압을 생성하기 위해 상기 복수의 트랜지스터에 기준 클록 전압 세트를 인가하도록 구성되는 복수의 스위치를 더 포함하는 것인 클록 신호 왜곡 검출 유닛.
  7. 제4항에 있어서, 상기 직교 클록 에러 검출 유닛은,
    상기 제2 차동 값을 생성하기 위해 상기 복수의 트랜지스터에 상기 클록 신호를 인가하도록 구성되는 복수의 스위치를 더 포함하는 것인 클록 신호 왜곡 검출 유닛.
  8. 제1항 또는 제2항에 있어서,
    상기 클록 신호는 동위상(in-phase) 클록 신호와, 반전된 동위상 클록 신호와, 직교 위상(quadrature-phase) 클록 신호와, 반전된 직교 위상 클록 신호를 포함하는 것인 클록 신호 왜곡 검출 유닛.
  9. 제1항 또는 제2항에 있어서,
    상기 듀티 사이클 왜곡 검출 유닛은 상기 클록 신호에 그리고 상기 샘플링 커패시터에 연결되는 레지스터(resistor) 세트를 포함하는 것인 클록 신호 왜곡 검출 유닛.
  10. 클록 신호의 왜곡을 보정하는 왜곡 보정 시스템에 있어서,
    듀티 사이클 왜곡 및 직교 클록 에러 왜곡을 검출하도록 동작 가능한 왜곡 검출 유닛과,
    상기 왜곡 검출 유닛으로부터의 제1 출력에 기초하여 듀티 사이클 왜곡 보정 제어 신호를 생성하고, 상기 왜곡 검출 유닛으로부터의 제2 출력에 기초하여 직교 클록 에러 보정 제어 신호를 생성하도록 동작 가능한 클록 교정 유닛과,
    상기 듀티 사이클 왜곡 보정 제어 신호에 기초하여 상기 클록 신호의 왜곡을 보정하도록 동작 가능한 듀티 사이클 왜곡 보정 유닛과,
    상기 직교 클록 에러 보정 제어 신호에 기초하여 상기 클록 신호의 위상 에러를 보정하도록 동작 가능한 직교 클록 에러 보정 유닛
    을 포함하며,
    상기 왜곡 검출 유닛은,
    듀티 사이클 왜곡 검출 유닛과,
    직교 클록 에러 검출 유닛과,
    상기 듀티 사이클 왜곡 검출 유닛에 연결되는 제1의 하나 이상의 샘플링 커패시터 쌍와,
    상기 직교 클록 에러 검출 유닛에 연결되는 제2의 샘플링 커패시터 쌍을 포함하고,
    상기 듀티 사이클 왜곡 검출 유닛 및 상기 직교 클록 에러 검출 유닛은, 상기 제1 및 제2의 샘플링 커패시터 쌍을 충전하기 위해 상기 제1 및 제2의 샘플링 커패시터 쌍에 전압을 제공하도록 동작 가능하고, 상기 제1의 하나 이상의 샘플링 커패시터 쌍 상의 전하는 상기 듀티 사이클 왜곡 검출 유닛 내의 각 디바이스 간의 불일치를 보상하며, 상기 제2의 샘플링 커패시터 쌍은 상기 직교 클록 에러 검출 유닛 내의 각 디바이스 간의 불일치를 보상하고,
    상기 듀티 사이클 왜곡 검출 유닛은 상기 클록 신호의 듀티 사이클 왜곡을 나타내기 위해 제1 차동 값을 출력하도록 동작 가능하며,
    상기 직교 클록 에러 검출 유닛은 상기 클록 신호의 직교 클록 위상 에러를 나타내기 위해 제2 차동 값을 출력하도록 동작 가능한 것인 클록 신호 왜곡 보정 시스템.
  11. 제10항에 있어서, 상기 왜곡 검출 유닛은,
    상기 제1 및 제2 차동 값을 증폭하여 제1 증폭 차동 값 및 제2 증폭 차동 값을 생성하도록 동작 가능한 각각의 차동 증폭기를 더 포함하는 것인 클록 신호 왜곡 보정 시스템.
  12. 제10항 또는 제11항에 있어서, 상기 왜곡 검출 유닛은,
    상기 제1 차동 값에 기초하여 비트를 저장하도록 구성 가능한 차동 래치를 더 포함하는 것인 클록 신호 왜곡 보정 시스템.
  13. 제10항 또는 제11항에 있어서,
    상기 클록 신호는 동위상 클록 신호와, 반전된 동위상 클록 신호와, 직교 위상 클록 신호와, 반전된 직교 위상 클록 신호를 포함하는 것인 클록 신호 왜곡 보정 시스템.
  14. 클록 신호의 왜곡을 보정하는 방법에 있어서,
    하나 이상의 샘플링 커패시터를 충전하여 직교 클록 에러 검출 유닛 내의 디바이스 간의 불일치를 보상하기 위하여 상기 하나 이상의 샘플링 커패시터에 전압을 제공하는 단계와,
    상기 클록 신호의 듀티 사이클 왜곡 극성을 나타내기 위해 상기 하나 이상의 샘플링 커패시터를 통해 제1 차동 값을 출력하는 단계와,
    상기 클록 신호의 직교 클록 에러 극성을 나타내기 위해 상기 하나 이상의 샘플링 커패시터를 통해 제2 차동 값을 출력하는 단계
    를 포함하는 클록 신호 왜곡 보정 방법.
  15. 제14항에 있어서, 상기 제2 차동 값을 출력하는 단계는,
    복수의 배타적 OR("XOR") 게이트로 구성된 복수의 트랜지스터를 통해 상기 클록 신호에서 직교 클록 에러를 검출하는 단계를 포함하는 것인 클록 신호 왜곡 보정 방법.
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