KR20110034433A - Ｉ/ｑ 부정합을 보상하는 발진 신호 발생기 및 이를 포함하는 통신 시스템 - Google Patents

Ｉ/ｑ 부정합을 보상하는 발진 신호 발생기 및 이를 포함하는 통신 시스템 Download PDF

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Abstract

I/Q 부정합을 보상하는 발진 신호 발생기 및 이를 포함하는 통신 시스템이 개시된다. 본 발명의 발진 신호 발생기는 동 위상 발진 신호를 발생하는 제1 래치부; 상기 제1 래치부와 크로스-커플되고, 직교 위상 발진 신호(Q)를 발생하는 제2 래치부; 및 상기 제1 및 제2 래치부 중 적어도 하나에 접속되는 위상 보상부를 구비하며, 위상 보상부는 상기 제1 래치부의 제1 및 제2 동위상 차동 트랜지스터쌍의 바이어스 전류를 상보적으로 조절하고/거나 상기 제2 래치부의 상기 제1 직교위상 차동 트랜지스터쌍 및 상기 제2 직교위상 차동 트랜지스터쌍의 바이어스 전류를 상보적으로 조절함으로써, 추가적인 장치 없이 I/Q 부정합을 보상함으로써, 통신 시스템의 동 위상 신호 및 직교 위상 신호 간 위상 정합 특성을 개선할 수 있다.
I/Q, 부정합, 보상, 오프셋

Description

Ｉ/Ｑ 부정합을 보상하는 발진 신호 발생기 및 이를 포함하는 통신 시스템{OCILLATION SIGNAL GENERATOR FOR COMPENSATING I/Q MISMATCH AND COMMUNICATION SYSTEM COMPRISING THE SAME}
본 발명은 발진 신호 발생기에 관한 것으로서, 더욱 상세하게는, 동 위상 신호(In-phase signal) 및 직교 위상 신호(Quadrature-phase signal) 간에 발생된 위상 부정합(phase mismatch)을 보상하기 위한 발진 신호 발생기 및 이를 포함하는 통신 시스템에 관한 것이다.
일반적으로 무선 통신 시스템에 있어서, 무선 주파수 송신기는 데이터를 동 위상 채널 및 직교 위상 채널의 양 채널에 실어 송신한다. 따라서, 원하는 신호를 완전하게 복원하기 위해서는 서로 90도의 위상 차이를 가지는 동 위상 국부 발진 신호(
Figure 112009059579615-PAT00001
및 직교 위상 국부 발진 신호(
Figure 112009059579615-PAT00002
)가 필요하게 되며, 이러한 동 위상 국부 발진 신호 및 직교 위상 국부 발진 신호의 위상 차이가 정확히 90도가 되지 않게 될 경우에는, 최종적으로 신호를 복원하였을 때 비트 에러율(Bit Error Rate)이 높아지게 된다.
특히, 양 채널로의 신호 분리가 높은 주파수에서 일어나는 직접 변환 방식의 수신기나 이미지 제거 방식의 수신기의 경우, 동 위상 신호 I 및 직교 위상 신호 Q 간의 부정합은 시스템 전반에 심각한 문제를 일으킬 수 있다.
실제 무선 주파수 수신 장치에 있어서, 절연체의 두께, 소자의 크기 또는 스페이스의 차이, 반도체 물질의 다양한 크리스탈 구조, 및 레이아웃(layout)의 부정합 등으로 인하여, 국부 발진기를 구성하는 지연 셀들의 특성이 이상적으로 일치하지 않는다. 이러한 지연 셀들 간의 특성 불일치는 국부 발진기에서 출력되는 동 위상 국부 발진 신호 및 직교 위상 국부 발진 신호 간의 위상 부정합을 발생시키며, 이는 수신 장치의 I/Q 신호간 부정합을 발생시키는 중요 원인이 된다.
나아가, 수신 장치의 I 및 Q 경로에 있는 소자들 간에 발생된 부정합 또한 무선 주파수 수신 장치의 I/Q 부정합을 발생시키는 요인 중 하나이다.
동 위상 신호 및 직교 위상 신호 사이에 발생된 위상 부정합을 보상하기 위한 기술로서, 믹서를 통과한 기저대역의 동 위상 신호 및 직교 위상 신호를 보상하는 방법과, 무선 주파수 신호의 I 경로 및 Q 경로를 보상하는 방법이 있다.
그러나, 이러한 기술은 I/Q 신호간 위상 부정합을 보상하기 위하여 부가적인 위상 시프트(shift) 블록을 부가하여야 하는 단점이 있고, 고유의 진폭(amplitude) 부정합을 고려해야 하기 때문에 위상 부정합 보상 범위에 한계가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 I/Q 부정합을 보상함으로써, 송수신기의 동 위상 신호 및 직교 위상 신호 간 위상 정합 특성을 개선할 수 있는 발진 신호 발생기 및 이를 포함하는 통신 시스템을 제공하는 것이다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명의 일 측면에 따른 I/Q 부정합(mismatch)을 보상하는 발진 신호 발생기는 동 위상 발진 신호를 발생하는 제1 래치부; 상기 제1 래치부와 크로스-커플되고, 직교 위상 발진 신호(Q)를 발생하는 제2 래치부; 및 상기 제1 및 제2 래치부 중 적어도 하나에 접속되는 위상 보상부를 구비한다.
상기 제1 래치부는, 클럭 신호(CK)에 응답하여 동작하는 제1 동위상 차동 트랜지스터쌍; 및 상보 클럭 신호(CKb)에 응답하여 동작하는 제2 동위상 차동 트랜지스터쌍을 구비한다.
상기 제2 래치부는, 상기 상보 클럭 신호에 응답하여 동작하는 제1 직교 위상 차동 트랜지스터쌍; 및 상기 클럭 신호에 응답하여 동작하는 제2 직교위상 차동 트랜지스터쌍을 구비한다.
상기 위상 보상부는, 상기 제1 동위상 차동 트랜지스터쌍 및 상기 제2 동위상 차동 트랜지스터쌍의 바이어스 전류를 상보적으로 조절하고/거나 상기 제1 직교위상 차동 트랜지스터쌍 및 상기 제2 직교위상 차동 트랜지스터쌍의 바이어스 전류 를 상보적으로 조절한다.
상기 위상 보상부는, 상기 제1 동위상 차동 트랜지스터쌍의 공통 노드인 제1 공통노드(N1)에 접속되어 상기 제1 공통 노드로 제1 오프셋 전류를 제공하는 제1 오프셋 전류원; 및 상기 제2 동위상 차동 트랜지스터쌍의 공통 노드인 제2 공통노드(N2)에 접속되어 상기 제2 공통 노드로 제2 오프셋 전류를 제공하는 제2 오프셋 전류원을 포함할 수 있다.
상기 위상 보상부는 또한, 상기 제1 직교위상 차동 트랜지스터쌍의 공통 노드인 제3 공통노드(N3)에 접속되어 상기 제3 공통 노드로 제3 오프셋 전류를 제공하는 제3 오프셋 전류원; 및 상기 제2 직교위상 차동 트랜지스터쌍의 공통 노드인 제4 공통노드(N4)에 접속되어 상기 제4 공통 노드로 제4 오프셋 전류를 제공하는 제4 오프셋 전류원을 포함할 수 있다.
본 발명에 따르면, I/Q 부정합을 보상함으로써, 송수신기의 동 위상 신호 및 직교 위상 신호 간 위상 정합 특성을 개선할 수 있다.
또한, 부가적인 위상 시프트 블록 없이 I/Q 부정합을 보상함으로써, 위상 정합 특성을 개선할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하 여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 무선 통신 시스템(10)을 개략적으로 나타내는 도면이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 무선 통신 시스템(10)은 수신단(100) 및 송신단(200)을 포함한다.
상기 무선 통신 시스템(10)의 수신단(100)은 제1 안테나(105), 제1 저잡음 증폭기(110), 제1 믹서(120), 제2 믹서(130), 제1 발진신호 발생기(140), 제1 기저 대역 회로(150), 제2 기저 대역 회로(160) 및 I/Q 부정합 디텍터(I/Q mismatch detector)(170)를 포함한다.
상기 제1 저잡음 증폭기(110)는 제1 안테나(105)를 통해 수신된 무선 주파수 신호(RF 신호)를 증폭시켜 제1 믹서(120) 및 제2 믹서(130)에 인가한다. 제1 믹서(120) 및 제2 믹서(130)는 증폭된 무선 주파수 신호를 각각 제1 발진신호 발생기(140)으로부터 입력받은 동 위상 국부 발진 신호(
Figure 112009059579615-PAT00003
)및 직교 위상 국부 발진 신호(
Figure 112009059579615-PAT00004
)와 믹싱하여 중간 주파수 또는 기저 대역 신호를 출력한다. 제1 기저 대역 회로(150) 및 제2 기저 대역 회로(160)는 각각 제1 믹서(120) 및 제2 믹서(130)에서 출력된 신호를 증폭, 여과시켜 동 위상 신호(
Figure 112009059579615-PAT00005
)및 직교 위상 신호(
Figure 112009059579615-PAT00006
)를 출력한다.
상기 무선 통신 시스템(10)의 송신단(200)은 제2 안테나(205), 제2 전력 증폭기(210), 제3 믹서(220), 제4 믹서(230), 제2 발진신호 발생기(240), 제3 기저 대역 회로(250) 및 제4 기저 대역 회로(260)를 포함한다. 도 1에는 도시되지 않았으나, 상기 송신단(200)의 동 위상신호(
Figure 112009059579615-PAT00007
)및 직교위상 신호(
Figure 112009059579615-PAT00008
)가 I/Q 부정합 디텍터(I/Q mismatch detector)(170)로 입력되어 I/Q 부정합이 디텍딩될 수 있다. 상기 송신단(200)에 포함된 제2 전력 증폭기(210), 제3 믹서(220), 제4 믹서(230), 제2 발진신호 발생기(240), 제3 기저 대역 회로(250) 및 제4 기저 대역 회로(260)의 동작은 상술한 제1 저잡음 증폭기(110), 제1 믹서(120), 제2 믹서(130), 제1 발진신호 발생기(140), 제1 기저 대역 회로(150) 및 제2 기저 대역 회로(160)의 동작의 역 동작을 한다.
도 2는 본 발명의 일 실시예에 따른 도 1의 제1 발진신호 발생기(140)를 구체적으로 설명하기 위한 도면이다. 도 2에서는 도 1의 제1 발진신호 발생기(140)에 대해서만 도시하였으나, 도 1의 제2 발진신호 발생기(240)의 경우에도 동일하게 구성될 수 있다. 도 2를 참고하면, 상기 제1 발진신호 발생기(140)는 쿼드러쳐 디바이더(quadrature divider, 141) 및 국부 발진기(Local Oscillator)(142)를 포함한다. 상기 쿼드러쳐 디바이더(141)는 I/Q 부정합 보상 기능을 가지는 1/2 분주기(frequency divider)일 수 있다. 상기 쿼드러쳐 디바이더(141)는 국부 발진기(142)의 출력인 동 위상 국부 발진 신호(
Figure 112009059579615-PAT00009
)및 직교 위상 국부 발진 신호(
Figure 112009059579615-PAT00010
)의 위상을 조절하여, 동 위상 신호(
Figure 112009059579615-PAT00011
)및 직교 위상 신호(
Figure 112009059579615-PAT00012
)의 위상 차이가 90도가 되도록 한다. 이때, I/Q 부정합 디텍터(I/Q mismatch detector)(170)는 상기 동 위상 신호(
Figure 112009059579615-PAT00013
) 및 직교 위상 신호(
Figure 112009059579615-PAT00014
)간 위상 에러 (즉, I/Q 위상 부정합량)가 얼마인지를 디텍팅하고, 상기 쿼드러쳐 디바이더(141) 은 상기 I/Q 부정합 디텍터(170)의 디텍팅 결과를 바탕으로 상기 동 위상 국부 발진 신호(
Figure 112009059579615-PAT00015
)및 직교 위상 국부 발진 신호(
Figure 112009059579615-PAT00016
)의 위상을 조절할 수 있다. 동 위상 신호(
Figure 112009059579615-PAT00017
) 및 직교 위상 신호(
Figure 112009059579615-PAT00018
)간 위상 부정합량은 동 위상 신호(
Figure 112009059579615-PAT00019
)의 위상과 직교 위상 신호(
Figure 112009059579615-PAT00020
)의 위상 간의 차이가 90에서 벗어날수록 커진다.
도 3a는 본 발명의 일 실시예에 따른 쿼드러쳐 디바이더(141)를 개략적으로 나타내는 블록도이고, 도 3b는 본 발명의 일 실시예에 따른 쿼드러쳐 디바이더(141)의 회로도이다. 도 3c는 클럭 신호(CK)에 따라 도 3a의 래치 회로쌍(300)의 동작에 따른 동 위상 국부 발진 신호(
Figure 112009059579615-PAT00021
)및 직교 위상 국부 발진 신호(
Figure 112009059579615-PAT00022
)를 나타내는 도면이다. 이때, 도 3a에 도시된 쿼드러쳐 디바이더(141)의 세부 회로는 도 3b에 도시된 회로로 구현될 수 있으나, 이에 한정되는 것은 아니다.
도 3a 및 도 3b를 참고하면, 상기 쿼드러쳐 디바이더(141)는 래치 회로쌍(300) 및 위상 보상부(320a, 320b, 320c, 320d)를 포함한다.
래치 회로쌍(300)은 차동의 동 위상 발진 신호(IP, IN)를 발생하는 제1 래치부(300a)와, 상기 제1 래치부(300a)와 크로스-커플되고, 차동의 직교 위상 발진 신호(QP, QN)를 발생하는 제2 래치부(300b)를 포함할 수 있다.
상기 제1 래치부(300a)는 위상 지연부(310a), 선택부(330a) 및 바이어스부(340a)를 포함하고, 상기 제2 래치부(300b)는 위상 지연부(310b), 선택부(330b) 및 바이어스부(340b)를 포함한다.
제1 래치부(300a)의 위상 지연부(310a)는 클럭 신호(CK)에 응답하여 동작하는 제1 차동 트랜지스터쌍(311a)와 상보 클럭 신호(CKb)에 응답하여 동작하는 제2 차동 트랜지스터쌍(312a)을 구비한다. 상보 클럭 신호(CKb)란 클럭 신호(CK)와 주파수는 동일하고 위상은 180도 차이를 갖는 신호이다.
제2 래치부(300b)의 위상 지연부(310b)는 상보 클럭 신호(CKb)에 응답하여 동작하는 제1 차동 트랜지스터쌍(311b) 및 클럭 신호(CK)에 응답하여 동작하는 제2 차동 트랜지스터쌍(312b)을 구비한다.
제1 바이어스부(340a)는 제1 바이어스 노드(BN1)와 접지 전압 사이에 접속되고 바이어스 전압(Vb)에 응답하여 상기 제1 래치부(300a)의 바이어스 전류(IDDI)를 조절할 수 있다.
제1 래치부(300a)의 선택부(330a)는 제1 바이어스 노드(BN1)와 제1 공통 노드(N1) 사이에 접속되어 클럭 신호(CK)에 응답하여 제1 차동 트랜지스터쌍(311a)를 선택적으로 동작시키기 위한 트랜지스터 및 제1 바이어스 노드와 제2 공통 노드(N2) 사이에 접속되어 상보 클럭 신호(CKb)에 응답하여 제2 차동 트랜지스터쌍(312a)를 선택적으로 동작시키기 위한 트랜지스터를 포함할 수 있다.
제2 바이어스부(340b)는 제2 바이어스 노드(BN2)와 접지 전압 사이에 접속되고 바이어스 전압(Vb)에 응답하여 상기 제2 래치부(300b)의 바이어스 전류(IDDQ)를 조절할 수 있다.
제2 래치부(300b)의 선택부(330b)는 제2 바이어스 노드(BN2)와 제3 공통 노드(N3) 사이에 접속되어 상보 클럭 신호(CKb)에 응답하여 제1 차동 트랜지스터 쌍(311b)를 선택적으로 동작시키기 위한 트랜지스터 및 제2 바이어스 노드(BN2)와 제4 공통 노드(N4) 사이에 접속되어 클럭 신호(CK)에 응답하여 제2 차동 트랜지스터쌍(312b)를 선택적으로 동작시키기 위한 트랜지스터를 포함할 수 있다.
제1 래치부(300a)는 제1 차동 트랜지스터쌍(311a)과 제1 전원 전압(VDD) 사이에 접속되는 로드(load)를 더 포함하고, 제2 래치부(300b)는 제1 차동 트랜지스터쌍(311b)과 제1 전원 전압(VDD) 사이에 접속되는 로드(load)를 더 포함하여 구성될 수 있다.
상기 위상 지연부(310a, 310b)는 I/Q 파형의 위상을 지연시키고, 상기 선택부(330a, 330b)는 상기 위상 지연부(310a, 310b)를 선택적으로 동작시키는 역할을 한다.
상기 바이어스부(340a, 340b)에 바이어스 전압(Vb)이 인가되고, 상기 선택부(330a, 330b)에 클럭 신호(CK) 및 상보 클럭 신호(CKb)가 인가되면, 상기 위상 지연부(310a, 310b)의 동작이 수행된다.
더 구체적으로, 클럭 신호(CK)가 제1 로직레벨(하이레벨 또는 레벨 1)일 경우 제1스테이지(A)의 제1 차동 트랜지스터쌍(311a)이 동작한다. 제1 차동 트랜지스터쌍(311a)의 게이트단에는 차동의 직교 위상 국부 발진 신호(QP 및 QN)이 인가되고, 이때, 상기 QP의 로직레벨은 0, 상기 QN의 로직레벨은 1일 수 있다.
상기 QP 로직레벨이 0, 상기 QN 로직레벨이 1일 경우, 제1스테이지(A)에서의 제1 차동 트랜지스터쌍(311a)의 제1 트랜지스터(1a)는 OFF되고, 제2 트랜지스터(2a)는 ON된다. 이에 따라 IP 로직레벨은 1, IN 로직레벨은 0 값을 갖게 된다. 이때, 상기 차동의 동위상 국부 발진 신호(IP 및 IN)은 제2 차동 트랜지스터쌍(312a)의 게이트단에 인가된다. 다만, 상기 제1스테이지(A)에서의 제2 차동 트랜지스터쌍(312a)은 클럭 신호(CK)가 제2 로직레벨(로우레벨 또는 레벨0)일 경우에 동작한다.
클럭 신호(CK)가 제2 로직레벨(로우레벨 또는 레벨0)일 경우 제1스테이지(A)에서의 제2 차동 트랜지스터쌍(312a) 및 제2스테이지(B)에서의 제1 차동 트랜지스터쌍(311b)이 동작한다. 상기 제1스테이지(A)의 제1 차동 트랜지스터쌍(311a)의 동작 과정으로 인해 로직 1 값을 갖는 IP 및 로직 0 값을 갖는 IN이 상기 제1스테이지(A)에서의 제2 차동 트랜지스터쌍(312a)의 게이트단으로 입력된다. 이로써, 상기 제1스테이지(A)에서의 제2 차동 트랜지스터쌍(312a)의 제3 트랜지스터(3a)는 OFF되고, 제4 트랜지스터(4a)는 ON된다. 이에 따라 IP 신호의 로직레벨은 1, IN 신호의 로직레벨은 0 값을 갖게 되고, 상기 IP 및 IN 신호는 제2스테이지(B)에서의 제1 차동 트랜지스터쌍(311b)의 게이트단에 인가된다.
상기 제1스테이지(A)의 제2 차동 트랜지스터쌍(312a)의 동작 과정으로 인한 로직 1 값을 갖는 IP 신호 및 로직 0 값을 갖는 IN 신호가 상기 제2스테이지(B)에서의 제1 차동 트랜지스터쌍(311b)의 게이트단으로 입력된다. 이로써, 상기 제2스테이지(B)에서의 제1 차동 트랜지스터쌍(311b)의 제1 트랜지스터(1b)는 ON되고, 제2 트랜지스터(2b)는 OFF된다. 이에 따라 QN 로직은 0, QP 로직은 1 값을 갖게 되고, 상기 QN 및 QP는 제2스테이지(B)에서의 제2 차동 트랜지스터쌍(312b)의 게이트단에 인가된다. 다만, 상기 제2스테이지(B)에서의 제2 차동 트랜지스터쌍(312b)은 클럭 신호(CK)가 제1 로직레벨(하이레벨 또는 레벨 1)일 경우에 동작한다.
상기 제2스테이지(B)의 제1 차동 트랜지스터쌍(311b)의 동작 과정으로 인한 로직 0 값을 갖는 QN 신호 및 로직 1 값을 갖는 QP 신호가 상기 제2스테이지(B)에서의 제2 차동 트랜지스터쌍(312b)의 게이트단으로 입력된다. 이로써, 상기 제2스테이지(B)에서의 제2 차동 트랜지스터쌍(312b)의 제3 트랜지스터(3b)는 ON되고, 제4 트랜지스터(4b)는 OFF된다. 이에 따라 QN 신호는 로직 0, QP 신호는 로직 1 값을 갖게 되고, 상기 QN 및 QP 신호는 제1스테이지(A)에서의 제1 차동 트랜지스터쌍(311a)의 게이트단에 인가된다.
이상 설명한 과정은 클럭 신호(CK)에 따른 상기 래치 회로쌍(300)의 제1스테이지(A) 및 제2스테이지(B)의 동작으로써, 상기와 같은 과정은 클럭 신호(CK)의 제1 로직레벨(하이레벨 또는 레벨 1) 및 제2 로직레벨(로우레벨 또는 레벨0)에 따라 반복될 수 있다.
도 3c는 클럭 신호(CK)에 따른 상기와 같은 동작을 나타내는 도면으로, 클럭 신호(CK)에 따른 동 위상 국부 발진 신호(
Figure 112009059579615-PAT00023
)및 직교 위상 국부 발진 신호(
Figure 112009059579615-PAT00024
)를 나타낸다. 동 위상 국부 발진 신호(
Figure 112009059579615-PAT00025
)는 차동의 동위상 국부 발진 신호(IP 및 IN)를 나타내고, 직교 위상 국부 발진 신호(
Figure 112009059579615-PAT00026
)는 차동의 직교위상 국부 발진 신호(QP 및 QN)를 나타낸다.
상기 위상 보상부(320a, 320b, 320c, 320d)는 제1스테이지(A)에서의 제1 차동 트랜지스터쌍(311a) 및 제2 차동 트랜지스터쌍(312a)의 바이어스 전류를 상보적 으로 조절하고, 제2스테이지(B)의 제1 차동 트랜지스터쌍(311b) 및 제2 차동 트랜지스터쌍(312b)의 바이어스 전류를 상보적으로 조절함으로써, 상기 동 위상 국부 발진 신호(
Figure 112009059579615-PAT00027
)및 직교 위상 국부 발진 신호(
Figure 112009059579615-PAT00028
)의 위상을 조절할 수 있고, 이를 통하여 I/Q 부정합을 보상할 수 있다. 여기서, 바이어스 전류를 상보적으로 조절한다는 것은 하나(예컨대, 제1스테이지(A)에서의 제1 차동 트랜지스터쌍(311a))의 바이어스 전류를 증가시킬 때 이에 대응하는 다른 하나(예컨대, 제1스테이지(A)에서의 제2 차동 트랜지스터쌍(312a)의 바이어스 전류)는 감소시킨다는 것을 의미한다. 바이어스 전류의 증가량과 감소량은 상호 동일할 수 있다.
상기 위상 보상부(320a, 320b, 320c, 320d)는 제1스테이지(A)에서의 제1 차동 트랜지스터쌍(311a)의 공통 소스단인 제1 공통노드(N1)에 접속되어 상기 제1 공통 노드(N1)로 제1 오프셋 전류(
Figure 112009059579615-PAT00029
)를 제공하는 제1 오프셋 전류원(320a), 및 제2 차동 트랜지스터쌍(312a) 공통 소스단인 공통 소스단인 제2 공통 노드(N2)에 연결되어, 상기 제2 공통 노드(N2)로 제2 오프셋 전류(
Figure 112009059579615-PAT00030
)를 제공하는 제2 오프셋 전류원(320b)을 포함할 수 있다.
상기 위상 보상부(320a, 320b, 320c, 320d)는 또한, 제2스테이지(B)의 제1 차동 트랜지스터쌍(311b)의 공통 소스단인 제3 공통노드(N3)에 접속되어 상기 제3 공통 노드(N3)로 제3 오프셋 전류(
Figure 112009059579615-PAT00031
)를 제공하는 제3 오프셋 전류원(320c), 및 제2 스테이지(B)에서의 제2 차동 트랜지스터쌍(312b)의 공통 소스단인 제4 공통노드(N4)에 접속되어 상기 제4 공통 노드(N4)로 제4 오프셋 전류(
Figure 112009059579615-PAT00032
)를 제공 하는 제4 오프셋 전류원(320d)을 포함할 수 있다.
예컨대, 상기 위상 보상부(320a, 320b, 320c, 320d)는 제1스테이지(A)에서의 제1 차동 트랜지스터쌍(311a) 및 제2 차동 트랜지스터쌍(312a)에 같은 크기의 다른 부호 값을 갖는 오프셋 전류 값을 인가하도록 하고, 제2스테이지(B)의 제1 차동 트랜지스터쌍(311b) 및 제2 차동 트랜지스터쌍(312b)에 같은 크기의 다른 부호 값을 갖는 오프셋 전류 값을 인가하도록 할 수 있다.
이와 같이 함으로써, 상기 위상 보상부(320a, 320b, 320c, 320d)는 클럭 신호(CK)에 응답하여 동작하는 차동 트랜지스터쌍(311a, 312b)의 바이어스 전류를 증가시킬 때 상보 클럭 신호(CKb)에 응답하여 동작하는 차동 트랜지스터쌍(312a, 311b)의 바이어스 전류를 감소시키거나 그 반대로 조절할 수 있다.
도 4a는 본 발명에 따른 일 실시예에 따른 위상 보상부(320a, 320b, 320c, 320d)를 나타내기 위한 도면이다. 도 4a에 도시된 위상 보상부(320a, 320d 및 320b, 320c)는 오프셋 전류원(I1, I2)으로 구성될 수 있으나 본 발명의 범위가 이에 한정되지는 않는다.
도 4b 및 도 4c는 각각 도 4a에 도시된 오프셋 전류원의 일 구현예를 나타내는 회로도이다. 도 4b를 참조하면, 제1 내지 제4 오프셋 전류원 각각은 전압원과 상응하는 공통 노드(N1, N2, N3 또는 N4) 사이에 접속되고 아날로그 전압원의(
Figure 112009059579615-PAT00033
또는
Figure 112009059579615-PAT00034
)에 응답하여 동작하는 트랜지스터(MP1, 또는 MP2)로 구현될 수 있다.
도 4b에 도시된 실시예에서는 아날로그 전압원의
Figure 112009059579615-PAT00035
및
Figure 112009059579615-PAT00036
값을 증가시키거나 감소시켜 오프셋 전류(
Figure 112009059579615-PAT00037
및
Figure 112009059579615-PAT00038
) 값을 감소시키거나 증가시킬 수 있다. 아날로그 전압원의
Figure 112009059579615-PAT00039
및
Figure 112009059579615-PAT00040
값은 상술한 I/Q 부정합 디텍터(I/Q mismatch detector)(170)에 의해 검출된 동 위상 신호(
Figure 112009059579615-PAT00041
)및 직교 위상 신호(
Figure 112009059579615-PAT00042
)간의 위상 부정합 량에 따라 가변될 수 있다. I/Q 부정합 디텍터(I/Q mismatch detector)(170)는 실시간으로 위상 부정합 량을 검출함으로써, 오프셋 전류량을 실시간으로 가변시킬 수 있다. 또는 I/Q 부정합 디텍터(I/Q mismatch detector)(170)는 비실시간적으로(예컨대, 수신 장치의 턴온시나 리셋시와 같이 특정 이벤트 발생시) 위상 부정합 량을 검출할 수 있다.
도 4b에 도시된 그래프는
Figure 112009059579615-PAT00043
의 증가, 감소에 따른 MP1 트랜지스터에 흐르는 전류(I_MP1)와 MP2 트랜지스터에 흐르는 전류(I_MP2)간 차이를 도시한 도면이다.
도 4c는 디지털 제어를 통해 오프셋 전류 값을 가변하는 오프셋 전류원의 일 예이다. 도 4c를 참조하면, 오프셋 전류원은 전류 미러 회로로 구현될 수 있고, 전류 미러 회로는 전압원과 상응하는 공통 노드(N1, N2, N3 또는 N4) 사이에 각각 접속되고 디지털 제어 신호에 응답하여 선택적으로 동작하는 적어도 하나의 트랜지스터(MP5, MP6, MP7, MP8)로 구현될 수 있다.
본 실시예에서는 디지털 제어 신호는 전류 미러(current mirror)에서의 오픈 및 클로즈(0 및 1) 스위칭을 제어하기 위한 해당 스위치(SW1, SW2, SW4, SW4)로 인가된다. 디지털 제어 신호를 이용하여 스위치(SW1, SW2, SW4, SW4)의 단락을 제어함, 상기
Figure 112009059579615-PAT00044
및
Figure 112009059579615-PAT00045
값을 감소시키거나 증가시킬 수 있다.
예컨대, 제1 스위치(SW1) 및 제2 스위치(SW2)가 오픈되어 있을 경우에는 MP4 트랜지스터에는 MP3의 전류량과 동일한 I3의 전류가 흐르게 되고, MP5 및 MP6 트랜지스터에는 전류가 흐르지 않게 된다. 따라서, 노드(N1 또는 N4)에는 I3만큼의 오프셋 전류가 제공될 수 있다. 제1 스위치(SW1)가 클로즈될 경우에는 MP4 트랜지스터뿐 아니라 MP5 트랜지스터에도 I3의 전류가 흐르게 되어, 노드(N1 또는 N4)에는 I3+I3=2I3가 제공될 수 있다. 제1 스위치(SW1) 및 제2 스위치(SW2)가 클로즈될 경우에는 노드(N1 또는 N4)에는 MP4 및 MP5 트랜지스터뿐 아니라 MP6 트랜지스터에도 I3의 전류가 흐르게 되어, 노드(N1 또는 N4)에는 I3+I3+I3=3I3가 제공될 수 있다. 물론 트랜지스터들(MP3, MP5, MP6)의 크기를 다르게 구현한다면, 오프셋 전류량도 달리 조절될 것이다.
또한, 제3 스위치(SW3) 및 제4 스위치(SW4)가 클로즈되어 있을 경우에는 MP7, MP8 및 MP9 트랜지스터에는 MP10의 전류량과 동일한 -I3의 전류가 흐르게 된다. 따라서, 노드(N2 또는 N3)에는 -I3-I3-I3=-3I3 만큼의 전류가 제공된다. 제4 스위치(SW1)만 클로즈될 경우에는 MP8 및 MP9 트랜지스터에 -I3의 전류가 흐르게 되어, 노드(N2 또는 N3)에는 -I3-I3=-2I3가 제공된다. 제3 스위치(SW1) 및 제4 스위치(SW2) 모두 오픈될 경우에는 MP9 트랜지스터에만 -I3의 전류가 흐르게 되어, 노드(N2 또는 N3)에는 -I3가 제공된다. 디지털 제어 신호는 상술한 I/Q 부정합 디 텍터(I/Q mismatch detector)(170)에 의해 검출된 동 위상 신호(
Figure 112009059579615-PAT00046
)및 직교 위상 신호(
Figure 112009059579615-PAT00047
)간의 위상 부정합 량에 따라 가변될 수 있다.
도 5는 오프셋 전류 인가로 인해 발생한 전압 오프셋을 통하여 제1 및 제2 차동 트랜지스터쌍(311a, 312a 또는 311b, 312b)의 출력 듀티가 조정되는 것을 나타내는 도면이다. 상기 전압 오프셋(Vos)에 의해 도 3b에 도시된 제1 및 제2 바이어스 전류(IDDI 및 IDDQ)의 파형의 트립 포인트(trip point)가 소정의 전압 오프셋(Vos)만큼 시프트(shift)된다. 이에 따라, 제1 및 제2 바이어스 전류(IDDI 및 IDDQ)의 트립 포인트(trip point)를 기준으로 레벨 트랜지션하는 신호를 가정하면, 그 신호는 도 5에 도시된 바와 같이 F1에서 F2로 변화한다. 즉, 전압 오프셋(Vos)이 존재하지 않을 때의 제1 및 제2 바이어스 전류(IDDI 및 IDDQ)의 트립 포인트(trip point)를 기준으로 레벨 트랜지션하는 신호가 F1이라면, 오프셋 전류 인가로 인해 전압 오프셋(Vos)이 존재할 때의 제1 및 제2 바이어스 전류(IDDI 및 IDDQ)의 트립 포인트(trip point)를 기준으로 레벨 트랜지션하는 신호는 F2가 된다. 따라서, 오프셋 전류 인가로 인해 전압 오프셋(Vos)이 생기면, 이로 인하여 클럭 신호(CK, CKb)의 듀티가 변하는 효과를 얻을 수 있다.
클럭 신호(CK, CKb)의 듀티의 변화는 상기 제1 및 제2 차동 트랜지스터쌍(311a, 312a 또는 311b, 312b)의 출력(즉, IP, QP, IN, QN)을 변화시켜 동 위상 국부 발진 신호(
Figure 112009059579615-PAT00048
)및 직교 위상 국부 발진 신호(
Figure 112009059579615-PAT00049
)의 위상을 조절함으로써, 기저대역의 동 위상 신호
Figure 112009059579615-PAT00050
및 기저대역의 직교 위상 신호
Figure 112009059579615-PAT00051
의 위상 부정 합을 보상할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 의하면, 클럭 신호(CK, CKb)의 듀티를 직접적으로 변경하지 않고 오프셋 전류를 인가하여 전압 오프셋(Vos)을 조절하고 이를 통해 클럭 신호(CK, CKb)의 듀티를 간접적으로 변경함으로써, 동 위상 국부 발진 신호(
Figure 112009059579615-PAT00052
)및 직교 위상 국부 발진 신호(
Figure 112009059579615-PAT00053
)의 위상을 조절한다.
이때, 상기 전압 오프셋 Vos는 아래와 같은 수학식 1에 의해 구해질 수 있다.
Figure 112009059579615-PAT00054
(여기서, Vos는 전압 오프셋,
Figure 112009059579615-PAT00055
은 전하 운반자의 유효 이동도, W는 게이트 폭, L은 게이트 길이,
Figure 112009059579615-PAT00056
는 단위 면적당 게이트 산화층의 정전 용량 및
Figure 112009059579615-PAT00057
는 오프셋 전류에 해당한다.)
도 6은 전압 오프셋에 따른 도 5의 듀티 변화를 보다 상세하게 나타내기 위 한 도면으로 도 5에 도시된 C 부분을 확대한 것이다. 전압 오프셋(Vos)가 발생하면 클럭 신호(CK)의 파형이
Figure 112009059579615-PAT00058
만큼 이동하고, 상기
Figure 112009059579615-PAT00059
는 아래와 같은 수학식 2에 의해 구해질 수 있다.
Figure 112009059579615-PAT00060
(여기서, Vos, Vp,
Figure 112009059579615-PAT00061
및
Figure 112009059579615-PAT00062
는 도 6에 도시된다.)
따라서, 수학식 1과 2를 통해 아래와 같은 수학식 3에 의해 상기
Figure 112009059579615-PAT00063
와 상기
Figure 112009059579615-PAT00064
와의 관계가 구해질 수 있다.
Figure 112009059579615-PAT00065
즉, 상기
Figure 112009059579615-PAT00066
는 상기
Figure 112009059579615-PAT00067
와 비례한다.
도 7a은 본 발명의 일 실시예에 따른 오프셋 전류의 변화에 따른 진폭 에러 및 위상 에러의 변화를 나타내기 위한 도면이고, 도 7b는 도 7a의 일부 구간을 확 대해서 나타낸 도면이다. 상기 도 7a 및 도 7b를 참고하면, 보상부(320)를 통하여 인가되는 오프셋 전류의 변화를 통해서 위상 에러를 변화시킬 수 있다. 오프셋 전류의 변화에 따라 진폭 에러는 큰 변화가 없는 반면 위상 에러는 상대적으로 큰 변화가 있으며, 위상 에러의 변화 형태가 선형성을 지니고 있다. 위상 에러의 변화가 선형성을 지니고 있으므로, 어느 정도의 위상 에러가 있는지를 고려하여 오프셋 전류량을 변화할 수 있어 위상 부정합의 보상에 효율적이다.
도 8은 본 발명의 일 실시예에 따른 오프셋 전류에 따른 위상 변화를 나타내기 위한 도면이다. G1, G2 파형은 제1 및 제2 차동 트랜지스터쌍(311a, 312a 또는 311b, 312b)에 인가되는 입력 파형이고, J, K, L, M, N 파형은 I/Q의 출력 파형이다.
도 8은 오프셋 전류의 변화에 따라 I/Q의 출력 파형의 간격이 변화됨을 나타내고 있다. L 파형 부분은 오프셋 전류가 없을 때의 I/Q의 출력 파형이고, J, K, M, N 파형 부분은 오프셋 전류가 20uA, 10uA, -10uA, -20uA일 때의 I/Q의 출력 파형을 나타낸다. J에서 N으로 오프셋 전류의 크기가 변화할수록 I/Q의 출력 파형의 간격이 점차 넓어짐을 알 수 있다. 더 구체적으로, 오프셋 전류가 20uA일 때(J) 간격이 가장 좁고, 오프셋 전류가 -20uA일 때(N) 간격이 가장 넓다. 즉, 오프셋 전류의 변화에 의해 I/Q 출력 파형의 위상이 변화된다.
도 9는 본 발명의 일 실시예에 따른 I/Q 부정합을 보상하는 과정을 나타내는 플로우챠트이다. 도 8의 I/Q 부정합을 보상하는 과정은 도 3a에 도시된 쿼드러쳐 디바이더(141)에 의해 수행될 수 있다. 도 9를 참고하면, 상기 쿼드러쳐 디바이 더(141)에 포함된 위상 지연부(310a, 310b)에 위상 보상부(320a, 320b, 320c, 320d)를 이용하여 오프셋 전류를 인가한다(S10). 다음으로, 상기 오프셋 전류에 의해 오프셋 전압이 발생한다(S20). 다음으로, 상기 입력 오프셋 전압에 의하여 IDDI 및 IDDQ의 파형의 트립 포인트가 전압 오프셋만큼 시프트(shift)되고, 이로 인해 출력 신호(동위상 발진 신호 및/또는 직교위상 발진신호)의 듀티가 변화한다(S30). 다음으로, 상기 출력 신호의 듀티가 변화함에 따라 I/Q 부정합이 보상된다(S40). 이때, I/Q 부정합 보상으로 인해 I/Q의 위상 차이가 90도가 될 수 있다.
상기 본 발명의 내용은 도면에 도시된 일실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 무선 통신 시스템을 개략적으로 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 제1 발진신호 발생기를 구체적으로 설명하기 위한 도면이다.
도 3a는 본 발명의 일 실시예에 따른 쿼드러쳐 디바이더를 개략적으로 나타내는 블록도이다.
도 3b는 본 발명의 일 실시예에 따른 쿼드러쳐 디바이더의 회로도이다.
도 3c는 클럭 신호에 따라 도 3a의 래치 회로쌍의 동작에 따른 동 위상 국부 발진 신호(
Figure 112009059579615-PAT00068
)및 직교 위상 국부 발진 신호(
Figure 112009059579615-PAT00069
)를 나타내는 도면이다.
도 4a는 본 발명에 따른 일 실시예에 따른 위상 보상부를 나타내기 위한 도면이다.
도 4b 및 도 4c는 각각 도 4a에 도시된 오프셋 전류원의 일 구현예를 나타내는 회로도이다.
도 5는 오프셋 전류 인가로 인해 발생한 전압 오프셋을 통하여 제1 및 제2 차동 트랜지스터쌍의 출력 듀티가 조정되는 것을 나타내는 도면이다.
도 6은 전압 오프셋에 따른 도 5의 듀티 변화를 보다 상세하게 나타내기 위한 도면으로 도 5에 도시된 C 부분을 확대한 것이다.
도 7a은 본 발명의 일 실시예에 따른 오프셋 전류의 변화에 따른 진폭 에러 및 위상 에러의 변화를 나타내기 위한 도면이다.
도 7b는 도 7a의 일부 구간을 확대해서 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 오프셋 전류에 따른 위상 변화를 나타내기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 I/Q 부정합을 보상하는 과정을 나타내는 플로우챠트이다.

Claims (10)

  1. I/Q 부정합(mismatch)을 보상하는 신호 발생기에 있어서,
    동 위상 발진 신호를 발생하는 제1 래치부;
    상기 제1 래치부와 크로스-커플되고, 직교 위상 발진 신호를 발생하는 제2 래치부; 및
    상기 제1 및 제2 래치부 중 적어도 하나에 접속되는 위상 보상부를 구비하며,
    상기 제1 래치부는
    클럭 신호에 응답하여 동작하는 제1 동위상 차동 트랜지스터쌍; 및
    상보 클럭 신호에 응답하여 동작하는 제2 동위상 차동 트랜지스터쌍을 구비하고,
    상기 제2 래치부는
    상기 상보 클럭 신호에 응답하여 동작하는 제1 직교 위상 차동 트랜지스터쌍; 및
    상기 클럭 신호에 응답하여 동작하는 제2 직교위상 차동 트랜지스터쌍을 구비하며,
    상기 위상 보상부는
    상기 제1 동위상 차동 트랜지스터쌍 및 상기 제2 동위상 차동 트랜지스터쌍의 바이어스 전류를 상보적으로 조절하고/거나 상기 제1 직교위상 차동 트랜지스터 쌍 및 상기 제2 직교위상 차동 트랜지스터쌍의 바이어스 전류를 상보적으로 조절하는 I/Q 부정합(mismatch)을 보상하는 발진 신호 발생기.
  2. 제1항에 있어서, 상기 위상 보상부는
    상기 제1 동위상 차동 트랜지스터쌍의 공통 노드인 제1 공통노드에 접속되어 상기 제1 공통 노드로 제1 오프셋 전류를 제공하는 제1 오프셋 전류원; 및
    상기 제2 동위상 차동 트랜지스터쌍의 공통 노드인 제2 공통노드에 접속되어 상기 제2 공통 노드로 제2 오프셋 전류를 제공하는 제2 오프셋 전류원을 구비하는 I/Q 부정합(mismatch)을 보상하는 발진 신호 발생기.
  3. 제2항에 있어서, 상기 위상 보상부는
    상기 제1 직교위상 차동 트랜지스터쌍의 공통 노드인 제3 공통노드에 접속되어 상기 제3 공통 노드로 제3 오프셋 전류를 제공하는 제3 오프셋 전류원; 및
    상기 제2 직교위상 차동 트랜지스터쌍의 공통 노드인 제4 공통노드에 접속되어 상기 제4 공통 노드로 제4 오프셋 전류를 제공하는 제4 오프셋 전류원을 구비하는 I/Q 부정합(mismatch)을 보상하는 발진 신호 발생기.
  4. 제3항에 있어서,
    상기 제1 오프셋 전류 및 상기 제2 오프셋 전류는 그 절대량은 같고 부호는 반대이며,
    상기 제3 오프셋 전류 및 상기 제4 오프셋 전류는 그 절대량은 같고 부호는 반대인 I/Q 부정합(mismatch)을 보상하는 발진 신호 발생기.
  5. 제3항에 있어서,
    상기 제1 래치부는
    상기 제1 동위상 트랜지스터쌍과 제1 전원 전압 사이에 접속되는 로드(load);
    제1 바이어스 노드와 제2 전원 전압 사이에 접속되고 바이어스 전압에 응답하여 상기 제1 래치부의 바이어스 전류를 제어하는 제1 바이어스부; 및
    상기 제1 바이어스 노드와 상기 제1 및 제2 공통 노드 사이에 접속되고, 상기 클럭 신호 및 상기 상보 클럭 신호에 응답하여 상기 제1 동위상 트랜지스터쌍과 상기 제2 동위상 트랜지스터쌍을 선택적으로 동작시키는 제1 선택부를 구비하며,
    상기 제2 래치부는
    상기 제1 직교위상 트랜지스터쌍과 상기 제1 전원 전압 사이에 접속되는 로드;
    제2 바이어스 노드와 제2 전원 전압 사이에 접속되고 상기 바이어스 전압에 응답하여 상기 제2 래치부의 바이어스 전류를 제어하는 제2 바이어스부; 및
    상기 제2 바이어스 노드와 상기 제3 및 제4 공통 노드 사이에 접속되고, 상기 클럭 신호 및 상기 상보 클럭 신호에 응답하여 상기 제1 직교위상 트랜지스터쌍과 상기 제2 직교위상 트랜지스터쌍을 선택적으로 동작시키는 제2 선택부를 구비하 는 I/Q 부정합(mismatch)을 보상하는 발진 신호 발생기.
  6. 제3항에 있어서, 상기 제1 오프셋 전류 내지 상기 제4 오프셋 전류 각각은
    동위상 수신 신호와 직교위상 수신 신호 간의 위상 부정합 량에 따라 가변되는 I/Q 부정합(mismatch)을 보상하는 발진 신호 발생기.
  7. 제3항에 있어서, 상기 제1 내지 제4 오프셋 전류원은 각각은
    전압원과 상응하는 공통 노드 사이에 각각 접속되고, 상기 위상 부정합 량에 따라 가변되는 전압 또는 디지털 제어 신호에 응답하여 동작하는 적어도 하나의 트랜지스터를 포함하는 I/Q 부정합(mismatch)을 보상하는 발진 신호 발생기.
  8. 제2항에 있어서, 상기 제1 내지 제4 오프셋 전류의 양에 따라
    상기 동 위상 발진 신호 및 상기 직교위상 발진 신호 중의 적어도 하나의 듀티가 가변되는 I/Q 부정합(mismatch)을 보상하는 발진 신호 발생기.
  9. 제3항에 기재된 발진 신호 발생기;
    상기 발진 신호 발생기에 접속되어 상기 동 위상 발진 신호 및 상기 직교위상 발진 신호의 주파수의 2배에 상응하는 발진 신호를 출력하는 국부 발진기; 및
    상기 동위상 신호와 상기 직교위상 신호 간의 상기 위상 부정합 량을 검출하는 위상 부정합 검출기를 구비하는 통신 시스템.
  10. 제9항에 있어서, 상기 통신 시스템은
    RF 신호를 상기 동위상 발진 신호와 믹싱하는 제1 믹서; 및
    상기 RF 신호를 상기 직교위상 발진 신호와 믹싱하는 제2 믹서를 더 구비하며,
    상기 동위상 수신 신호는 상기 제1 믹서의 출력 신호로부터 생성되고,
    상기 직교위상 수신 신호는 상기 제2 믹서의 출력 신호로부터 생성되는 통신 시스템.
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