CN106464237A - 针对低功率和高性能接收机的偏移校准 - Google Patents

针对低功率和高性能接收机的偏移校准 Download PDF

Info

Publication number
CN106464237A
CN106464237A CN201580029544.3A CN201580029544A CN106464237A CN 106464237 A CN106464237 A CN 106464237A CN 201580029544 A CN201580029544 A CN 201580029544A CN 106464237 A CN106464237 A CN 106464237A
Authority
CN
China
Prior art keywords
voltage
latch
output
offset
dac
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580029544.3A
Other languages
English (en)
Other versions
CN106464237B (zh
Inventor
M·陈
K·L·阿卡迪亚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN106464237A publication Critical patent/CN106464237A/zh
Application granted granted Critical
Publication of CN106464237B publication Critical patent/CN106464237B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/003—Changing the DC level
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0292—Arrangements specific to the receiver end
    • H04L25/0296—Arrangements to ensure DC-balance
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—DC level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/061—DC level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of DC offset

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)
  • Analogue/Digital Conversion (AREA)
  • Dc Digital Transmission (AREA)

Abstract

本文描述了用于提供针对低功率和高性能接收机的偏移校准的系统和方法。在一个实施例中，一种用于偏移校准的方法包括：将第一电压输入至采样锁存器的第一输入端，并将第二电压和偏移消去电压输入至该采样锁存器的第二输入端。该方法还包括调整偏移消去电压，当调整偏移消去电压时观察采样锁存器的输出端，以及记录在采样锁存器的输出端处观察到亚稳状态(在1与0之间翻转)的偏移消去电压的值。该方法可针对第一电压的多个不同电压电平中的每个电压电平执行以确定针对这些电压电平中的每个电压电平的偏移消去电压。

Description

针对低功率和高性能接收机的偏移校准
背景
领域
本公开的各方面一般涉及接收机，更具体地涉及针对低功率和高性能接收机的偏移校准。
背景技术
接收机可被用于在信道上(例如，在串行器/解串器(SerDes)通信系统中)接收高速数据信号。接收机可在多条数据路径之间拆分收到的数据信号，其中每条数据路径包括采样锁存器(例如，用于从数据信号采样数据)。采样锁存器处的偏移电压可能为高(例如，由于接收机中的分量失配)且每个采样锁存器的偏移电压可能不同，这负面地影响了接收机的性能(例如，导致采样锁存器处的数据眼图的闭合)。因此，期望消去每个采样锁存器处的偏移电压以改善接收机的性能。
概述
以下给出对一个或多个实施例的简化概述以提供对此类实施例的基本理解。此概述不是所有构想到的实施例的详尽综览，并且既非旨在标识所有实施例的关键性或决定性要素亦非试图界定任何或所有实施例的范围。其唯一的目的是要以简化形式给出一个或多个实施例的一些概念以作为稍后给出的更加具体的说明之序。
根据第一方面，描述了一种用于偏移校准的方法。该方法包括将第一电压输入至采样锁存器的第一输入端，并将第二电压和偏移消去电压输入至该采样锁存器的第二输入端。该方法还包括调整偏移消去电压，当调整偏移消去电压时观察采样锁存器的输出端，以及记录在采样锁存器的输出端处观察到亚稳状态的偏移消去电压的值。
第二方面涉及一种用于偏移校准的装备。该装备包括用于将第一电压输入至采样锁存器的第一输入端的装置，以及用于将第二电压和偏移消去电压输入至该采样锁存器的第二输入端的装置。该装备还包括用于调整偏移消去电压的装置，用于在调整偏移消去电压时观察采样锁存器的输出端的装置，以及用于记录在采样锁存器的输出端处观察到亚稳状态的偏移消去电压值的装置。
第三方面涉及一种接收机。该接收机包括具有输入端和输出端的求和放大器，该输入端被配置成接收数据信号。接收机还包括具有第一输入端和第二输入端的第一采样锁存器，第一输入端耦合至求和放大器的输出端；以及第一数模转换器(DAC)，其输出端耦合至第一采样锁存器的第二输入端，其中第一DAC被配置成接收第一偏移码，将第一偏移码转换为第一偏移消去电压，以及将第一偏移消去电压输出至第一采样锁存器的第二输入端。接收机进一步包括具有第一输入端和第二输入端的第二采样锁存器，第一输入端耦合至求和放大器的输出端；以及第二DAC，其输出端耦合至第二采样锁存器的第二输入端，其中第二DAC被配置成接收第二偏移码，将第二偏移码转换为第二偏移消去电压，以及将第二偏移消去电压输出至第二采样锁存器的第二输入端。
第四方面涉及一种接收机。接收机包括具有第一输入端和第二输入端的采样锁存器，第一输入端耦合至接收数据路径；以及第一数模转换器(DAC)，其输出端耦合至采样锁存器的第二输入端。接收机还包括具有输出端的第二DAC，以及被配置成选择性地将第二DAC的输出端耦合至第二采样锁存器的第一输入端的开关。接收机进一步包括校准控制器，其中在数据模式中，该校准控制器被配置成断开开关，以及在校准模式中，校准控制器被配置成闭合开关以将第二DAC的输出端耦合至采样锁存器的第一输入端。在数据模式中，采样锁存器的第一输入端从接收数据路径接收数据信号，以及在校准模式中，校准控制器将代码输入至第二DAC，第二DAC将收到的代码转换为校准电压，并将该校准电压输出至采样锁存器的第一输入端以按校准电压来校准采样锁存器的偏移。
为能达成前述及相关目的，这一个或多个实施例包括在下文中充分描述并在权利要求中特别指出的特征。以下说明和所附插图详细阐述了这一个或多个实施例的某些解说性方面。但是，这些方面仅仅是指示了可采用各个实施例的原理的各种方式中的若干种，并且所描述的实施例旨在涵盖所有此类方面及其等效方案。
附图简述
图1示出了具有多条数据路径和用于每条数据路径的分开的求和放大器的接收机的示例。
图2是示出锁存器处作为输入信号电平的函数的偏移的标绘。
图3示出了根据本公开的一实施例的包括驱动多条数据路径的求和放大器的接收机。
图4示出了根据本公开的一实施例的具有环路展开的接收机。
图5示出了根据本公开的一实施例的用于在大信号状况时执行偏移校准的系统。
图6是解说根据本公开的一实施例的用于在误差(E)锁存器的大信号状况时执行偏移校准的方法的流程图。
图7是解说根据本公开的一实施例的用于在Eb锁存器的大信号状况时执行偏移校准的方法的流程图。
图8是解说根据本公开的一实施例的用于偏移校准的方法的流程图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。
图1示出了可用于高速通信的SerDes系统的接收机110的示例。在SerDes系统中，发射机处的并行数据可被串行化为串行高速差分信号，并在差分信道上传送至接收机。接收机可放大信号并对该信号进行采样以从信号中恢复数据(例如，数据比特)。经恢复数据可被解串行化回到并行数据以供进一步处理。在图1的示例中，接收机110从信道接收高速差分信号(标记为“inp”和“inm”)。发射机和接收机110可位于相同芯片或不同芯片上。对于芯片至芯片通信而言，信道可包括差分导线对、电缆、光缆等。
接收机110包括可变增益放大器(VGA)120和连续时间线性均衡器(CTLE)125。VGA120被配置成以可变增益放大收到的差分信号，且CTLE125被配置成校正由于信道对信号的高频衰减而导致的信号畸变。
在CTLE 125之后，在接收机110中的四条数据路径之间拆分差分信号。每条数据路径包括采样锁存器130-136、求和放大器140-146、以及数模转换器(DAC)150-156。每个DAC150-156接收数字偏移码，并将收到的偏移码转换为偏移消去电压，该偏移消去电压被输出至相应的求和放大器140-146。每个求和放大器140-146将来自相应DAC 150-156的偏移消去电压施加于相应数据路径中的信号。偏移消去电压被用于消去相应锁存器的输入端处因例如相应锁存器中的组件(例如，晶体管)失配和/或其他原因而导致的偏移电压。偏移电压可逐锁存器地变化。因此，每条数据路径中的偏移消去电压由输入至相应DAC 150-156的相应偏移码个体地控制。以下进一步讨论用于确定针对每条数据路径的偏移消去电压的偏移校准过程。
采样锁存器包括同相(I)采样锁存器130和异相180度Ib采样锁存器132。I和Ib采样锁存器130和132中的每一者以输入数据信号的一半速率对来自输入信号的数据进行采样。更具体地，每个锁存器130和132每隔一个数据比特地对输入数据信号进行采样。例如，I锁存器采样锁存器130可采样偶数数据比特，而Ib采样锁存器132可采样奇数数据比特，或者反之亦然。因此，I和Ib锁存器一起从输入信号中恢复数据比特。在该示例中，I和Ib锁存器130和132中的每一者可使用半速率时钟来采样数据，其中I锁存器130在时钟的上升沿上采样数据，而Ib锁存器132在时钟的下降沿上采样数据，或者反之亦然。
在一个方面，I和Ib采样锁存器130和132中的每一者可基于大约0伏的阈值电压来确定数据信号(数据采样)的采样的比特值。例如，比特值1可对应于具有正极性的差分电压，而比特值0可对应于具有负极性的差分电压，其中差分电压是差分输入的两条线路之间的电压。在该示例中，如果数据采样的差分电压在0伏以上，则I和Ib锁存器130和132中的每一者可确定比特值为1，而如果数据采样的差分电压在0伏以下，则可确定比特值为0。
采样锁存器还包括误差(E)采样锁存器134和Eb采样锁存器136，它们被用于检测差分数据信号的电压电平(即，差分输入的两条线路之间的电压电平)，如以下进一步讨论的。E采样锁存器134与I采样锁存器130同相地采样数据信号，而Eb采样锁存器136与Ib采样锁存器132同相地采样数据信号。为了检测数据信号的电压电平，E和Eb采样锁存器中的每一者基于与目标电压电平(例如，至少50mV的差分电压电平)对应的阈值电压来作出数据采样的比特值确定。例如，如果数据采样的电压电平在目标电压电平以上，则E和Eb锁存器134和136中的每一者可确定比特值为1，而如果数据采样的电压电平在目标电压电平以下，则可确定比特值为0。因此，在该示例中，比特值1指示数据信号的电压电平在目标电压电平以上，而比特值0指示数据信号的电压电平在目标电压电平以下。目标电压电平可在停留在接收机110中的放大器(例如，求和放大器140-146)的线性范围内时对应于提供数据信号的良好检测的电压电平。
偏移电压消去是重要的，以便准确检测E锁存器134处的数据信号的电压电平高于还是低于目标电压电平。这是因为当数据信号的电压电平在目标电压电平处时，E锁存器134的输出应该在亚稳状态(在0和1之间翻转)。然而，由于偏移电压，当数据信号的电压电平与目标电压电平偏移时，E锁存器134的输出在亚稳状态，从而降低了E锁存器134的准确性。这通过消去偏移电压来校正，如以下进一步讨论的。以上讨论对于Eb锁存器136也成立。
在该实施例中，误差处理器(图1中未示出)可观察E和Eb锁存器134和136的输出并调整接收机110中的均衡器(例如，CTLE 125)的一个或多个参数和/或放大器(例如，VGA120)的增益，直到E和Eb锁存器134和136的输出达到亚稳状态(在1和0之间翻转)。这在数据信号的电压电平大约等于目标电压电平时发生。因此，误差处理器可使用E和Eb锁存器134和136的输出以达成数据信号的期望电压电平。
现在将描述用于确定锁存器的偏移消去电压的偏移校准过程。首先，至数据路径的差分输入信号被设为大约0伏。对于每个锁存器，通过调整至相应DAC的偏移码来调整相应偏移消去电压的幅值和/或极性，直到该锁存器的输出达到亚稳状态(在1和0之间翻转)。这在偏移消去电压消去锁存器处的偏移电压时发生。因此，每个锁存器的偏移消去电压是消去大约0伏的差分输入信号处的相应偏移电压的电压。该偏移校准过程校准小信号状况(即，小差分输入电压电平)时的偏移。
伴随该校准办法的问题是：E和Eb采样锁存器134和136在大信号状况(大差分输入电压电平)时被用来检测数据信号的电压电平，而在小信号状况(小差分输入电压电平)时执行偏移校准。由于例如锁存器的非线性本质，大信号状况时锁存器的偏移电压可显著不同于小信号状况时锁存器的偏移电压。就此，图2示出了作为输入信号电平(差分输入电压电平)的函数的锁存器的输入端处的偏移电压210的示例。如图2中的示例中所示，小信号状况时的偏移电压(例如，大约0伏)可显著不同于大信号状况时的偏移电压(例如，200mV)。结果，在小信号状况时确定的E和Eb锁存器134和136的偏移消去电压不正确地消去大信号状况时的E和Eb锁存器134和136的偏移电压，这负面地影响接收机110的性能。
接收机110还可遭受高功耗。这是因为接收机110包括针对每个采样锁存器130-136的分开的求和放大器140-146，其中每个求和放大器140-146消耗相对大量的功率。
图3示出了根据本公开的实施例的低功率高性能接收机310。接收机310包括放大器320、求和放大器325、I和Ib采样锁存器330和332、以及E和Eb采样锁存器334和336。
接收机310与图1中的接收机110的不同之处在于：每个锁存器330-36的偏移消去电压被注入到锁存器处而非相应的求和放大器处。此举允许一个求和放大器320驱动多个锁存器330-336，这减少了接收机中的求和放大器的数量并且因此降低功耗。
如以下进一步讨论的，在大信号状况时执行E和Eb采样锁存器334和336的偏移校准，从而与在小信号状况时针对所有锁存器执行偏移校准的先前办法相比，E和Eb锁存器334和336的偏移消去电压准确得多。这导致针对E和Eb锁存器334和336的好得多的偏移校准，从而极大地改善接收机310的性能。
在以下描述中，接收机被描述为在“校准模式”或“数据模式”中操作。如本文所使用的，术语“校准模式”可指代针对一个或多个锁存器确定(诸)偏移消去电压的操作模式。术语“数据模式”可指代接收机处理在接收机110的输入端处接收到的数据信号的操作模式。
在数据模式中，放大器320放大差分输入数据信号(标记为“inp”和“inm”)。求和放大器325将电压施加于输入数据信号以补偿码元间干扰(ISI)，如以下进一步讨论的。在多条数据路径之间拆分求和放大器325的输出，其中每条数据路径对应于锁存器330-336之一。结果，求和放大器325驱动锁存器330-336。每条数据路径耦合至相应锁存器330-336的第一差分输入端(标记为“0”)。
接收机310还包括耦合至I和Ib锁存器330和332的输出端的判定反馈均衡器(DFE)360，以及耦合至E和Eb锁存器334和336的输出端的误差处理器370。以下进一步讨论DFE360和误差处理器370的操作。
接收机310进一步包括I/Ib寄存器340和I/Ib DAC设备350。I/Ib DAC设备350具有耦合至I采样锁存器330的第二差分输入端(标示为“1”)的第一差分输出端、以及耦合至Ib采样锁存器332的第二差分输入端(标示为“1”)的第二差分输出端。I/Ib DAC设备350的第一输出端将偏移消去电压输出至I锁存器330的第二差分输入端(1)以消去I锁存器330处的偏移电压，其中该偏移消去电压是第二差分输入端(1)的两条线路之间的电压。类似地，I/Ib DAC设备350的第二输出端将偏移消去电压输出至Ib锁存器332的第二差分输入端(1)以消去Ib锁存器332处的偏移电压，其中该偏移消去电压是第二差分输入端(1)的两条线路之间的电压。
每个锁存器330和332的偏移消去电压可由存储在I/Ib寄存器340中的相应数字偏移码来指定。在该实施例中，I/Ib寄存器340将针对每个锁存器330和332的偏移码输入至I/Ib DAC设备350以生成相应的偏移消去电压。I/Ib DAC设备350可包括针对每个锁存器的分开的DAC，其中针对每个锁存器的DAC从I/Ib寄存器340接收针对该锁存器的偏移码，并将相应的偏移消去电压输出至锁存器。以下进一步讨论用于在小信号状况时确定针对I和Ib锁存器330和332的偏移消去电压的偏移校准过程。
接收机310进一步包括E/Eb寄存器342和E/Eb DAC设备352。E/EbDAC设备352具有耦合至E采样锁存器334的第二差分输入端(标示为“1”)的第一差分输出端、以及耦合至Eb采样锁存器336的第二差分输入端(标示为“1”)的第二差分输出端。E/Eb DAC设备352的第一输出端将偏移消去电压输出至E锁存器334的第二差分输入端(1)以消去E锁存器334处的偏移电压，其中偏移消去电压是第二差分输入端(1)的两条线路之间的电压。类似地，E/EbDAC设备352的第二输出端将偏移消去电压输出至Eb锁存器336的第二差分输入端(1)以消去Eb锁存器336处的偏移电压，其中偏移消去电压是第二差分输入端(1)的两条线路之间的电压。如以下进一步讨论的，可取决于数据信号的目标电压电平来调整至E和Eb锁存器334和336的偏移消去电压。
在一个实施例中，E/Eb寄存器342存储针对E锁存器334的多个数字偏移码，其中每个偏移码对应于数据信号的不同目标电压电平。类似地，E/Eb寄存器342存储针对Eb锁存器336的多个数字偏移码，其中每个偏移码对应于数据信号的不同目标电压电平。在该实施例中，对于特定的目标电压电平而言，E/Eb寄存器342将针对E和Eb锁存器344和336的相应偏移码输出至E/Eb DAC设备352。E/Eb DAC设备352将这些偏移码转换为相应的偏移消去电压并将这些偏移消去电压输出至E和Eb锁存器334和336。E/Eb DAC设备352可包括针对每个锁存器的分开的DAC，其中针对每个锁存器的DAC从E/Eb寄存器342接收针对该锁存器的偏移码，并将相应的偏移消去电压输出至锁存器。以下进一步讨论用于在大信号状况时确定针对E和Eb锁存器334和336的偏移消去电压的偏移校准过程。
现在将根据本公开的实施例来描述DFE 360的操作。DFE 360被用于补偿输入数据信号中的码元间干扰(ISI)。在一个示例性实施例中，DFE 360是5抽头DFE 360。在该实施例中，对于每个数据采样而言，DFE 360基于5个最近判定的比特来计算ISI消去值以从这5个最近数据比特中消去ISI。ISI消去值可包括5个抽头值。基于5个最近判定的比特中的不同比特来计算每个抽头值并将每个抽头值用于从相应比特中消去ISI。例如，可基于最近判定的比特来计算抽头值中的第一个抽头值(标记为tap1值)以从紧邻当前数据采样的前一比特中消去ISI。每个抽头值可包括抽头幅值和抽头符号，其中抽头幅值指定抽头值的振幅，而抽头符号指定抽头值的极性。
在计算数据采样的抽头值之后，DFE 360可将相应的抽头码输出至DFE DAC设备362。DFE DAC设备362将抽头码转换为与抽头值对应的抽头电压，并将该抽头电压输出至求和放大器325。求和放大器325将抽头电压施加于输入数据信号以移除ISI。
图4示出了根据另一实施例的接收机410。接收机410类似于图3中的接收机310，除了接收机410包括一对I锁存器330a和330b，以及一对Ib锁存器332a和332b。为了便于解说，DFE 360和误差处理器370未在图4中示出。一对I锁存器330a和330b以及一对Ib锁存器332a和332b实现具有环路展开的判定反馈均衡，如以下所进一步讨论的。
在高速接收机中采用判定反馈均衡的挑战在于：需要在短时间量(例如，半个时钟循环)中决定紧邻的前一比特以便用于当前数据采样。环路展开向接收机提供更多时间以决定紧邻的前一比特，同时还提供针对该紧邻的前一比特的ISI消去。通过在假设紧邻的前一比特为1的情况下在一个锁存器处执行针对数据采样的ISI消去以及在假设紧邻的前一比特为0的情况下在另一个锁存器处执行针对数据采样的ISI消去来完成环路展开。在决定紧邻的前一比特的值之后，选择与校正比特值对应的锁存器的输出。因此，环路展开涉及针对紧邻的前一比特的两个可能值执行ISI消去，并且一旦知道校正值，就选择与该校正比特值对应的锁存器的输出。环路展开通过放松用于决定数据采样的比特值的定时约束来降低功耗。
在操作中，DFE 360计算DFE的第二到第五个抽头的抽头值(标记为tap2值到tap5值)，并将相应的抽头码输出至DFE DAC设备362。DFE DAC设备362将抽头码转换为与第二到第五抽头值对应的抽头电压，并将该抽头电压输出至求和放大器325。求和放大器325将抽头电压施加于输入数据信号。因此，在该实施例中，在求和放大器325处执行针对DFE的第二到第五抽头的ISI消去。在锁存器处执行针对第一抽头的ISI消去以实现第一抽头的环路展开，如以下所进一步讨论的。一般来说，对于n抽头DFE而言，可在求和放大器325处执行针对第二到第n抽头的ISI消去。
I/Ib DAC设备350在紧邻的前一比特被假设为1的情况下将抽头电压输出至与抽头1值对应的I锁存器330a，以及在紧邻的前一比特被假设为0的情况下将抽头电压输出至与抽头1值对应的I锁存器330b，反之亦然。针对I锁存器330a和330b的抽头1值可具有相同的抽头幅值和相反的抽头符号(即，相同振幅和相反极性)。因此，在假设紧邻的前一比特为1的情况下在I锁存器330a处执行ISI消去，以及在假设紧邻的前一比特为0的情况下在I锁存器330b处执行ISI消去，反之亦然。
类似地，I/Ib DAC设备350在紧邻的前一比特被假设为1的情况下将抽头电压输出至与抽头1值对应的Ib锁存器332a，以及在紧邻的前一比特被假设为0的情况下将抽头电压输出至与抽头1值对应的Ib锁存器332b，反之亦然。针对Ib锁存器332a和332b的抽头1值可具有相同的抽头幅值和相反的抽头符号。因此，在假设紧邻的前一比特为1的情况下在Ib锁存器332a处执行ISI消去，以及在假设紧邻的前一比特为0的情况下在Ib锁存器332b处执行ISI消去，反之亦然。
I锁存器330a和330b的输出被输入至第一复用器420。一旦知道数据采样的紧邻的前一比特的值，第一复用器420就选择与校正比特值对应的I锁存器330a和330b的输出，并将所选输出(标记为I输出)输出至DFE 360。类似地，Ib锁存器332a和332b的输出被输入至第二复用器422。一旦知道数据采样的紧邻的前一比特的值，第二复用器422就选择与校正比特值对应的Ib锁存器332a和332b的输出，并将所选输出(标记为Ib输出)输出至DFE 360。
对于第一复用器420而言，因为I锁存器采样偶数比特而Ib锁存器采样奇数比特，所以紧邻的前一比特的值由第二复用器422的输出(Ib输出)来提供。第二复用器422的输出(Ib输出)在被输出至第一复用器420之前由锁存器432锁存以确保满足用于决定前一比特的值的定时约束。对于第二复用器422而言，紧邻的前一比特的值由第一复用器420的输出(I输出)来提供。第一复用器420的输出(I输出)在被输出至第二复用器422之前由锁存器430锁存以确保满足用于决定前一比特的值的定时约束。
因此，在该实施例中，由I/Ib DAC设备350输出至I和Ib锁存器330a到332b中的每个锁存器的电压包括相应的偏移消去电压以及与相应抽头1值对应的抽头电压之和。
现在将根据本公开的实施例来描述用于确定校准模式中的I和Ib锁存器330a到332b的偏移消去电压的偏移校准过程。
为了在校准模式中校准I和Ib锁存器330a到332b的偏移，求和放大器325的差分输出电压(在差分输出的两条线路之间的电压)被设为大约0伏。例如，控制信号可被用于控制求和放大器325的输出状态。当控制信号被断言时，求和放大器325的差分输出电压被设为0伏，而共模电压(差分输出的两条线路公共的电压)不改变。
在求和放大器325的差分输出被设为0伏之后，I和Ib锁存器330a到332b被校准。对于每个锁存器而言，调整相应偏移消去电压的幅值和/或极性，直到该锁存器的输出达到亚稳状态(在1和0之间翻转)，其中该偏移消去电压是第二差分输入端(1)的两条线路之间的电压。这是通过顺序地将不同的偏移码输入至针对锁存器的I/Ib DAC设备350并观察该锁存器的输出来进行的。当偏移消去电压消去锁存器的输入端处的偏移电压时，锁存器的输出达到亚稳状态。一旦针对锁存器确定了导致亚稳状态的偏移消去电压，就在I/Ib寄存器340中记录针对该锁存器的相应偏移码。
在校准过程结束时，I/Ib寄存器340包括针对I和Ib锁存器330a到332b中的每个锁存器的偏移码。在数据模式中，针对I/Ib寄存器340中的每个锁存器的偏移码被输入至I/IbDAC设备350。I/Ib DAC设备350将针对每个锁存器的偏移码转换为相应的偏移消去电压，并将该偏移消去电压输出至该锁存器。
现在将根据本公开的诸实施例来描述数据模式中的E采样锁存器334和Eb采样锁存器336的操作。如以上所讨论的，E和Eb锁存器334和336中的每个锁存器的输出指示数据信号的电压电平高于还是低于目标电压电平。在一个实施例中，E/Eb DAC设备352将阈值电压输入至与目标电压电平对应的E锁存器334的第二差分输入端(1)。如以下所进一步讨论的，阈值电压可具有与目标电压电平相同的幅值和相反的极性。E/Eb DAC设备352还将偏移消去电压输入至E锁存器334的第二差分输入端(1)以消去该锁存器处的偏移电压。如以下所进一步讨论的，偏移消去电压可以是目标电压电平的函数。因此，E/Eb DAC设备352将阈值电压与偏移消去电压之和输入至第二差分输入端(1)。在假设E锁存器334处的偏移电压被偏移消去电压消去的情况下，如果第一差分输入端(0)处的数据信号的电压电平大约等于目标电压电平，则E锁存器334的输出处于亚稳状态。如以下所进一步讨论的，目标电压电平可纳入抽头1值。
在该实施例中，误差处理器370观察E锁存器334的输出以确定数据信号的电压电平是否等于目标电压电平。如果数据信号的电压电平不等于目标电压电平(即，E锁存器334的输出不处于亚稳状态)，则误差处理器370可调整DFE 360的一个或多个抽头的幅值和/或放大器(例如，放大器320)的增益，直到数据信号的电压电平大约等于目标电压电平(即，E锁存器334的输出达到亚稳状态)。
类似地，E/Eb DAC设备352将阈值电压输入至与目标电压电平对应的Eb锁存器336的第二差分输入端(1)。阈值电压可具有与目标电压电平相同的幅值和相反的极性。Eb锁存器336的阈值电压可与E锁存器334的阈值电压大致相同。例如，E和Eb锁存器334和336可在相同极性(例如，对应于“1”比特的极性)测量数据信号的电压电平。替换地，Eb锁存器336的阈值电压可具有与E锁存器334的阈值电压大致相同的幅值但相反的极性。这例如可在E和Eb锁存器334和336被用于在数据信号的不同极性下测量数据信号的电压电平时达成。
E/Eb DAC设备352还将偏移消去电压输入至Eb锁存器336的第二差分输入端(1)以消去该锁存器处的偏移电压。如以下所进一步讨论的，偏移消去电压可以是目标电压电平的函数。因此，E/Eb DAC设备352将阈值电压与偏移消去电压之和输入至第二差分输入端(1)。在假设Eb锁存器336处的偏移电压被偏移消去电压消去的情况下，如果第一差分输入端(0)处的数据信号的电压电平大约等于目标电压电平，则Eb锁存器336的输出处于亚稳状态。如以下所进一步讨论的，目标电压电平可纳入抽头1值。
误差处理器370观察Eb锁存器336的输出以确定数据信号的电压电平是否等于目标电压电平。如果数据信号的电压电平不等于目标电压电平(即，Eb锁存器336的输出不处于亚稳状态)，则误差处理器370可调整DFE 360的一个或多个抽头的幅值和/或放大器(例如，放大器320)的增益，直到数据信号的电压电平大约等于目标电压电平(即，Eb锁存器336的输出达到亚稳状态)。
现在将根据实施例来描述用于在大信号状况时确定针对E和Eb锁存器334和336的偏移消去电压的偏移校准过程。
图5示出了用于根据实施例来执行针对E和Eb锁存器334和336的偏移校准的系统510。系统510包括求和放大器325、共模(CM)副本电路530、OR门535、E和Eb锁存器334和336、第一开关564、以及第二开关566。系统510还包括E DAC 554和Eb DAC 556，两者都可包括在E/EbDAC设备352中。系统510进一步包括用于控制偏移校准过程的校准控制器515，如以下所进一步讨论的。
在该实施例中，求和放大器325是具有用于选择性地启用求和放大器325的控制输入端518的三态求和放大器325。当逻辑0被输入至控制输入端518时，启用求和放大器325。在此情形中，求和放大器325将来自信道的输入数据信号进行放大，并将经放大的数据信号输出至锁存器330到336。当逻辑1被输入至控制输入端518时，禁用求和放大器325。在此情形中，将输入数据信号与求和放大器325的输出端阻隔开，且求和放大器325的输出阻抗为高。
CM副本电路530被配置成生成共模(CM)电压，该CM电压复制求和放大器325的输出CM电压。如以下进一步讨论的，当求和放大器325在偏移校准期间被禁用时，CM副本电路530将副本CM电压施加于锁存器330到336的数据路径，其中该CM电压是对于每个锁存器的第一差分输入端(0)的两条线路而言公共的电压。CM副本电路530具有用于选择性地启用CM副本电路530的控制输入端532。当逻辑1被输入至控制输入端532时，CM副本电路530被启用，而当逻辑0被输入至控制输入端532时，CM副本电路530被禁用。
OR门535在第一输入端处接收针对E锁存器334的校准使能信号(标记为cal_e_en)，并在第二输入端处接收针对Eb锁存器336的校准使能信号(标记为cal_eb_en)。OR门535的输出端耦合至求和放大器325的控制输入端518，以及CM副本电路530的控制输入端532。
在数据模式中，校准控制器515可将两个校准使能信号(cal_e_en和cal_eb_en)都设为0。这致使OR门535向求和放大器325的控制输入端518以及CM副本电路530的控制输入端532输出逻辑0。结果，启用求和放大器325并禁用CM副本电路530。为了便于解说，图5中未示出校准控制器515与OR门535之间的连接。
在校准模式中，校准控制器515可将校准使能信号(cal_e_en和cal_eb_en)之一设为1，这取决于E和Eb锁存器334和336中的哪一者在给定时间处于校准中。例如，如果正针对E锁存器334执行偏移校准，则校准控制器515可将针对E锁存器334的校准使能信号cal_e_en设为1，而如果正针对Eb锁存器336执行偏移校准则将针对Eb锁存器336的校准使能信号cal_eb_en设为1。在任一情形中，OR门535向求和放大器325的控制输入端518以及CM副本电路530的控制输入端532输出逻辑1。结果，禁用求和放大器325并启用CM副本电路530。CM副本530将(被禁用的)求和放大器325的输出CM电压的副本应用于锁存器330到336的数据路径。
E DAC设备554具有耦合至E锁存器334的第二差分输入端(1)的输出端，而Eb DAC设备556具有耦合至Eb锁存器336的第二差分输入端(1)的输出端。在针对E锁存器334的校准使能信号(cal_e_en)的控制下，第一开关564被配置成选择性地将Eb DAC 556的输出端耦合至E锁存器334的第一差分输入端(0)。当校准使能信号(cal_e_en)为1时，第一开关564闭合，从而导致第一开关564将Eb DAC 556的输出端耦合(路由)至E锁存器334的第一差分输入端(0)，并且当校准使能信号(cal_e_en)为0时，第一开关564断开。类似地，在针对Eb锁存器336的校准使能信号(cal_eb_en)的控制下，第二开关566被配置成选择性地将E DAC554的输出端耦合至Eb锁存器336的第一差分输入端(0)。当校准使能信号(cal_eb_en)为1时，第二开关566闭合，从而导致第二开关566将E DAC554的输出端耦合(路由)至Eb锁存器336的第一差分输入端(0)，并且当校准使能信号(cal_eb_en)为0时，第二开关566断开。
在数据模式中，针对E和Eb锁存器334和336的校准使能信号(cal_e_en和cal_eb_en)为0，且第一和第二开关564和566两者都断开。在该模式中，E锁存器334的第一差分输入端(0)以及Eb锁存器336的第一差分输入端(0)从求和放大器325的输出端接收数据信号。以下进一步讨论在校准模式中的开关564和566的操作。
在图5中的示例中，E DAC 554接收指定要施加于E锁存器334的偏移消去电压的偏移码。偏移码包括指定偏移消去电压的幅值的幅值码(标记为offsetcal_e_code)以及指定偏移消去电压的极性的符号位(标记为offsetcal_e_sign)。E DAC 554还接收指定要施加于E锁存器334的抽头1电压的代码。该代码包括指定抽头1电压的幅值的幅值码(标记为taplcode)以及指定抽头1电压的极性的符号位(标记为tap1s ign)。E DAC554还接收指定用于测量E锁存器334的第一差分输入端(0)处的电压电平的电压的代码。该代码包括指定该电压的幅值的幅值码(标记为ecode)以及指定该电压的极性的符号位(标记为esign)。因此，E DAC 554向E锁存器334的第二差分输入端(1)输出一电压，该电压是偏移消去电压、抽头1电压和用于测量第一差分输入端(0)处的电压电平的电压之和。
Eb DAC 556接收指定要施加于Eb锁存器336的偏移消去电压的偏移码。偏移码包括指定偏移消去电压的幅值的幅值码(标记为offsetcal_eb_code)以及指定偏移消去电压的极性的符号位(标记为offsetcal_eb_sign)。Eb DAC 556还接收指定要施加于Eb锁存器336的抽头1电压的代码。该代码包括指定抽头1电压的幅值的幅值码(标记为taplcode)以及指定抽头1电压的极性的符号位(标记为Eb DAC556还接收指定用于测量Eb锁存器336的第一差分输入端(0)处的电压电平的电压的代码。该代码包括指定该电压的幅值的幅值码(标记为ecode)以及指定该电压的极性的符号位(标记为ebsign)。因此，Eb DAC556向Eb锁存器336的第二差分输入端(1)输出一电压，该电压是偏移消去电压、抽头1电压和用于测量第一差分输入端(0)处的电压电平的电压之和。
在图5中的示例中，E DAC 554和Eb DAC 556接收针对抽头1电压的幅值的相同码(tap1code)和针对抽头1电压的极性的相反符号位(tap1sign和)。E DAC 554和EbDAC 556接收相同的ecode。
现在将描述根据本公开的实施例的用于在大信号状况下针对E锁存器334的偏移校准的示例。为了校准E锁存器334的偏移，校准控制器515将针对E锁存器334的校准使能信号(cal_e_en)设为1并将针对Eb锁存器336的校准使能信号(cal_eb_en)设为0。这致使第一开关564将Eb DAC556的输出端耦合(路由)至E锁存器334的第一差分输入端(0)。E DAC554的输出端耦合至E锁存器334的第二差分输入端(1)。
校准控制器515也可将tap1code设为0并将tap1sign位设为0。因此，在校准期间，抽头1值并不应用于E锁存器334。校准控制器515也可将esign位和ebsign符号设为相反逻辑值。因此，E DAC 554和Eb DAC556输出具有相同幅值(由ecode指定)和相反极性的电压。ebsign位的逻辑值取决于E锁存器334的第一差分输入端(0)处的电压的期望极性。
校准控制器515可对第一差分输入端电压电平(例如，200mV)执行偏移校准。为了这样做，校准控制器515将ecode设为与第一输入电压电平对应的值。这致使Eb DAC 556将第一电压电平(例如，200mV)输出至E锁存器334的第一差分输入端(0)，且E DAC 554将第一电压电平的负值(例如，-200mV)输出至E锁存器334的第二差分输入端(1)。在该示例中，EbDAC 556的输出模拟具有等于第一电压电平(例如，200mV)的差分电压电平的数据信号，其中该差分电压电平在E锁存器334的第一差分输入端(0)的两条线路之间。由CM副本电路530提供的CM电压对于E锁存器334的第一差分输入端(0)的两条线路而言是公共的。
当相等幅值和相反极性的电压被施加于E锁存器334的第一差分输入端(0)和第二差分输入端(1)时，E锁存器334的输出进入亚稳状态(在1和0之间翻转)，且E锁存器334处的偏移电压被消去。因此，在该示例中，当施加于E锁存器334的偏移消去电压消去偏移电压时，E锁存器334的输出进入亚稳状态。
就此而言，校准控制器515调整至E锁存器334的第二差分输入端(1)的偏移消去电压的幅值和/或极性，同时观察E锁存器334的输出。校准控制器515通过将不同的偏移码(offset_e_code和/或offset_e_sign)顺序地输入至E DAC 554来调整偏移消去电压的幅值和/或极性。校准控制器515调整偏移消去电压，直到E锁存器334的输出达到亚稳状态。当达到亚稳状态时，校准控制器515在E/Eb寄存器342中记录导致亚稳状态的偏移码，其中该偏移码与E/Eb寄存器342中的第一电压电平(例如，200mV)相关联。因此，针对第一电压电平(例如，200mV)来校准偏移码。
校准控制器515可针对多个其他差分输入电压电平(例如，150mV、180mV、220mV和250mV)中的每个差分输入电压电平重复上述过程以确定针对其他输入电压电平中的每个输入电压电平的偏移消去电压。对于每个输入电压电平而言，校准控制器515可在E/Eb寄存器342中记录结果所得的偏移消去电压。例如，校准控制器515可生成针对E锁存器334的偏移查找表，其中该查找表将不同的输入电压电平(例如，150mV、180mV、200mV、220mV和250mV)映射至相应的偏移消去电压。校准控制器515可将查找表存储在E/Eb寄存器342中。
图6是概述以上讨论的用于E锁存器334的偏移校准方法的流程图。该方法可由校准控制器515来执行。
在步骤610中，针对E锁存器334的校准使能信号(cal_e_en)被设为1，而针对Eb锁存器336的校准使能信号(cal_eb_en)被设为0。这致使第一开关564将Eb DAC 556的输出端耦合(路由)至E锁存器334的第一差分输入端(0)。
在步骤620中，ecode被设为与第一差分电压电平(例如，200mV)对应的值。Eb DAC556将差分电压电平输出至E锁存器334的第一差分输入端(0)，且E DAC 554将第一电压电平的负值输出至E锁存器334的第二差分输入端(1)。
在步骤630中，调整偏移消去电压。这可例如通过将不同的偏移码(offset_e_code和/或offset_e_sign)输入至E DAC 554来完成。当调整偏移消去电压时，观察E锁存器334的输出以寻求亚稳状态。在步骤640中，在E锁存器334的输出端处观察到亚稳状态。在步骤650中，记录导致亚稳状态的偏移码。例如，偏移码可被记录在E/Eb寄存器342中并且与E/Eb寄存器342中的第一电压电平相关联。
在步骤660中，作出是否存在要对其执行偏移校准的另一差分电压电平的确定。若否，则该方法结束。若是，则该方法前进至步骤670，其中ecode被设为与要对其执行偏移校准的下一差分电压电平对应的值。该方法随后返回至步骤630以执行针对下一电压电平的偏移校准。
针对处于不同电压电平的E锁存器334的偏移码可被存储在E/Eb寄存器342的偏移查找表中，其中每个偏移码被映射至相应的电压电平。如以下所进一步讨论的，在数据模式中，与数据信号的目标电压电平对应的偏移码被输入至E DAC 554以将相应的偏移消去电压施加于E锁存器334。
可按类似于以上针对E锁存器334描述的方式来在大信号状况下执行针对Eb锁存器336的偏移校准。在一个实施例中，为了校准Eb锁存器336的偏移，校准控制器515将针对E锁存器334的校准使能信号(cal_e_en)设为0并将针对Eb锁存器336的校准使能信号(cal_eb_en)设为1。这致使第二开关566将E DAC 554的输出端耦合(路由)至Eb锁存器336的第一差分输入端(0)。Eb DAC 556的输出端耦合至Eb锁存器336的第二差分输入端(1)。
校准控制器515也可将tap1code设为0并将tap1sign位设为0。校准控制器515可进一步将ebsign位和esign位设为相反逻辑值。因此，E DAC554和Eb DAC 556输出具有相同幅值(由ecode指定)和相反极性的电压。esign位的逻辑值取决于Eb锁存器336的第一差分输入端(0)处的电压的期望极性。
校准控制器515可对第一差分输入端电压电平(例如，200mV)执行偏移校准。为了这样做，校准控制器515将ecode设为与第一输入电压电平对应的值。这致使E DAC 554将第一电压电平(例如，200mV)输出至Eb锁存器336的第一差分输入端(0)，且Eb DAC 556将第一电压电平的负值(例如，-200mV)输出至Eb锁存器336的第二差分输入端(1)。在该示例中，EDAC 554的输出模拟具有大约等于第一电压电平(例如，200mV)的差分电压电平的数据信号，其中该差分电压电平在Eb锁存器336的第一差分输入端(0)的两条线路之间。由CM副本电路530提供的CM电压对于En锁存器336的差分输入端(0)的两条线路而言是公共的。要领会，在针对Eb锁存器336的偏移校准中使用的第一电压电平可与在针对E锁存器334的偏移校准中使用的第一电压电平不同。
校准控制器515调整至Eb锁存器336的第二差分输入端(1)的偏移消去电压的幅值和/或极性，同时观察Eb锁存器336的输出。校准控制器515通过将不同的偏移码(offset_eb_code和/或offset_eb_sign)输入至EbDAC 556来调整偏移消去电压的幅值和/或极性。校准控制器515调整偏移消去电压，直到Eb锁存器336的输出达到亚稳状态。当达到亚稳状态时，校准控制器515在E/Eb寄存器342中记录导致亚稳状态的偏移码，其中该偏移码与E/Eb寄存器342中的第一电压电平相关联。
校准控制器515可针对多个其他差分输入电压电平中的每个差分输入电压电平重复上述过程以确定针对其他输入电压电平中的每个输入电压电平的偏移消去电压。对于每个输入电压电平而言，校准控制器515可在E/Eb寄存器342中记录结果所得的偏移消去电压。例如，校准控制器515可生成针对Eb锁存器336的偏移查找表，其中该查找表将不同的输入电压电平映射至相应的偏移消去电压。校准控制器515可将查找表存储在E/Eb寄存器342中。
图7是概述以上讨论的针对Eb锁存器336的偏移校准方法的流程图。该方法可由校准控制器515来执行。
在步骤710中，针对Eb锁存器336的校准使能信号(cal_eb_en)被设为1，而针对E锁存器334的校准使能信号(cal_e_en)被设为0。这致使第二开关566将E DAC 554的输出端耦合(路由)至Eb锁存器336的第一差分输入端(0)。
在步骤720中，ecode被设为与第一差分电压电平对应的电压。E DAC554将差分电压电平输出至Eb锁存器336的第一差分输入端(1)，且Eb DAC556将第一电压电平的负值输出至Eb锁存器336的第二差分输入端(1)。
在步骤730中，调整偏移消去电压。这可例如通过将不同的偏移码(offset_eb_code和/或offset_eb_sign)输入至Eb DAC 556来完成。当调整偏移消去电压时，观察Eb锁存器336的输出以寻求亚稳状态。在步骤740中，在E锁存器336的输出端处观察到亚稳状态。在步骤750中，记录导致亚稳状态的偏移码。例如，偏移码可被记录在E/Eb寄存器342中并且与E/Eb寄存器342中第一电压电平相关联。
在步骤760中，作出是否存在要对其执行偏移校准的另一差分电压电平的确定。若否，则该方法结束。若是，则该方法前进至步骤770，其中ecode被设为与要对其执行偏移校准的下一差分电压电平对应的值。该方法随后返回至步骤730以执行针对下一电压电平的偏移校准。
针对处于不同电压电平的Eb锁存器336的偏移码可存储在E/Eb寄存器342中的偏移查找表中，其中每个偏移码被映射至相应的电压电平。如以下所进一步讨论的，在数据模式中，与数据信号的目标电压电平对应的偏移码被输入至Eb DAC 556以将相应的偏移消去电压施加于Eb锁存器336。
现在将根据本公开的实施例来描述用于设置数据模式中的E锁存器334的偏移消去电压的操作。误差处理器370基于ecode、tap1code、esign位和tap1sign位来确定E锁存器334的第一差分输入端(0)处的数据信号的目标差分电压电平。例如，如果ecode和esign对应于-120mV的电压电平，且tap1code和tap1sign位对应于-40mV的电压电平，则数据信号的目标电压电平可以是160mV。在该示例中，施加于E锁存器334的第二输入端(1)的阈值电压是与ecode和esign对应的电压电平以及与tap1code和tap1sign位对应的电压电平之和，且具有与数据信号的目标电压电平(例如，160mV)相同的幅值和相反的极性(即，致使E锁存器334的输出在数据信号的电压电平等于目标电压电平并且消去偏移时进入亚稳状态)。一旦确定了目标差分电压电平，误差处理器370就在E/Eb寄存器342中检索与目标电压电平对应的偏移码。例如，误差处理器370可在E/Eb寄存器342中查阅针对E锁存器334的偏移查找表，并选择与目标电压电平对应的偏移码。例如，如果目标电压电平为160mV，则误差处理器检索与160mV的电压电平对应的偏移集。
误差处理器370随后将所选偏移码输入至E DAC 554。E DAC 554将偏移码转换为相应的偏移消去电压并将该偏移消去电压输出至E锁存器334的第二差分输入端(1)以消去E锁存器334处针对目标电压电平的偏移电压。
在一个方面，可根据假设紧邻的前一比特为1或0的固定抽头1值来设置tap1code和tap1sign位。在该方面，每当误差处理器370从E锁存器334接收E输出比特时，误差处理器370就可从第一复用器420接收前一比特的值，并将收到的比特值与所假设的比特值作比较。如果它们匹配，则误差处理器370就可假设E输出比特是有效的，并使用E输出比特来检测数据信号的电压电平。如果它们不匹配，则误差处理器370可假设E输出比特是无效的，并丢弃该E输出比特。假设数据信号具有大约相等数量的1和0，则约一半的E输出比特将是有效的。该方面通过允许使用一个E锁存器而非两个E锁存器来简化接收机并降低功耗。
现在将根据本公开的实施例来描述用于设置数据模式中的Ed锁存器336的偏移消去电压的操作。误差处理器370基于ecode、tap1code、esign位和位来确定Eb锁存器334的第一差分输入端(0)处的数据信号的目标差分电压电平。在该示例中，施加于Eb锁存器336的第二输入端(1)的阈值电压是与ecode和esign对应的电压电平以及与tap1码和位对应的电压电平之和，且具有与数据信号的目标电压电平相同的幅值和相反的极性(即，致使Eb锁存器336的输出在数据信号的电压电平等于目标电压电平并且消去偏移时进入亚稳状态)。
一旦确定了目标差分电压电平，误差处理器370就在E/Eb寄存器342中检索与目标电压电平对应的偏移码。例如，误差处理器370可在E/Eb寄存器342中查阅针对Eb锁存器336的偏移查找表，并选择与目标电压电平对应的偏移码。误差处理器370随后将所选偏移码输入至Eb DAC 556。EbDAC 556将偏移码转换为相应的偏移消去电压并将该偏移消去电压输出至Eb锁存器336的第二输入端(1)以消去Eb锁存器336处针对目标电压电平的偏移电压。
在一个方面，可根据假设紧邻的前一比特为1或0的固定抽头1值来设置tap1code和位。在该方面，每当误差处理器370从Eb锁存器336接收Eb输出比特时，误差处理器370就可从第二复用器422接收前一比特的值，并将收到的比特值与所假设的比特值作比较。如果它们匹配，则误差处理器370就可假设Eb输出比特是有效的，并使用Eb输出比特来检测数据信号的电压电平。否则，误差处理器370可假设Eb输出比特是无效的，并丢弃该Eb输出比特。
图8是解说根据本公开的实施例的用于偏移校准的方法800的流程图。方法800可由校准控制器515来执行。
在步骤810中，第一电压被输入至采样锁存器的第一输入端。例如，第一电压可被输入至E锁存器334的第一差分输入端(1)以执行针对E锁存器334的偏移校准。第一电压可被称为校准电压，因为可针对第一电压来校准偏移。第一电压可以是具有至少50mV的幅值的差分电压。
在步骤820中，第二电压和偏移消去电压被输入至采样锁存器的第二输入端。例如，第二电压与偏移消去电压之和可被输入至E锁存器334的第二差分输入端(1)以执行针对E锁存器334的偏移校准。第二电压可具有与第一电压大致相同的幅值和相反的极性。
在步骤830中，调整偏移消去电压。例如，可通过将不同的偏移码输入至用于生成偏移消去电压的DAC(例如，E DAC 554)来调整偏移消去电压。
在步骤840中，当调整偏移消去电压时，观察采样锁存器的输出端。在步骤850中，记录在采样锁存器的输出端处观察到亚稳状态的偏移消去电压的值。例如，观察到亚稳状态的偏移码可被记录到E/Eb寄存器342中。在数据模式中，当数据信号的目标电压电平对应于第一电压时，所记录的偏移码可被用于偏移消去。方法800可针对多个不同的电压电平中的每个电压电平重复以确定针对每个电压电平的偏移消去电压。
本领域技术人员将领会，结合本文公开所描述的各种解说性逻辑框、电路和步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地说明硬件与软件的这一可互换性，各种解说性组件、框、电路和步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例，而是应被授予与本文中所公开的原理和新颖特征相一致的最广范围。

Claims (26)

1.一种用于偏移校准的方法，包括：
将第一电压输入至采样锁存器的第一输入端；
将第二电压和偏移消去电压输入至所述采样锁存器的第二输入端；
调整所述偏移消去电压；
当调整偏所述偏移消去电压时，观察所述采样锁存器的输出端；以及
记录在所述采样锁存器的所述输出端处观察到亚稳状态的所述偏移消去电压的值。
2.如权利要求1所述的方法，其特征在于，所述第一电压和所述第二电压具有大约相同的幅值和相反的极性。
3.如权利要求2所述的方法，其特征在于，所述第一电压具有至少为50mV的幅值。
4.如权利要求1所述的方法，其特征在于，调整所述偏移消去电压包括：将多个不同的偏移码顺序地输入至用于生成所述偏移消去电压的数模转换器(DAC)。
5.如权利要求4所述的方法，其特征在于，记录所述偏移消去电压的值包括：记录所述多个偏移码中在所述采样锁存器的所述输出端处观察到所述亚稳状态的偏移码。
6.一种用于偏移校准的装备，包括：
用于将第一电压输入至采样锁存器的第一输入端的装置；
用于将第二电压和偏移消去电压输入至所述采样锁存器的第二输入端的装置；
用于调整所述偏移消去电压的装置；
用于当调整偏所述偏移消去电压时，观察所述采样锁存器的输出端的装置；以及
用于记录在所述采样锁存器的所述输出端处观察到亚稳状态的所述偏移消去电压的值的装置。
7.如权利要求6所述的装备，其特征在于，所述第一电压和所述第二电压具有大约相同的幅值和相反的极性。
8.如权利要求7所述的装备，其特征在于，所述第一电压具有至少为50mV的幅值。
9.如权利要求6所述的装备，其特征在于，所述用于调整所述偏移消去电压的装置包括：用于将多个不同的偏移码顺序地输入至用于生成所述偏移消去电压的数模转换器(DAC)的装置。
10.如权利要求9所述的方法，其特征在于，所述用于记录所述偏移消去电压的值的装置包括：用于记录所述多个偏移码中在所述采样锁存器的所述输出端处观察到所述亚稳状态的偏移码的装置。
11.一种接收机，包括：
具有输入端和输出端的求和放大器，所述输入端被配置成接收数据信号；
具有第一输入端和第二输入端的第一采样锁存器，所述第一输入端耦合至所述求和放大器的所述输出端；
第一数模转换器(DAC)，其具有耦合至所述第一采样锁存器的所述第二输入端的输出端，其中所述第一DAC被配置成接收第一偏移码，将所述第一偏移码转换为第一偏移校准电压，以及将所述第一偏移校准电压输出至所述第一采样锁存器的所述第二输入端；
具有第一输入端和第二输入端的第二采样锁存器，所述第一输入端耦合至所述求和放大器的所述输出端；以及
第二DAC，其具有耦合至所述第二采样锁存器的所述第二输入端的输出端，其中所述第二DAC被配置成接收第二偏移码，将所述第二偏移码转换为第二偏移校准电压，以及将所述第二偏移校准电压输出至所述第二采样锁存器的所述第二输入端。
12.如权利要求11所述的接收机，其特征在于，进一步包括处理器，其被配置成确定所述第二采样锁存器的所述第一输入端处的所述数据信号的目标电压电平，以及基于所确定的目标电压电平来从多个偏移码中选择与不同的电压电平对应的所述第二偏移码。
13.如权利要求11所述的接收机，其特征在于，所述第二DAC被进一步配置成接收与阈值电压对应的码，将收到的码转换为所述阈值电压，以及将所述阈值电压输出至所述第二采样锁存器的所述第二输入端，其中所述阈值电压对应于所述数据信号的目标电压电平。
14.如权利要求13所述的接收机，其特征在于，所述阈值电压具有与所述目标电压电平大约相同的幅值。
15.如权利要求14所述的接收机，其特征在于，所述阈值电压具有至少为50mV的幅值。
16.如权利要求13所述的接收机，其特征在于，进一步包括处理器，其被配置成观察所述第二采样锁存器的输出端，以及调整所述接收机的参数直到在所述第二采样锁存器的所述输出端处观察到亚稳状态。
17.如权利要求15所述的接收机，其特征在于，所述处理器被配置成通过调整所述接收机中的均衡器的参数和所述接收机中的放大器的增益中的至少一者来调整所述接收机的所述参数。
18.如权利要求11所述的接收机，其特征在于，进一步包括：
判定反馈均衡器(DFE)，其耦合至所述第一采样锁存器的输出端，其中所述DFE被配置成基于来自所述第一采样锁存器的所述输出端的一个或多个比特来计算码元间干扰(ISI)消去值，并且输出与所述ISI消去值对应的ISI消去码；以及
第三DAC，其被配置成将所述ISI消去码转换为ISI消去电压，并将所述ISI消去电压输出至所述求和放大器，其中所述求和放大器将所述ISI消去电压施加于所述数据信号以移除与所述一个或多个比特对应的ISI。
19.一种接收机，包括：
具有第一输入端和第二输入端的采样锁存器，所述第一输入端耦合至接收数据路径；
第一数模转换器(DAC)，其具有耦合至所述采样锁存器的所述第二输入端的输出端；
具有输出端的第二DAC；
开关，其被配置成选择性地将所述第二DAC的所述输出端耦合至所述第二采样锁存器的所述第一输入端；以及
校准控制器，其中在数据模式中，所述校准控制器被配置成断开所述开关，以及在校准模式中，所述校准控制器被配置成闭合所述开关以将所述第二DAC的所述输出端耦合至所述采样锁存器的所述第一输入端；
其中在所述数据模式中，所述采样锁存器的所述第一输入端从所述接收数据路径接收数据信号，以及在所述校准模式中，所述校准控制器将代码输入至所述第二DAC，所述第二DAC将收到的代码转换为校准电压，并将所述校准电压输出至所述采样锁存器的所述第一输入端以按所述校准电压来校准所述采样锁存器的偏移。
20.如权利要求19所述的接收机，其特征在于，所述校准电压具有至少为50mV的幅值。
21.如权利要求19所述的接收机，其特征在于，在所述校准模式中，所述校准控制器被配置成通过将多个不同的偏移码输入至所述第一DAC来调整由所述第一DAC输出至所述采样锁存器的所述第二输入端的偏移消去电压，当调整所述偏移校准电压时观察所述采样锁存器的输出端，以及记录所述多个偏移码中在所述采样锁存器的所述输出端处观察到亚稳状态的偏移码。
22.如权利要求21所述的接收机，其特征在于，进一步包括处理器，其被配置成在所述数据模式中，如果所述数据信号的目标电压电平对应于所述校准电压，则将所记录的偏移码输入至所述第一DAC。
23.如权利要求19所述的接收机，其特征在于，进一步包括处理器，其被配置成在所述数据模式中，将对应于阈值电压的阈值码输入至所述第一DAC，其中所述第一DAC将所述阈值码转换为所述阈值电压，并将所述阈值码输出至所述采样锁存器的所述第二输入端，其中所述阈值电压对应于所述数据信号的目标电压电平。
24.如权利要求23所述的接收机，其特征在于，在所述数据模式中，所述处理器被配置成观察所述第二采样锁存器的输出端，以及调整所述接收机的参数直到在所述第二采样锁存器的所述输出端处观察到亚稳状态。
25.如权利要求24所述的接收机，其特征在于，在所述数据模式中，所述处理器被配置成通过调整所述接收机中的均衡器的参数和所述接收机中的放大器的增益中的至少一者来调整所述接收机的所述参数。
26.如权利要求19所述的接收机，其特征在于，进一步包括放大器，其被配置成放大所述数据信号并将经放大的数据信号输出至所述采样锁存器的所述第一输入端，其中所述校准控制器被配置成在所述校准模式中禁用所述放大器。
CN201580029544.3A 2014-06-06 2015-05-11 针对低功率和高性能接收机的偏移校准 Expired - Fee Related CN106464237B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/298,718 2014-06-06
US14/298,718 US9385695B2 (en) 2014-06-06 2014-06-06 Offset calibration for low power and high performance receiver
PCT/US2015/030209 WO2015187307A1 (en) 2014-06-06 2015-05-11 Offset calibration for low power and high performance receiver

Publications (2)

Publication Number Publication Date
CN106464237A true CN106464237A (zh) 2017-02-22
CN106464237B CN106464237B (zh) 2019-04-23

Family

ID=53396546

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580029544.3A Expired - Fee Related CN106464237B (zh) 2014-06-06 2015-05-11 针对低功率和高性能接收机的偏移校准

Country Status (6)

Country Link
US (2) US9385695B2 (zh)
EP (1) EP3152878A1 (zh)
JP (1) JP2017523640A (zh)
KR (1) KR20170016841A (zh)
CN (1) CN106464237B (zh)
WO (1) WO2015187307A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111769889A (zh) * 2020-06-18 2020-10-13 上海闻泰信息技术有限公司 射频功率校正方法、装置、测试设备和存储介质
CN112152757A (zh) * 2017-05-31 2020-12-29 高通股份有限公司 用于校准具有判决反馈均衡器(dfe)的接收器的装置和方法
CN113726327A (zh) * 2020-05-21 2021-11-30 爱思开海力士有限公司 信号接收器以及测量信号接收器偏移的方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385695B2 (en) 2014-06-06 2016-07-05 Qualcomm Incorporated Offset calibration for low power and high performance receiver
KR102222449B1 (ko) * 2015-02-16 2021-03-03 삼성전자주식회사 탭이 내장된 데이터 수신기 및 이를 포함하는 데이터 전송 시스템
US10341145B2 (en) * 2015-03-03 2019-07-02 Intel Corporation Low power high speed receiver with reduced decision feedback equalizer samplers
US9722828B2 (en) * 2015-09-23 2017-08-01 Qualcomm Incorporated Switch capacitor decision feedback equalizer with internal charge summation
US10572416B1 (en) * 2016-03-28 2020-02-25 Aquantia Corporation Efficient signaling scheme for high-speed ultra short reach interfaces
US10181969B2 (en) * 2016-12-08 2019-01-15 Intel Corporation High performance receiver with single calibration voltage
US10348482B1 (en) * 2017-05-22 2019-07-09 Juniper Networks, Inc Apparatus, system, and method for mitigating crosstalk among SerDes devices
US11855056B1 (en) 2019-03-15 2023-12-26 Eliyan Corporation Low cost solution for 2.5D and 3D packaging using USR chiplets
US11469729B2 (en) * 2019-06-11 2022-10-11 Mediatek Singapore Pte. Ltd. Hybrid receiver front-end
US11483184B2 (en) 2020-12-11 2022-10-25 Intel Corporation Multi pulse amplitude modulation signaling decision feedback equalizer having power differentiating modes and tap-weight re-configuration
US11855043B1 (en) 2021-05-06 2023-12-26 Eliyan Corporation Complex system-in-package architectures leveraging high-bandwidth long-reach die-to-die connectivity over package substrates
KR20220158917A (ko) * 2021-05-24 2022-12-02 삼성전자주식회사 실시간으로 전압 오프셋을 제거하는 수신기 및 그것의 동작 방법
US20230130236A1 (en) * 2021-10-26 2023-04-27 Samsung Electronics Co., Ltd. Continuous time linear equalizer and device including the same
US11842986B1 (en) 2021-11-25 2023-12-12 Eliyan Corporation Multi-chip module (MCM) with interface adapter circuitry
US11841815B1 (en) 2021-12-31 2023-12-12 Eliyan Corporation Chiplet gearbox for low-cost multi-chip module applications
US12080379B2 (en) 2022-01-13 2024-09-03 Samsung Electronics Co., Ltd. Semiconductor device
US20240235905A9 (en) * 2022-10-20 2024-07-11 Samsung Electronics Co.,Ltd. Electronic device and offset calibration method
US12058874B1 (en) 2022-12-27 2024-08-06 Eliyan Corporation Universal network-attached memory architecture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102238776A (zh) * 2010-04-21 2011-11-09 通嘉科技股份有限公司 校准装置、方法及其多信道驱动电路及电流平衡方法
US20120269305A1 (en) * 2011-04-21 2012-10-25 Stmicroelectronics (Canada) Inc. Bang-bang offset cancellation (autozero)
US8385496B1 (en) * 2010-10-21 2013-02-26 Altera Corporation Apparatus and methods of receiver offset calibration

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3948864B2 (ja) * 1999-09-28 2007-07-25 富士通株式会社 レシーバ、トランシーバ回路および信号伝送システム
US6897700B1 (en) 2003-03-21 2005-05-24 Applied Micro Circuits Corporation Amplifier with digital DC offset cancellation feature
US7233164B2 (en) 2003-12-17 2007-06-19 Rambus Inc. Offset cancellation in a multi-level signaling system
US7623600B2 (en) 2004-06-02 2009-11-24 Broadcom Corporation High speed receive equalizer architecture
US7409019B2 (en) 2004-09-30 2008-08-05 International Business Machines Corporation High Speed Multi-Mode Receiver with adaptive receiver equalization and controllable transmitter pre-distortion
US7321259B1 (en) 2005-10-06 2008-01-22 Altera Corporation Programmable logic enabled dynamic offset cancellation
JP4130831B2 (ja) 2005-10-07 2008-08-06 松下電器産業株式会社 動的ｄｃオフセット除去装置及び動的ｄｃオフセット除去方法
US7822114B2 (en) 2007-06-12 2010-10-26 International Business Machines Corporation Decision feedback equalizer using soft decisions
KR100995656B1 (ko) 2007-09-04 2010-11-19 주식회사 하이닉스반도체 리시버 회로
US20090146722A1 (en) 2007-12-10 2009-06-11 International Business Machines Corporation Systems and Arrangements to Provide Input Offset Voltage Compensation
US8135100B2 (en) 2008-08-20 2012-03-13 International Business Machines Corporation Adaptive clock and equalization control systems and methods for data receivers in communications systems
US8391417B2 (en) 2010-10-06 2013-03-05 Advanced Micro Devices, Inc. Receiver circuitry and related calibration methods
US8681839B2 (en) 2010-10-27 2014-03-25 International Business Machines Corporation Calibration of multiple parallel data communications lines for high skew conditions
WO2013039624A1 (en) 2011-09-12 2013-03-21 Rambus Inc. Offset and decision feedback equalization calibration
US8908816B2 (en) * 2012-12-19 2014-12-09 Lsi Corporation Receiver with distortion compensation circuit
US9100229B2 (en) * 2013-09-25 2015-08-04 Avago Technologies General Ip (Singapore) Pte. Ltd. Method of calibrating a slicer in a receiver or the like
US9385695B2 (en) 2014-06-06 2016-07-05 Qualcomm Incorporated Offset calibration for low power and high performance receiver

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102238776A (zh) * 2010-04-21 2011-11-09 通嘉科技股份有限公司 校准装置、方法及其多信道驱动电路及电流平衡方法
US8385496B1 (en) * 2010-10-21 2013-02-26 Altera Corporation Apparatus and methods of receiver offset calibration
US20120269305A1 (en) * 2011-04-21 2012-10-25 Stmicroelectronics (Canada) Inc. Bang-bang offset cancellation (autozero)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112152757A (zh) * 2017-05-31 2020-12-29 高通股份有限公司 用于校准具有判决反馈均衡器(dfe)的接收器的装置和方法
CN112152757B (zh) * 2017-05-31 2023-04-07 高通股份有限公司 用于校准具有判决反馈均衡器(dfe)的接收器的装置和方法
CN113726327A (zh) * 2020-05-21 2021-11-30 爱思开海力士有限公司 信号接收器以及测量信号接收器偏移的方法
CN113726327B (zh) * 2020-05-21 2023-07-21 爱思开海力士有限公司 信号接收器以及测量信号接收器偏移的方法
CN111769889A (zh) * 2020-06-18 2020-10-13 上海闻泰信息技术有限公司 射频功率校正方法、装置、测试设备和存储介质

Also Published As

Publication number Publication date
US20150358005A1 (en) 2015-12-10
JP2017523640A (ja) 2017-08-17
WO2015187307A1 (en) 2015-12-10
US9385695B2 (en) 2016-07-05
CN106464237B (zh) 2019-04-23
KR20170016841A (ko) 2017-02-14
US9722823B2 (en) 2017-08-01
EP3152878A1 (en) 2017-04-12
US20160294583A1 (en) 2016-10-06

Similar Documents

Publication Publication Date Title
CN106464237A (zh) 针对低功率和高性能接收机的偏移校准
KR102570800B1 (ko) 작동 중의 샘플러 오프셋 캘리브레이션
Bassi et al. A high-swing 45 Gb/s hybrid voltage and current-mode PAM-4 transmitter in 28 nm CMOS FDSOI
CN102457285B (zh) 用于多个并行数据通信线路的校准的通信接口和方法
US7443913B2 (en) High speed decision feedback equalizer
Analui et al. A 10-Gb/s two-dimensional eye-opening monitor in 0.13-/spl mu/m standard CMOS
CN104378321A (zh) 自适应均衡参数调整、传输性能测试的集成方法和电路
US8879616B2 (en) Receiver with decision feedback equalizer
US11038725B2 (en) Symbol-rate phase detector for multi-PAM receiver
CN104052694A (zh) 使用裸片上仪器的数字均衡器适配
CN107850918A (zh) 用于高速时钟的偏移非敏感的正交时钟误差校正和占空比校准
US9172498B2 (en) Controlled noise injection in transmitter for noise margin testing
US9444588B1 (en) On-chip bathtub BER measurement for high-speed serdes diagnostics
US20050069067A1 (en) Technique for receiving differential multi-PAM signals
CN102082746A (zh) 决策回授等化器及用以更新其阀系数的方法
CN102801667B (zh) 一种用于高速串行接口中的电流积分型判决反馈均衡器
US20050212564A1 (en) An improved receiver having full signal path differential offset cancellation capabilities
CN204206212U (zh) 自适应均衡参数调整、传输性能测试的电路
Choi et al. An FFE transmitter which automatically and adaptively relaxes impedance matching
CN103926471A (zh) 用于高速串行器/解串器的眼开监视器装置及测试方法
US9325546B1 (en) Data rate and PVT adaptation with programmable bias control in a SerDes receiver
US7391824B2 (en) High-speed serial link receiver with centrally controlled offset cancellation and method
JP2007515130A (ja) 適応送信プリエンファシス、反射相殺、およびオフセット相殺を用いる高速シグナリングシステム
US8259784B2 (en) High-speed continuous-time feedback equalizer for serial link receiver
EP1580947B1 (en) Receiver and method having full signal path differential offset cancellation capabilities

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20190423

Termination date: 20200511