JP3306942B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特にＥＰＲＯＭ，フラッシュＥＥＰＲＯＭ等の
電気的に書換え可能な不揮発性半導体記憶装置に関する
ものである。
に関し、特にＥＰＲＯＭ，フラッシュＥＥＰＲＯＭ等の
電気的に書換え可能な不揮発性半導体記憶装置に関する
ものである。
【０００２】
【従来の技術】従来のこの種の不揮発性半導体記憶装置
の一例を図４に示す。
の一例を図４に示す。
【０００３】この不揮発性半導体記憶装置は、ドレイン
電極をビット線ＢＬにソース電極を接地電位点にそれぞ
れ接続し制御ゲート電極を対応するワード線（ＷＬ１〜
ＷＬ３…）にそれぞれ接続した浮遊ゲートを有するＭＯ
Ｓトランジスタ型の複数のメモリセル（Ｍ１〜Ｍ３…）
を含むメモリセルアレイ１と、ドレイン電極に電源電圧
Ｖｐを受けゲート電極にビット線選択信号Ｖｂを受ける
Ｎチャネルエンハンスメント型の第１のＭＯＳトランジ
スタＱ１、及びドレイン前記をＭＯＳトランジスタＱ１
のソース電極にソース電極をビット線ＢＬにそれぞれ接
続しゲート電極にビット線選択信号Ｖｂを受けるＮチャ
ネルエンハンスメント型の第２のＭＯＳトランジスタＱ
２を含む書込み回路２ｂとを備えた構成となっている。
電極をビット線ＢＬにソース電極を接地電位点にそれぞ
れ接続し制御ゲート電極を対応するワード線（ＷＬ１〜
ＷＬ３…）にそれぞれ接続した浮遊ゲートを有するＭＯ
Ｓトランジスタ型の複数のメモリセル（Ｍ１〜Ｍ３…）
を含むメモリセルアレイ１と、ドレイン電極に電源電圧
Ｖｐを受けゲート電極にビット線選択信号Ｖｂを受ける
Ｎチャネルエンハンスメント型の第１のＭＯＳトランジ
スタＱ１、及びドレイン前記をＭＯＳトランジスタＱ１
のソース電極にソース電極をビット線ＢＬにそれぞれ接
続しゲート電極にビット線選択信号Ｖｂを受けるＮチャ
ネルエンハンスメント型の第２のＭＯＳトランジスタＱ
２を含む書込み回路２ｂとを備えた構成となっている。
【０００４】次にこの不揮発性半導体記憶装置の書込み
動作について説明する。
動作について説明する。
【０００５】まず、電源電圧Ｖｐ及びビット線選択信号
Ｖｂの電圧を高電圧、例えば１２．５Ｖにする。このと
きの節点Ｎ１の電圧・電流特性は図５（ａ）のＮ１とお
りとなる。
Ｖｂの電圧を高電圧、例えば１２．５Ｖにする。このと
きの節点Ｎ１の電圧・電流特性は図５（ａ）のＮ１とお
りとなる。
【０００６】次に複数のメモリセル（Ｍ１〜Ｍ３…）の
うちの１つを選択するためにワード線（ＷＬ１〜ＷＬ３
…）のうちの１つ、例えばＷＬ１を高電圧にする（他の
ワード線（ＷＬ２，ＷＬ３，…）は接地電位）。このと
きのメモリセルＭ１の電圧・電流特性は図５（ａ）のＭ
１のとおりとなる。従ってメモリセルＭ１のドレイン電
極には電圧Ｖ３が印加され、ドレイン電極近傍にインパ
クトイオニゼーションによる電子が発生し、この電子が
制御ゲート電極に引き寄せられる途中で浮遊ゲートに注
入，蓄積される。
うちの１つを選択するためにワード線（ＷＬ１〜ＷＬ３
…）のうちの１つ、例えばＷＬ１を高電圧にする（他の
ワード線（ＷＬ２，ＷＬ３，…）は接地電位）。このと
きのメモリセルＭ１の電圧・電流特性は図５（ａ）のＭ
１のとおりとなる。従ってメモリセルＭ１のドレイン電
極には電圧Ｖ３が印加され、ドレイン電極近傍にインパ
クトイオニゼーションによる電子が発生し、この電子が
制御ゲート電極に引き寄せられる途中で浮遊ゲートに注
入，蓄積される。
【０００７】時間経過と共に浮遊ゲート内の蓄積電子の
数が増し、この蓄積電子の影響を受けてメモリセルＭ１
の電流は少なくなり、上記電圧印加の最終時点で、メモ
リセルＭ１の電圧・電流特性は図５（ｂ）のＭ１のとお
りとなり、電圧Ｖ４が各メモリセルＭ１〜Ｍ３のドレイ
ン電極に印加される。この図５（ａ），（ｂ）のＭ１の
電流差が、未書込み状態，書込み状態として、２値デー
タの記憶に用いられる。
数が増し、この蓄積電子の影響を受けてメモリセルＭ１
の電流は少なくなり、上記電圧印加の最終時点で、メモ
リセルＭ１の電圧・電流特性は図５（ｂ）のＭ１のとお
りとなり、電圧Ｖ４が各メモリセルＭ１〜Ｍ３のドレイ
ン電極に印加される。この図５（ａ），（ｂ）のＭ１の
電流差が、未書込み状態，書込み状態として、２値デー
タの記憶に用いられる。
【０００８】ここで、電圧Ｖ４が過度に高くなると、メ
モリセルＭ１以外のメモリセル（Ｍ２，Ｍ３，…）にお
いて、浮遊ゲート中にホールが注入され、例えば書込み
済のメモリセルの蓄積電子が消失して記憶データのレベ
ルが反転したり、未書込みのメモリセルではディプレッ
ション型となって常時導通状態になり他のメモリセルの
データが正常に読出せなくなるという障害が発生する。
以下、この点について詳細に説明する。
モリセルＭ１以外のメモリセル（Ｍ２，Ｍ３，…）にお
いて、浮遊ゲート中にホールが注入され、例えば書込み
済のメモリセルの蓄積電子が消失して記憶データのレベ
ルが反転したり、未書込みのメモリセルではディプレッ
ション型となって常時導通状態になり他のメモリセルの
データが正常に読出せなくなるという障害が発生する。
以下、この点について詳細に説明する。
【０００９】今、メモリセルＭ１を書込み状態とする場
合、他のメモリセル、例えばＭ２のドレイン電極には電
圧Ｖ４が印加され制御ゲート電極，ソース電極は接地さ
れた状態となる。ここで、メモリセルＭ２が書込み状
態、すなわち、浮遊ゲート中に電子が蓄積されている状
態とすると、図６（ａ）に示すように、ドレイン電極へ
の電圧Ｖ４印加により、ドレイン空乏層２０内に高電界
が発生してインパクトイオニゼーションが生じ、これに
より発生する電子・ホール対のうちの一部のホールがド
レイン電極・浮遊ゲート間の電界により浮遊ゲート１４
に注入される。その結果、メモリセルＭ２の浮遊ゲート
中に蓄積された電子は失われてしきい値が低下し、遂に
は未書込み状態に戻って、データレベルが反転してしま
う。
合、他のメモリセル、例えばＭ２のドレイン電極には電
圧Ｖ４が印加され制御ゲート電極，ソース電極は接地さ
れた状態となる。ここで、メモリセルＭ２が書込み状
態、すなわち、浮遊ゲート中に電子が蓄積されている状
態とすると、図６（ａ）に示すように、ドレイン電極へ
の電圧Ｖ４印加により、ドレイン空乏層２０内に高電界
が発生してインパクトイオニゼーションが生じ、これに
より発生する電子・ホール対のうちの一部のホールがド
レイン電極・浮遊ゲート間の電界により浮遊ゲート１４
に注入される。その結果、メモリセルＭ２の浮遊ゲート
中に蓄積された電子は失われてしきい値が低下し、遂に
は未書込み状態に戻って、データレベルが反転してしま
う。
【００１０】次に、メモリセルＭ２の浮遊ゲート中に電
子蓄積されていない場合、ドレイン電極に電圧Ｖ４が印
加されると、図６（ｂ）に示すように、ドレイン電極と
浮遊ゲート１４との間の容量カップリングにより、浮遊
ゲート１４の電位が高くなってチャネル領域２１が形成
される。このチャネル領域２１中を電子が流れて、高電
界のドレイン空乏層２０に流れ込み、ここでインパクト
イオニゼーションが生じて発生した電子・ホール対のう
ちの一部のホールがドレイン・制御ゲート電極間の電界
により引き寄せられて浮遊ゲート１４に注入され、その
結果メモリセルＭ２のしきい値は低下して、遂にはディ
プレッション型、すなわち、ノーマリーオンのトランジ
スタとなる。
子蓄積されていない場合、ドレイン電極に電圧Ｖ４が印
加されると、図６（ｂ）に示すように、ドレイン電極と
浮遊ゲート１４との間の容量カップリングにより、浮遊
ゲート１４の電位が高くなってチャネル領域２１が形成
される。このチャネル領域２１中を電子が流れて、高電
界のドレイン空乏層２０に流れ込み、ここでインパクト
イオニゼーションが生じて発生した電子・ホール対のう
ちの一部のホールがドレイン・制御ゲート電極間の電界
により引き寄せられて浮遊ゲート１４に注入され、その
結果メモリセルＭ２のしきい値は低下して、遂にはディ
プレッション型、すなわち、ノーマリーオンのトランジ
スタとなる。
【００１１】メモリセルＭ２がディプレッション型にな
ると、メモリセルＭ１，Ｍ３のデータを正常に読み出す
ことができなくなる。通常メモリセルのデータを読み出
すには、複数のワード線（ＷＬ１〜ＷＬ３，…）のうち
一本を選択して所定の電圧を印加し（その他は接地電位
に固定）また複数のビット線のうち一本（図４では、一
本のみ表示）を選択して所定の電圧を印加して、一つの
メモリセルにアクセスする。そしてビット線に電流が流
れるか否かで、未書込み状態（データ１）か書込み状態
（データ０）かを識別している。図４において、メモリ
セルＭ１或いはＭ３のデータを読み出す時、メモリセル
Ｍ２がディプレッション型になっていると、メモリセル
Ｍ１，Ｍ３のデータとは無関係に、ビット線ＢＬに電流
が流れてしまう。
ると、メモリセルＭ１，Ｍ３のデータを正常に読み出す
ことができなくなる。通常メモリセルのデータを読み出
すには、複数のワード線（ＷＬ１〜ＷＬ３，…）のうち
一本を選択して所定の電圧を印加し（その他は接地電位
に固定）また複数のビット線のうち一本（図４では、一
本のみ表示）を選択して所定の電圧を印加して、一つの
メモリセルにアクセスする。そしてビット線に電流が流
れるか否かで、未書込み状態（データ１）か書込み状態
（データ０）かを識別している。図４において、メモリ
セルＭ１或いはＭ３のデータを読み出す時、メモリセル
Ｍ２がディプレッション型になっていると、メモリセル
Ｍ１，Ｍ３のデータとは無関係に、ビット線ＢＬに電流
が流れてしまう。
【００１２】従来の書込み回路２ｂにおいては、上述し
た「書込みモードでのホール注入による弊害」を防ぐた
めに、電圧Ｖ４が必要以上に大きくならない様に書込み
回路２ｂのパラメータが設定されている。
た「書込みモードでのホール注入による弊害」を防ぐた
めに、電圧Ｖ４が必要以上に大きくならない様に書込み
回路２ｂのパラメータが設定されている。
【００１３】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置では、製造ばらつきにより、メモリセ
ルのゲート長が短く出来上がったり、基板・浮遊ゲート
間の絶縁膜厚が薄く出来上がった場合、所定のメモリセ
ルへの書込み時、他のメモリセルのデータを破壊した
り、ディプレッション型にしてしまうなどの「書込みモ
ードでのホール注入による弊害」が生じ易いという欠点
がある。
性半導体記憶装置では、製造ばらつきにより、メモリセ
ルのゲート長が短く出来上がったり、基板・浮遊ゲート
間の絶縁膜厚が薄く出来上がった場合、所定のメモリセ
ルへの書込み時、他のメモリセルのデータを破壊した
り、ディプレッション型にしてしまうなどの「書込みモ
ードでのホール注入による弊害」が生じ易いという欠点
がある。
【００１４】図７（ａ），（ｂ）は、当社で得られた、
未書込みセルにおけるドレイン電極への電圧印加時間を
１０秒とした時、しきい値が０Ｖ以下すなわちディプレ
ッショントランジスタになってしまう限界印加電圧とゲ
ート長（図７（ａ））及び基板・浮遊ゲート間絶縁膜厚
（図７（ｂ））の関係を示したものである。
未書込みセルにおけるドレイン電極への電圧印加時間を
１０秒とした時、しきい値が０Ｖ以下すなわちディプレ
ッショントランジスタになってしまう限界印加電圧とゲ
ート長（図７（ａ））及び基板・浮遊ゲート間絶縁膜厚
（図７（ｂ））の関係を示したものである。
【００１５】図７から、ゲート長が短くなるとともに、
或いは絶縁膜が薄くなるとともに、限界印加電圧が下が
ることがわかる。言い換えると、同じ電圧をドレイン電
極に印加すると、ゲート長が短く基板・浮遊ゲート絶縁
膜が薄くなることより過電圧な状態となるのである。
或いは絶縁膜が薄くなるとともに、限界印加電圧が下が
ることがわかる。言い換えると、同じ電圧をドレイン電
極に印加すると、ゲート長が短く基板・浮遊ゲート絶縁
膜が薄くなることより過電圧な状態となるのである。
【００１６】この理由は図８に示すモデルで理解でき
る。ここでＬはゲート長、Ｃ１は基板・浮遊ゲート間容
量、Ｃ２は浮遊ゲート・制御ゲート間容量、Ｃ３はドレ
イン／ソース・浮遊ゲート間容量である。電圧Ｖ４がド
レイン電極に印加された時、浮遊ゲート電極の電位Ｖｆ
は、 Ｖｆ＝Ｖ４・Ｃ３／（Ｃ１＋Ｃ２＋２Ｃ３）＝Ｖ４・Ｃ
３／Ｃｔｏｔａｌ で表される。Ｌが小さくなる程Ｃ３の全体に対する割合
は大きくなるから、Ｖｆも大きくなり、ホール注入が生
じ易くなることがわかる。これを防ぐためには、電圧Ｖ
４をあらかじめ小さくしておけばよいけれども、その場
合、ゲート長が長めに出来上がった時、書込み速度が遅
くなってしまう。
る。ここでＬはゲート長、Ｃ１は基板・浮遊ゲート間容
量、Ｃ２は浮遊ゲート・制御ゲート間容量、Ｃ３はドレ
イン／ソース・浮遊ゲート間容量である。電圧Ｖ４がド
レイン電極に印加された時、浮遊ゲート電極の電位Ｖｆ
は、 Ｖｆ＝Ｖ４・Ｃ３／（Ｃ１＋Ｃ２＋２Ｃ３）＝Ｖ４・Ｃ
３／Ｃｔｏｔａｌ で表される。Ｌが小さくなる程Ｃ３の全体に対する割合
は大きくなるから、Ｖｆも大きくなり、ホール注入が生
じ易くなることがわかる。これを防ぐためには、電圧Ｖ
４をあらかじめ小さくしておけばよいけれども、その場
合、ゲート長が長めに出来上がった時、書込み速度が遅
くなってしまう。
【００１７】すなわち従来の不揮発性半導体記憶装置で
は、製造時のメモリセルの出来上りゲート長のばらつき
を見込んでの適切な負荷曲線を設定することは困難であ
った。また基板・浮遊ゲート間絶縁膜が薄い方にばらつ
いた場合に対応できる適切な負荷曲線を設定することは
困難であった。
は、製造時のメモリセルの出来上りゲート長のばらつき
を見込んでの適切な負荷曲線を設定することは困難であ
った。また基板・浮遊ゲート間絶縁膜が薄い方にばらつ
いた場合に対応できる適切な負荷曲線を設定することは
困難であった。
【００１８】本発明の目的は、メモリセルのゲート長や
基板・浮遊ゲート間絶縁膜厚の製造ばらつきが生じて
も、所定のメモリセルへの書込み時、他のメモリセルの
データ破壊やディプレッション型への移行を防止できる
不揮発性半導体記憶装置を提供することにある。
基板・浮遊ゲート間絶縁膜厚の製造ばらつきが生じて
も、所定のメモリセルへの書込み時、他のメモリセルの
データ破壊やディプレッション型への移行を防止できる
不揮発性半導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、ドレイン電極をビット線にソース電極を基
準電位点にそれぞれ接続し制御ゲート電極を対応するワ
ード線にそれぞれ接続した浮遊ゲートを有するＭＯＳト
ランジスタで形成された複数のメモリセルを含むメモリ
セルアレイと、ソース電極，ドレイン電極のうちの一方
を電源電圧供給点に他方を前記ビット線にそれぞれ接続
したエンハンスメント型のトランジスタ、一端を制御電
圧供給点に他端を前記トランジスタのゲート電極にそれ
ぞれ接続した抵抗、及びドレイン電極を前記抵抗の他端
にソース電極を前記基準電位点にそれぞれ接続し制御ゲ
ート電極に基準電圧を受け前記メモリセルを形成するＭ
ＯＳトランジスタと同種かつ同一製造工程で形成されて
浮遊ゲートを有するＭＯＳトランジスタによるリファレ
ンストランジスタを備えた書込み回路とを含み、抵抗と
リファレンストランジスタのドレイン電極との接続点と
トランジスタのゲート電極との間に、入力端を前記接続
点に出力端を前記ゲート電極にそれぞれ接続した電圧増
幅器を設けて構成される。
記憶装置は、ドレイン電極をビット線にソース電極を基
準電位点にそれぞれ接続し制御ゲート電極を対応するワ
ード線にそれぞれ接続した浮遊ゲートを有するＭＯＳト
ランジスタで形成された複数のメモリセルを含むメモリ
セルアレイと、ソース電極，ドレイン電極のうちの一方
を電源電圧供給点に他方を前記ビット線にそれぞれ接続
したエンハンスメント型のトランジスタ、一端を制御電
圧供給点に他端を前記トランジスタのゲート電極にそれ
ぞれ接続した抵抗、及びドレイン電極を前記抵抗の他端
にソース電極を前記基準電位点にそれぞれ接続し制御ゲ
ート電極に基準電圧を受け前記メモリセルを形成するＭ
ＯＳトランジスタと同種かつ同一製造工程で形成されて
浮遊ゲートを有するＭＯＳトランジスタによるリファレ
ンストランジスタを備えた書込み回路とを含み、抵抗と
リファレンストランジスタのドレイン電極との接続点と
トランジスタのゲート電極との間に、入力端を前記接続
点に出力端を前記ゲート電極にそれぞれ接続した電圧増
幅器を設けて構成される。
【００２０】また、ドレイン電極をビット線にソース電
極を基準電位点にそれぞれ接続し制御ゲート電極を対応
するワード線にそれぞれ接続した浮遊ゲートを有するＭ
ＯＳトランジスタで形成された複数のメモリセルを含む
メモリセルアレイと、ソース電極，ドレイン電極のうち
の一方を電源電圧供給点に他方を前記ビット線にそれぞ
れ接続したエンハンスメント型のトランジスタ、一端を
制御電圧供給点に他端を前記トランジスタのゲート電極
にそれぞれ接続した抵抗、及びドレイン電極を前記抵抗
の他端にソース電極を前記基準電位点にそれぞれ接続し
制御ゲート電極に基準電圧を受け前記メモリセルを形成
するＭＯＳトランジスタと同種かつ同一製造工程で形成
されて浮遊ゲートを有するＭＯＳトランジスタによるリ
ファレンストランジスタを備えた書込み回路とを含み、
トランジスタのゲート電極と基準電位点との間に、電圧
クランプ用のダイオードを設けて構成される。
極を基準電位点にそれぞれ接続し制御ゲート電極を対応
するワード線にそれぞれ接続した浮遊ゲートを有するＭ
ＯＳトランジスタで形成された複数のメモリセルを含む
メモリセルアレイと、ソース電極，ドレイン電極のうち
の一方を電源電圧供給点に他方を前記ビット線にそれぞ
れ接続したエンハンスメント型のトランジスタ、一端を
制御電圧供給点に他端を前記トランジスタのゲート電極
にそれぞれ接続した抵抗、及びドレイン電極を前記抵抗
の他端にソース電極を前記基準電位点にそれぞれ接続し
制御ゲート電極に基準電圧を受け前記メモリセルを形成
するＭＯＳトランジスタと同種かつ同一製造工程で形成
されて浮遊ゲートを有するＭＯＳトランジスタによるリ
ファレンストランジスタを備えた書込み回路とを含み、
トランジスタのゲート電極と基準電位点との間に、電圧
クランプ用のダイオードを設けて構成される。
【００２１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２２】図１は本発明の第１の実施例を示す回路図
である。
である。
【００２３】この実施例のメモリセルアレイ１は図４に
示された従来例と同一である。
示された従来例と同一である。
【００２４】この実施例の書込み回路２は、ドレイン電
極を電源電圧Ｖｐ供給点にソース電極をビット線ＢＬに
それぞれ接続したＮチャネルエンハンスメント型のトラ
ンジスタＱ１と、一端をビット線選択信号Ｖｂの電圧供
給点に他端をトランジスタＱ１のゲート電極にそれぞれ
接続した抵抗Ｒ１と、ドレイン電極を抵抗Ｒ１の他端に
ソース電極を基準電位点（接地電位点）にそれぞれ接続
し制御ゲート電極に基準電圧Ｖｒを受けメモリセル（Ｍ
１〜Ｍ３…）を形成するＭＯＳトランジスタと同種，同
一構造，同種かつ同一製造工程で形成されて浮遊ゲート
を有するＭＯＳトランジスタによるリファレンストラン
ジスタＱｒとを備えた構成となっている。すなわち、リ
ファレンストランジスタＱｒとメモリセル（Ｍ１〜Ｍ３
…）のＭＯＳトランジスタのゲート長、基板・浮遊ゲー
ト間絶縁膜厚等は、同一のマスクによるリソグラフィー
及びエッチング工程で規定される。
極を電源電圧Ｖｐ供給点にソース電極をビット線ＢＬに
それぞれ接続したＮチャネルエンハンスメント型のトラ
ンジスタＱ１と、一端をビット線選択信号Ｖｂの電圧供
給点に他端をトランジスタＱ１のゲート電極にそれぞれ
接続した抵抗Ｒ１と、ドレイン電極を抵抗Ｒ１の他端に
ソース電極を基準電位点（接地電位点）にそれぞれ接続
し制御ゲート電極に基準電圧Ｖｒを受けメモリセル（Ｍ
１〜Ｍ３…）を形成するＭＯＳトランジスタと同種，同
一構造，同種かつ同一製造工程で形成されて浮遊ゲート
を有するＭＯＳトランジスタによるリファレンストラン
ジスタＱｒとを備えた構成となっている。すなわち、リ
ファレンストランジスタＱｒとメモリセル（Ｍ１〜Ｍ３
…）のＭＯＳトランジスタのゲート長、基板・浮遊ゲー
ト間絶縁膜厚等は、同一のマスクによるリソグラフィー
及びエッチング工程で規定される。
【００２５】次にこの実施例の動作について説明する。
【００２６】まず書込み動作時には、電源電圧Ｖｐ及び
ビット線選択信号Ｖｂの電圧を高電圧、例えば１２．５
Ｖにする。また基準電圧Ｖｒは例えば５Ｖにする。この
結果、リファレンストランジスタＱｒはオン状態となり
定電流Ｉがそのドレイン電極・ソース電極間及び抵抗Ｒ
１に流れトランジスタＱ１のゲート電極の電位は（１
２．５−Ｒ１・Ｉ）で与えられる。この電位によるトラ
ンジスタＱ１の負荷特性で決まる電圧が節点Ｎ１（ビッ
ト線ＢＬ）すなわち、メモリセル（Ｍ１，Ｍ２，Ｍ３，
…）のドレインに供給される。図２には接点Ｎ１の電圧
電流特性を示す。
ビット線選択信号Ｖｂの電圧を高電圧、例えば１２．５
Ｖにする。また基準電圧Ｖｒは例えば５Ｖにする。この
結果、リファレンストランジスタＱｒはオン状態となり
定電流Ｉがそのドレイン電極・ソース電極間及び抵抗Ｒ
１に流れトランジスタＱ１のゲート電極の電位は（１
２．５−Ｒ１・Ｉ）で与えられる。この電位によるトラ
ンジスタＱ１の負荷特性で決まる電圧が節点Ｎ１（ビッ
ト線ＢＬ）すなわち、メモリセル（Ｍ１，Ｍ２，Ｍ３，
…）のドレインに供給される。図２には接点Ｎ１の電圧
電流特性を示す。
【００２７】次に、メモリセル（Ｍ１，Ｍ２，Ｍ３，
…）のゲート長が製造ばらつきにより、短くなった場合
を考える。メモリセル（Ｍ１〜Ｍ３，…）及びリファレ
ンストランジスタＱｒのゲート長は同一のマスクによる
リソグラフィー及びエッチング工程で規定されるのでリ
ファレンストランジスタＱｒのゲート長も同様に短くな
る。従ってリファレンストランジスタＱｒのオン電流Ｉ
が増加しトランジスタＱ１のゲート電極の電位はより低
くなる。その結果として、節点Ｎ１での電圧電流特性
は、図２中に破線で示すように、電圧の低い方にシフト
する。すなわち本発明によれば、製造ばらつきによりメ
モリセルのゲート長が短くなって従来例のように「書込
みモードでのホール注入による弊害」が生じ易くなって
も、これに応じてメモリセルのドレイン電極に印加され
る電圧が減少するので、前述のメモリセルの記憶データ
の破壊やディプレッション型への移行を防止することが
できる。
…）のゲート長が製造ばらつきにより、短くなった場合
を考える。メモリセル（Ｍ１〜Ｍ３，…）及びリファレ
ンストランジスタＱｒのゲート長は同一のマスクによる
リソグラフィー及びエッチング工程で規定されるのでリ
ファレンストランジスタＱｒのゲート長も同様に短くな
る。従ってリファレンストランジスタＱｒのオン電流Ｉ
が増加しトランジスタＱ１のゲート電極の電位はより低
くなる。その結果として、節点Ｎ１での電圧電流特性
は、図２中に破線で示すように、電圧の低い方にシフト
する。すなわち本発明によれば、製造ばらつきによりメ
モリセルのゲート長が短くなって従来例のように「書込
みモードでのホール注入による弊害」が生じ易くなって
も、これに応じてメモリセルのドレイン電極に印加され
る電圧が減少するので、前述のメモリセルの記憶データ
の破壊やディプレッション型への移行を防止することが
できる。
【００２８】この実施例において、抵抗Ｒ１の値、リフ
ァレンストランジスタＱｒのチャネル幅等を適切に設定
することにより、図２における電圧Ｖ１，Ｖ２を最適に
設定することができる。また、電圧Ｖ１が低電圧方向に
シフトした場合、メモリセルの書込みスピードの低下が
懸念されるが、メモリセルのゲート長も短くなっている
ので、その分書込みスピードが速くなり、結果として相
殺されるため問題はない。
ァレンストランジスタＱｒのチャネル幅等を適切に設定
することにより、図２における電圧Ｖ１，Ｖ２を最適に
設定することができる。また、電圧Ｖ１が低電圧方向に
シフトした場合、メモリセルの書込みスピードの低下が
懸念されるが、メモリセルのゲート長も短くなっている
ので、その分書込みスピードが速くなり、結果として相
殺されるため問題はない。
【００２９】同様のことが、基板・浮遊ゲート間絶縁膜
厚についても言える。
厚についても言える。
【００３０】図３は本発明の第２の実施例の書込み回路
の部分の回路図である。
の部分の回路図である。
【００３１】この実施例が図１に示された第１の実施例
と相違する点は、抵抗Ｒ１とリファレンストランジスタ
Ｑｒのドレイン電極との接続点とトランジスタＱ１のゲ
ート電極との間に、入力端を前記接続点に出力端をトラ
ンジスタＱ１のゲート電極にそれぞれ接続した電圧増幅
器Ａ１を設け、トランジスタＱ１のゲート電極と基準電
位点との間に電圧クランプ用のクランプダイオードＤ１
を設けた点にある。
と相違する点は、抵抗Ｒ１とリファレンストランジスタ
Ｑｒのドレイン電極との接続点とトランジスタＱ１のゲ
ート電極との間に、入力端を前記接続点に出力端をトラ
ンジスタＱ１のゲート電極にそれぞれ接続した電圧増幅
器Ａ１を設け、トランジスタＱ１のゲート電極と基準電
位点との間に電圧クランプ用のクランプダイオードＤ１
を設けた点にある。
【００３２】この実施例においては、電圧増幅率Ａを適
切に設定することにより、抵抗Ｒ１とリファレンストラ
ンジスタＱｒのドレイン電極との接続点での電位変化に
応じたトランジスタＱ１のゲート電極の電位変化率を任
意に設定することでき、電圧Ｖ１，Ｖ２の最適な設定が
より容易に行える。また、トランジスタＱ１のゲート電
極に電圧クランプ用のクランプダイオードＤ１が接続さ
れているので、これにより、製造ばらつきでメモリセル
（Ｍ１〜Ｍ３…）のゲート長が長く出来上がった場合に
も、トランジスタＱ１の電位をクランプダイオードＤ１
の逆耐圧で決まる電位以上に上がらないようにできるの
で、メモリセルのドレイン電極に印加される電圧の上限
を設定することができる。このためメモリセルのゲート
長が長く出来上った場合にメモリセルのドレイン電極に
過電圧がかかるのを有効に防止できる。
切に設定することにより、抵抗Ｒ１とリファレンストラ
ンジスタＱｒのドレイン電極との接続点での電位変化に
応じたトランジスタＱ１のゲート電極の電位変化率を任
意に設定することでき、電圧Ｖ１，Ｖ２の最適な設定が
より容易に行える。また、トランジスタＱ１のゲート電
極に電圧クランプ用のクランプダイオードＤ１が接続さ
れているので、これにより、製造ばらつきでメモリセル
（Ｍ１〜Ｍ３…）のゲート長が長く出来上がった場合に
も、トランジスタＱ１の電位をクランプダイオードＤ１
の逆耐圧で決まる電位以上に上がらないようにできるの
で、メモリセルのドレイン電極に印加される電圧の上限
を設定することができる。このためメモリセルのゲート
長が長く出来上った場合にメモリセルのドレイン電極に
過電圧がかかるのを有効に防止できる。
【００３３】上述の第１，第２の実施例においては、リ
ファレンストランジスタＱｒの浮遊ゲートが、メモリセ
ル（Ｍ１〜Ｍ３…）と同様に、電気的に絶縁されている
ものとして説明してきたが、このリファレンストランジ
スタＱｒの浮遊ゲートと制御ゲート電極とを電気的に短
絡させてもよい。この場合、浮遊ゲート・制御ゲート間
絶縁膜厚の依存性がなくなるので、ゲート長及び基板・
浮遊ゲート間絶縁膜厚以外のばらつき要因が少なくな
り、より確実にメモリセル（Ｍ１〜Ｍ３…）の印加電圧
を制御できる。
ファレンストランジスタＱｒの浮遊ゲートが、メモリセ
ル（Ｍ１〜Ｍ３…）と同様に、電気的に絶縁されている
ものとして説明してきたが、このリファレンストランジ
スタＱｒの浮遊ゲートと制御ゲート電極とを電気的に短
絡させてもよい。この場合、浮遊ゲート・制御ゲート間
絶縁膜厚の依存性がなくなるので、ゲート長及び基板・
浮遊ゲート間絶縁膜厚以外のばらつき要因が少なくな
り、より確実にメモリセル（Ｍ１〜Ｍ３…）の印加電圧
を制御できる。
【００３４】本発明においては、メモリセルのゲート長
や基板・浮遊ゲート間絶縁膜厚の許容製造範囲が広げら
れ、また負荷曲線の設定に際しメモリセルが細くなった
場合や基板・浮遊ゲート間絶縁膜厚が薄くなった場合を
見込んだマーシンをとる必要がなくなるので、負荷曲線
の回路パラメータの許容範囲も広げることが可能とな
る。従って、従来よりも歩留りの高い不揮発性半導体記
憶装置が得られ、また、書込み動作の信頼性も向上させ
ることができる。例えば、抵抗Ｒ１の値を約３０ＫΩ、
リファレンストランジスタＱ１のチャネル幅をメモリセ
ルと同じに設定した時、従来例と比較してメモリセルの
ゲート長の許容製造範囲を約５０％広げることができ
た。
や基板・浮遊ゲート間絶縁膜厚の許容製造範囲が広げら
れ、また負荷曲線の設定に際しメモリセルが細くなった
場合や基板・浮遊ゲート間絶縁膜厚が薄くなった場合を
見込んだマーシンをとる必要がなくなるので、負荷曲線
の回路パラメータの許容範囲も広げることが可能とな
る。従って、従来よりも歩留りの高い不揮発性半導体記
憶装置が得られ、また、書込み動作の信頼性も向上させ
ることができる。例えば、抵抗Ｒ１の値を約３０ＫΩ、
リファレンストランジスタＱ１のチャネル幅をメモリセ
ルと同じに設定した時、従来例と比較してメモリセルの
ゲート長の許容製造範囲を約５０％広げることができ
た。
【００３５】
【発明の効果】以上説明したように本発明は、メモリセ
ルに書込み用の電圧を供給するトランジスタのゲート電
極の電位を、一端を制御電圧供給端に接続した抵抗と、
ドレイン電極を前記抵抗の他端にソース電極を基準電位
点に接続し制御ゲート電極に基準電圧を受けメモリセル
と同種かつ同一製造工程で形成されて浮遊ゲートを有す
るＭＯＳトランジスタとの接続点の電位で制御する構成
とすることにより、上記ＭＯＳトランジスタ及びメモリ
セルに対する製造ばらつきの相関関係により、メモリセ
ルのゲート長や基板・浮遊ゲート間絶縁膜の製造ばらつ
きが生じても、所定のメモリセルへの書込み時、他のメ
モリセルの記憶データ破壊やディプレッション型への移
行を防止できる効果がある。
ルに書込み用の電圧を供給するトランジスタのゲート電
極の電位を、一端を制御電圧供給端に接続した抵抗と、
ドレイン電極を前記抵抗の他端にソース電極を基準電位
点に接続し制御ゲート電極に基準電圧を受けメモリセル
と同種かつ同一製造工程で形成されて浮遊ゲートを有す
るＭＯＳトランジスタとの接続点の電位で制御する構成
とすることにより、上記ＭＯＳトランジスタ及びメモリ
セルに対する製造ばらつきの相関関係により、メモリセ
ルのゲート長や基板・浮遊ゲート間絶縁膜の製造ばらつ
きが生じても、所定のメモリセルへの書込み時、他のメ
モリセルの記憶データ破壊やディプレッション型への移
行を防止できる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作及び効果を説明す
るための所定の接点の電圧電流特性図である。
るための所定の接点の電圧電流特性図である。
【図３】本発明の第２の実施例の書込み回路の回路図で
ある。
ある。
【図４】従来の不揮発性半導体記憶装置の一例を示す回
路図である。
路図である。
【図５】図４に示された不揮発性半導体記憶装置の動作
を説明するためのメモリセル及び所定の接点の電圧電流
特性図である。
を説明するためのメモリセル及び所定の接点の電圧電流
特性図である。
【図６】図４に示された不揮発性半導体記憶装置の動作
及び課題を説明するためのメモリセルの断面模式図であ
る。
及び課題を説明するためのメモリセルの断面模式図であ
る。
【図７】図４に示された不揮発性半導体記憶装置の動作
及び課題を説明するためのメモリセルの限界印加電圧特
性図である。
及び課題を説明するためのメモリセルの限界印加電圧特
性図である。
【図８】図４に示された不揮発性半導体記憶装置の課題
を説明するためのメモリセルの模式図である。
を説明するためのメモリセルの模式図である。
１ メモリセルアレイ ２，２ａ，２ｂ 書込み回路 １１ 基板 １２ ソース領域 １３ ドレイン領域 １４ 浮遊ゲート １５ 制御ゲート電極 ２０ ドレイン空乏層 ２１ チャネル領域 Ａ１ 電圧増幅器 ＢＬ ビット線 Ｄ１ クランプダイオード Ｍ１〜Ｍ３ メモリセル Ｑ１ トランジスタ Ｑｒ リファレンストランジスタ Ｒ１ 抵抗 ＷＬ１〜ＷＬ３ ワード線
Claims (2)
- 【請求項１】 ドレイン電極をビット線にソース電極を
基準電位点にそれぞれ接続し制御ゲート電極を対応する
ワード線にそれぞれ接続した浮遊ゲートを有するＭＯＳ
トランジスタで形成された複数のメモリセルを含むメモ
リセルアレイと、ソース電極，ドレイン電極のうちの一
方を電源電圧供給点に他方を前記ビット線にそれぞれ接
続したエンハンスメント型のトランジスタ、一端を制御
電圧供給点に他端を前記トランジスタのゲート電極にそ
れぞれ接続した抵抗、及びドレイン電極を前記抵抗の他
端にソース電極を前記基準電位点にそれぞれ接続し制御
ゲート電極に基準電圧を受け前記メモリセルを形成する
ＭＯＳトランジスタと同種かつ同一製造工程で形成され
て浮遊ゲートを有するＭＯＳトランジスタによるリファ
レンストランジスタを備えた書込み回路とを含み、抵抗
とリファレンストランジスタのドレイン電極との接続点
とトランジスタのゲート電極との間に、入力端を前記接
続点に出力端を前記ゲート電極にそれぞれ接続した電圧
増幅器を設けた - 【請求項２】 ドレイン電極をビット線にソース電極を
基準電位点にそれぞれ接続し制御ゲート電極を対応する
ワード線にそれぞれ接続した浮遊ゲートを有するＭＯＳ
トランジスタで形成された複数のメモリセルを含むメモ
リセルアレイと、ソース電極，ドレイン電極のうちの一
方を電源電圧供給点に他方を前記ビット線にそれぞれ接
続したエンハンスメント型のトランジスタ、一端を制御
電圧供給点に他端を前記トランジスタのゲート電極にそ
れぞれ接続した抵抗、及びドレイン電極を前記抵抗の他
端にソース電極を前記基準電位点にそれぞれ接続し制御
ゲート電極に基準電圧を受け前記メモリセルを形成する
ＭＯＳトランジスタと同種かつ同一製造工程で形成され
て浮遊ゲートを有するＭＯＳトランジスタによるリファ
レンストランジスタを備えた書込み回路とを含み、トラ
ンジスタのゲート電極と基準電位点との間に、電圧クラ
ンプ用のダイオードを設けたことを特徴とする不揮発性
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP873393A JP3306942B2 (ja) | 1993-01-22 | 1993-01-22 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP873393A JP3306942B2 (ja) | 1993-01-22 | 1993-01-22 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06223584A JPH06223584A (ja) | 1994-08-12 |
| JP3306942B2 true JP3306942B2 (ja) | 2002-07-24 |
Family
ID=11701158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP873393A Expired - Fee Related JP3306942B2 (ja) | 1993-01-22 | 1993-01-22 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3306942B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69325278T2 (de) * | 1993-12-31 | 1999-11-11 | St Microelectronics Srl | Nichtflüchtige, elektrisch programmierbare Halbleiterspeicheranordnung mit einem Spannungsregler |
| EP0661716B1 (en) * | 1993-12-31 | 1999-07-21 | STMicroelectronics S.r.l. | Voltage regulator for non-volatile semiconductor memory devices |
| JP2002009183A (ja) * | 2000-06-26 | 2002-01-11 | Nec Corp | 半導体記憶装置およびその製造方法 |
-
1993
- 1993-01-22 JP JP873393A patent/JP3306942B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06223584A (ja) | 1994-08-12 |
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