JP2000077627A

JP2000077627A - 半導体素子

Info

Publication number: JP2000077627A
Application number: JP10354073A
Authority: JP
Inventors: Shigeki Tomishima; 茂樹冨嶋; Tsukasa Oishi; 司大石; Hiroki Shimano; 裕樹島野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-06-17
Filing date: 1998-12-14
Publication date: 2000-03-14

Abstract

(57)【要約】【課題】レーザでブローする必要のないアドレスプロ
グラム素子を提供する。【解決手段】半導体基板１上に第１の薄いゲート酸化
膜２を形成し、その上に第１のゲート電極３を形成し、
その上に厚い第２のゲート酸化膜４を形成し、さらにそ
の上に第２のゲート電極５を形成し、このような素子を
逆極性のＭＯＳトランジスタと直列接続し、さらに交差
接続してラッチ回路を構成し、プログラムしたいデータ
と逆データをプログラム素子に書込み、電源立上げ時に
ラッチの重みが変化していることでプログラムされた情
報を読出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体素子に関
し、特に、半導体装置の冗長判定用の半導体素子に関す
る。

【０００２】

【従来の技術】従来より、ＳＲＡＭやＤＲＡＭなどのよ
うな半導体記憶装置は製造における歩留りを向上させる
ために冗長回路を備えている。製造された半導体記憶装
置に欠陥が存在するとき、その半導体記憶装置は冗長回
路の機能により救済される。すなわち、従来の半導体記
憶装置では、欠陥メモリセルを含む行または列が、予め
定められたスペア行または列と機能的に置き換えられ
る。そのために半導体記憶装置には、スペア用のメモリ
セルと、欠陥が存在する位置を示す欠陥アドレスをプロ
グラムするためのアドレスプログラム回路とが設けられ
る。

【０００３】図２０は従来の冗長判定回路を示す図であ
る。図２０において、プリチャージ回路１２０はコモン
ノード１２１をプリチャージするものであり、このコモ
ンノード１２１に相補アドレス信号が入力される。コモ
ンノード１２１と接地間には、ヒューズ１１０とｎチャ
ネルＭＯＳトランジスタ１００〜ヒューズ１１８とｎチ
ャネルＭＯＳトランジスタ１０８の直列回路が並列に接
続される。各ｎチャネルＭＯＳトランジスタ１００〜１
０８のゲートにはアドレス信号が入力される。

【０００４】このような冗長判定回路において、欠陥ア
ドレスをプログラムするために、レーザを用いて各ヒュ
ーズ１１０〜１１８のいずれかがブローされる。ヒュー
ズが切れていなければ、対応するアドレス信号が入力さ
れて対応のｎチャネルＭＯＳトランジスタが導通してプ
リチャージされた電圧が放電されてコモンノード１２１
の電位が低下する。しかし、ヒューズがブローされてい
れば、対応のｎチャネルＭＯＳトランジスタが導通して
も放電されない。

【０００５】図２１は図２０に示したアドレスプログラ
ム回路の動作を説明するためのタイムチャートである。

【０００６】図２１（ａ）のクロックサイクルで、コマ
ンド信号により図２１（ｂ）に示すバンク活性化信号が
「Ｈ」レベルになると、図２１（ｃ）に示すバンクフラ
グが「Ｈ」レベルになり、プリチャージ信号／ＰＣが一
時的にオフにするために「Ｈ」レベルにされる。ここで
入力された相補アドレスとプログラムされたアドレスと
が一致すると、図２１（ｅ）に示す比較結果ＭＩＳＳの
電位は変わらず、図２１（ｇ）に示すスペア用メモリセ
ルのワード線ＳＷＬが活性化される。しかし、入力され
た相補アドレスとプログラムされたアドレスとが一致し
ていなければ、比較結果ＭＩＳＳの電位が変化し、図２
１（ｆ）に示す通常のメモリセルのワード線ＭＷＬが活
性化される。

【０００７】

【発明が解決しようとする課題】しかしながら、図２０
に示すようなヒューズ１１０〜１１８をブローしてプロ
グラムするためには、ブローするためのレーザ装置など
が必要であり、そのための余分な投資が必要になってく
るという問題点があった。

【０００８】それゆえに、この発明の主たる目的は、ヒ
ューズをブローする必要がなく、比較的容易にプログラ
ムが可能な半導体素子を提供することである。

【０００９】

【課題を解決するための手段】請求項１に係る発明は、
半導体素子であって、半導体基板上に形成される２種類
の厚みの異なるゲート酸化膜と、ゲート酸化膜の上に形
成されるゲート電極を含み、２種類のゲート酸化膜はそ
れぞれが重なる領域を含む。

【００１０】請求項２に係る発明では、請求項１の２種
類の厚みの異なるゲート酸化膜は、上層となるゲート酸
化膜と、下層となるゲート酸化膜とを含み、ゲート電極
は上層のゲート酸化膜と下層のゲート酸化膜のそれぞれ
の上に形成されるゲート電極を含み、上層のゲート酸化
膜とゲート電極とからなるゲート構造の一部と、下層の
ゲート酸化膜とゲート電極とからなるゲート構造が異な
る。

【００１１】請求項３に係る発明では、請求項２の半導
体素子はプログラム素子を形成する。

【００１２】請求項４に係る発明では、請求項２の下層
のゲート構造はトランジスタのフローティング構造を形
成する。

【００１３】請求項５に係る発明では、請求項４のフロ
ーティング構造のトランジスタはそのしきい値を変更す
ることによってプログラムするプログラム素子を形成す
る。

【００１４】請求項６に係る発明では、請求項５のプロ
グラム素子はラッチ回路の一部に使用される。

【００１５】請求項７に係る発明では、請求項６のラッ
チ回路にはプログラムデータと逆のデータが書込まれて
プログラムされる。

【００１６】請求項８に係る発明では、請求項６のラッ
チ回路に流れ込む電流を制限するための素子を含む。

【００１７】請求項９に係る発明では、請求項４のフロ
ーティング構造のトランジスタはソースドレイン領域を
含み、さらに上層のゲート電極と下層のゲート電極とソ
ース領域とドレイン領域に接続される４つのノードを含
む。

【００１８】請求項１０に係る発明では、請求項９の下
層のゲート電極のノードはある電位に充電されるととも
に、ソース電極のノードがある電位に充電され、ドレイ
ン領域のノードにアドレス信号が入力され、上層のゲー
ト電極のノードが高電位にされたとき、ソース電極のノ
ードは低電位になっていれば下層のゲート酸化膜の破壊
されていないことが判別され、ソース電極のノードが高
電位になっていれば、下層のゲート酸化膜が破壊されて
プログラムされたことが判別される。

【００１９】請求項１１に係る発明では、ゲート酸化膜
とその上に形成されるゲート電極とからなる上層のゲー
ト構造と、ゲート構造の下層の一部に形成されるゲート
酸化膜を含む。

【００２０】請求項１２に係る発明では、請求項１１の
半導体素子はプログラム素子を形成する。

【００２１】請求項１３に係る発明では、請求項１２の
プログラム素子は下層の一部に形成されるゲート酸化膜
を破壊することによってプログラムされる。

【００２２】請求項１４に係る発明では、請求項１３の
プログラム素子はラッチ回路の一部に使用される。

【００２３】請求項１５に係る発明では、請求項１４の
ラッチ回路にはプログラムデータと逆のデータが書込ま
れてプログラムされる。

【００２４】請求項１６に係る発明では、請求項１５の
ラッチ回路に流れ込む電流を制限するための素子を含
む。

【００２５】請求項１７に係る発明はアドレスをプログ
ラムするための半導体素子であって、半導体基板上に形
成される厚い第１のゲート酸化膜と、その上に形成され
る薄い第２のゲート酸化膜とを備え、厚い第１のゲート
酸化膜の一部が削除され、その部分に薄い第２のゲート
酸化膜が形成され、さらにその上にゲート電極が形成さ
れたトランジスタを含む。

【００２６】請求項１８に係る発明では、請求項１７の
トランジスタのチャネル領域とゲート電極との間でプロ
グラムされる。

【００２７】請求項１９に係る発明では、請求項１７の
トランジスタはアレイ状に配列される。

【００２８】

【発明の実施の形態】図１はこの発明の一実施形態のア
ドレスプログラム素子の断面構造および製造工程を示す
図である。

【００２９】図１において、この発明の一実施形態のア
ドレスプログラム素子は、薄い酸化膜と厚い酸化膜の２
種類のゲート酸化膜を有している。すなわち、図１
（ｂ）に示すように、半導体基板１上に活性領域と分離
領域を形成した後、薄い酸化膜（ゲート酸化膜）２が生
成され、その上にゲート電極３が形成される。ゲート電
極３の電極材料としては、たとえばポリシリコン，Ｔｉ
Ｓｉ，ＷＳｉ，メタルなどが用いられる。

【００３０】ゲート電極３は図１（ｃ）に示すように、
パターニングされた後、図１（ｄ）に示すように半導体
基板１とゲート電極３とを覆うように厚い酸化膜４が形
成され、さらにその上に再びゲート電極５が形成され、
これらが図１（ｅ）に示すようにパターニングされる。
それによって、図１（ａ）に示すように、１段目のゲー
ト電極３と２段目のゲート電極５との二重構造を有する
プログラム素子が構成される。

【００３１】なお、図１に示した例では、１段目のゲー
ト電極３が２段目のゲート電極５とオーバラップして部
分的に覆うようにしているが、２段目のゲート電極５全
体によって覆われるようにしてもよい。これらの構成に
は、その後ウェルやソースドレインなどトランジスタの
形成に必要な工程が付加されるが、ここでは図示を省略
している。

【００３２】図２はこの発明の他の実施形態のアドレス
プログラム素子の断面構造および製造工程を示す図であ
る。

【００３３】まず、図２（ｂ）に示すように、半導体基
板１上に薄い酸化膜のゲート酸化膜２が形成された後、
図２（ｃ）に示すようにパターニングされる。その後、
図２（ｄ）に示すように、次の厚い酸化膜を覆いたくな
い部分にレジスト６が形成される。そして、レジスト６
を除いた部分に厚い酸化膜４が形成され、その後レジス
ト６が除去され、その上に図２（ｅ）に示すようなゲー
ト電極５が形成される。そして、これが図２（ｆ）に示
すようにパターニングされ、図２（ａ）に示すようにゲ
ート構造の中で部分的にゲート酸化膜の薄い部分と厚い
部分とが形成される。

【００３４】さらに、図１と同様にして、これらの構造
にはウェルやソースドレインなどトランジスタ形成に必
要な工程が付加されるが、その説明は省略する。

【００３５】図３はこの発明のさらに他の実施形態のア
ドレスプログラム素子の断面構造および製造工程を示す
図である。この実施形態は、まず厚い酸化膜を形成し、
続いて薄い酸化膜と電極とを形成するものである。すな
わち、図３（ｂ）に示すように、半導体基板１上に活性
領域と分離領域を生成した後、厚い酸化膜（ゲート酸化
膜）３が形成される。そして、図３（ｃ）に示すよう
に、ゲート酸化膜３がパターニングされ、図３（ｄ）に
示すように薄い酸化膜２が全体に形成される。さらに、
その上にゲート電極５が形成され、これらをパターニン
グすることによって、ゲート構造の中で部分的にゲート
酸化膜が薄い部分と厚い部分が形成される。このとき、
厚い酸化膜４の除去領域が微小であると、次の薄い酸化
膜２の厚さにムラが生じる。このムラを微小領域の部分
で薄くなるようにすることができる。これらの構造に
は、その後ウェルやソースドレインなどトランジスタ形
成に必要な工程が付加されるが、その説明を省略する。

【００３６】図４は図３に示したアドレスプログラム素
子を別方向から見た断面図である。この発明による構造
をプログラム素子として利用する場合には、電界を加え
ることによってソースドレイン領域から延びるチャネル
７とゲート電極５の間に形成される薄い酸化膜２１が破
壊される。

【００３７】図５は図４に示したプログラム素子の上面
図である。図４に示したように、厚い酸化膜３が薄い酸
化膜２１を囲む形になっており、破壊された部分のリー
ドはゲート電極５１に正の電圧を印加したときに、ゲー
トリーク電流としてオンした厚い酸化膜３のチャネルを
介して活性領域８で検出される。

【００３８】図６は図５に示したプログラム素子をアレ
イ状に配置した上面図である。図６において、多数のア
ドレスプログラム素子１０がｘ，ｙ方向に配置されてい
る。なお、各アドレスプログラム素子１０の活性領域５
１は図５では素子の両側に形成されていたが、この図６
では片側にしか形成されていない。各活性領域５１はｙ
方向に延びる配線２１に接続され、チャネル領域はｘ方
向に延びるゲート配線２２に接続されている。

【００３９】これらのアドレスプログラム素子１０をプ
ログラムするときには、各ゲートと各活性領域５１を接
続する配線２１と２２との間に電圧を印加して電界をか
けることによって薄い酸化膜２１が破壊される。たとえ
ば、アドレスプログラム素子１０がｎチャネルＭＯＳで
形成されていれば、対応する素子のゲート配線２２に正
電圧をかけてチャネルを形成し、配線２１側に負電圧を
印加して電界が大きくされる。

【００４０】他のプログラム素子には、対応のゲート配
線２２に正電圧がかけられていれば、対応の配線２１が
接地されることによって、かかる電界が小さくされ、そ
れによってプログラムされることはない。また、配線２
１に負電圧の印加された他の素子は、ゲート配線２２を
接地することによって、電界が小さくされてそれによっ
てプログラムされることはない。

【００４１】逆に、アドレスプログラム素子１０がｐチ
ャネルＭＯＳであれば、上述とは逆の電圧を印加すれば
よい。

【００４２】図７は図６のようにプログラムされた素子
の読出方法を説明するための図である。

【００４３】図７において、ラインＳ１〜Ｓ４と、ライ
ンＭ１およびＭ２のそれぞれの交点にこの発明によるア
ドレスプログラム素子１０が接続されている。なお、図
７において●が破壊された酸化膜を有する素子であり、
○は酸化膜が破壊されていない素子である。ラインＭ
１，Ｍ２にはそれぞれコンパレータ３１，３２が接続さ
れていて、コンパレータ３１，３２はラインＭ１，Ｍ２
から与えられる信号と基準電位とを比較する。

【００４４】ラインＳ１〜Ｓ４に入力される入力信号
が、Ｓ１＝Ｈ，Ｓ２＝Ｌ，Ｓ３＝Ｈ，Ｓ４＝Ｌであれ
ば、ラインＭ１側は「Ｈ」レベルの印加される素子が破
壊されていないので、リーク電流がラインＳ系統からラ
インＭ１に発生しない。しかし、ラインＭ２側は素子１
０ａを介してリーク電流がラインＭ２に生じる。これが
コンパレータ３１，３２で基準電位と比較され、コンパ
レータ３１から「ＨＩＴ」，コンパレータ３２によって
「ＭＩＳＳ」が判別される。

【００４５】図８は図１に示した素子を用いたラッチ回
路の電気回路図である。図８（ａ）に示すように、薄い
酸化膜を有する素子５１，５２をｎチャネルＭＯＳで形
成し、これらとｐチャネルＭＯＳトランジスタ５３，５
４とによってクロスカップル接続される。そして、読
出，書込選択用のアクセストランジスタ５５，５６がそ
れぞれクロスカップ接続点に接続される。ｐチャネルＭ
ＯＳトランジスタ５３，５４のソースには電源電圧が与
えられ、プログラム素子５１，５２のソース側には電源
電位と接地電位とを切換えるためのスイッチ６０が接続
される。

【００４６】素子５１，５２をプログラムするときに
は、プログラムしたいデータと逆のデータがアクセスト
ランジスタ５５，５６を介してラッチ回路に書込まれ
る。たとえば、図８（ｂ）に示すように、アクセストラ
ンジスタ５５を介して「Ｌ」レベル信号がラッチ回路に
与えられ、「Ｈ」レベル信号がアクセストランジスタ５
６を介してラッチ回路に与えられる。

【００４７】そして、スイッチ６０が電源電位側に切換
えられ、「Ｈ」レベル信号がそのゲートに印加される。
その結果素子５１に電流が流れ、薄い酸化膜を介してフ
ローティングなゲートに電子が流れ込み、蓄積される。
このため、素子５１の見掛け上のしきい値が上昇し、駆
動能力が低下する。

【００４８】リード時には図８（ｃ）に示すようにスイ
ッチ６０が接地電位側に切換えられる。そして、電源を
接地電位から徐々に変えていくと、プログラムした素子
５１のしきい値が高くなっているので、素子５１のドレ
インを「Ｌ」レベルに引下げようとする力が弱くなる。
ということは、素子５１のドレインが「Ｌ」レベルに下
がりにくくなる。逆に、素子５２のゲートはそれまでの
しきい値電圧に保たれているので、そのドレインが
「Ｌ」レベルに引下げられる。その後、ラッチ回路は自
己増幅するので、素子５１のドレインが「Ｈ」レベル，
素子５２のドレインが「Ｌ」レベルを保持してデータを
出力する。

【００４９】図９は図８に示したラッチ回路の改良例を
示す回路図である。図に示した例では、電源を立上げる
ときにいずれかの素子５１，５２が「Ｈ」，「Ｌ」レベ
ルを保持するが、電源電位が下がってくると、しきい値
を下げて使われる。しきい値を下げて使うということ
は、オフしている素子を流れる貫通電流が多くなること
である。これを防止するために、たとえばＤＲＡＭのロ
ーサイクルに入ってプログラミング素子を読出すときだ
け、電源をオンにする。通常はスイッチ６０，６１とも
に接地電位側に切換えられるが、図８（ｃ）に示すよう
に、ラッチ回路から情報を読出すときに、スイッチ６１
が電源電位側に切換えられる。これによって、貫通電流
を少なくできる。

【００５０】図１０は電源の立上がり時にラッチ回路に
過大な電流が流れ込むのを防止するようにした例を示す
回路図である。前述の図８および図９に示した例におい
て、電源立上げ時にラッチ回路に過大な電流が流れ込む
と、ノイズが加わり、そのノイズを受け「Ｌ」が「Ｈ」
レベルとして、「Ｈ」が「Ｌ」レベルとして読出すこと
ができなくなるおそれがある。そこで、電源の立上げ時
にラッチ回路にいきなり電流を供給するのではなく、定
電流源６３により電流の立上げ時に位相差を有してラッ
チ回路に電源を立上げる。これにより、誤った読出をな
くし、電源立上げ時のラッシュカレントも削減できる。

【００５１】図１１は図２に示した素子を用いてラッチ
回路を構成した例を示す回路図である。

【００５２】図１１（ａ）において、プログラム素子５
７，５８をｐチャネルＭＯＳで形成し、これらとｎチャ
ネルＭＯＳトランジスタ６４，６５とをクロスカップリ
ングし、クロスカップリングのノードに読出，書込選択
用アクセストランジスタ５５，５６が接続される。そし
て、素子５７，５８のソース側には、電源を高い電位レ
ベルたとえば電源電位よりも高く、薄いゲート酸化膜の
耐圧よりも大きいレベルの電圧と電源電位とを切換える
ためのスイッチ６６が接続される。

【００５３】この実施形態においても、前述の図８と同
様にして、図１１（ｂ）に示すように、プログラムした
データと逆のデータがアクセストランジスタ５５，５６
を介してラッチ回路に書込まれる。その後、スイッチ６
６が電源電位レベルよりも高い電位側に切換えられ、薄
いゲート酸化膜の耐圧よりも大きいレベルの電圧が素子
５７，５８に与えられる。この電圧が印加されることに
よって、「Ｌ」レベルが印加されている素子５７側の薄
い酸化膜が破壊される。それによってプログラムが実行
され、読出時には図１１（ｃ）に示すように、スイッチ
６６が電源電位側に切換えられる。そして、ラッチ回路
の電源立上げ時に素子５８の薄い酸化膜が破壊されてい
ることにより、ラッチの重みが変化していることでプロ
グラム情報が検出される。すなわち、酸化膜が破壊され
た素子５８を介して電源側よりリーク電流が流れ込み、
破壊されていない側の素子５７の共通ノードが充電さ
れ、破壊された側の素子５８の共通ノードは厚い酸化膜
のｐチャネルＭＯＳ部分のゲート電圧が「Ｈ」レベルに
固定されることで、電源からのリーク電流が流入するこ
となく、ｎチャネルＭＯＳトランジスタ６５がオンして
放電する。これにより、ラッチの方向性が決定される。

【００５４】図１１（ｄ）は図１１（ａ）に示した回路
図の等価回路図である。図１２はこの発明の一実施形態
のアドレスプログラム素子を用いた冗長判定回路を示す
図であり、図１６に示した従来例に対応している。図１
２において、プリチャージ回路１２０によってプリチャ
ージされるコモンノード１２１にはアドレスプログラム
回路２００，２０１…２０３，２０４が接続され、各ア
ドレスプログラム回路２００，２０１…２０３，２０４
と接地間にはｎチャネルＭＯＳトランジスタ１００〜１
０８が接続される。

【００５５】図１３は図１２に示したアドレスプログラ
ム回路の具体的な回路図である。図１３において、アド
レスプログラム回路２００は、図１に示した素子を用い
て構成される。すなわち、薄い酸化膜を有する素子２１
１，２１２がｎチャネルＭＯＳトランジスタで形成さ
れ、これらとｐチャネルＭＯＳトランジスタ２１３，２
１４とによってクロスカップル接続されてラッチ回路が
構成される。ｐチャネルＭＯＳトランジスタ２１３，２
１４のソースと電源との間にはｎチャネルＭＯＳトラン
ジスタ２１７が接続され、そのゲートにはラッチプリチ
ャージ信号／ＬＰＣが与えられる。また、素子２１１，
２１２のソースと接地間にはスイッチ２１０が接続され
る。

【００５６】ラッチ回路のクロスカップル接続点には、
書込，読出アクセス用のｎチャネルＭＯＳトランジスタ
２１５，２１６のソースが接続され、それぞれのドレイ
ンにはプログラム時のアドレス信号が入力される。ｎチ
ャネルＭＯＳトランジスタ２１５，２１６のゲートには
プログラム時のライト信号が入力される。コモンノード
と接地間にはｎチャネルＭＯＳトランジスタ２１８と１
００の直列回路およびｎチャネルＭＯＳトランジスタ２
１９と１０１の直列回路が接続され、ｎチャネルＭＯＳ
トランジスタ２１８，２１９のゲートはラッチ回路のク
ロスカップリング点に接続され、ｎチャネルＭＯＳトラ
ンジスタ１００，１０１のゲートには相補アドレス信号
が入力される。

【００５７】図１４および図１５は図１２および図１３
に示した回路の動作を説明するためのタイムチャートで
あり、特に、図１４は列系を冗長として使う場合の動作
を示し、図１５は行系を冗長として使う場合の動作を示
す。

【００５８】図１３において、プログラム時には、ｎチ
ャネルＭＯＳトランジスタ２１５，２１６のゲートに
「Ｈ」レベルのライト信号が与えられ、これらのトラン
ジスタ２１５，２１６が導通し、それぞれのドレインに
プログラム時のアドレス信号が入力される。スイッチ２
１５が電源側に切換えられ、前述の図８（ｂ）で説明し
たように、プログラムしたデータに応じて素子２１１，
２１２のいずれか一方の見掛け上のしきい値が上昇し、
駆動能力が低下するようにプログラムされる。

【００５９】一方、読出時には、前述の図１７に示す従
来例と同様にして、図１４（ａ）に示すクロックサイク
ルで図１４（ｂ）に示すようにメモリが活性化され、コ
マンド信号に基づいてバンク活性化信号が立上げられ、
図１４（ｃ）に示すようにバンクフラグが「Ｈ」レベル
になる。

【００６０】メモリの活性化と同時に図１４（ｄ）に示
すラッチプリチャージ信号／ＬＰＣが「Ｌ」レベルに立
下がり、図１３に示すｐチャネルＭＯＳトランジスタ２
１７が導通し、ラッチ回路がプリチャージされる。スイ
ッチ２１０がスイッチ側に切換えられると、前述の図８
（ｃ）で説明したようにラッチ回路からプログラムした
データが読出され、ｎチャネルＭＯＳトランジスタ２１
８，２１９のゲートに与えられる。

【００６１】ｎチャネルＭＯＳトランジスタ１００，１
０１のゲートには相補のアドレス信号が入力されてお
り、プログラムされたデータと相補のアドレスが一致し
ていなければコモンノードの電位が接地電位となり、一
致していればコモンノードの電位が変化しない。このた
め、プログラムされたデータと相補アドレスとが一致し
ていれば、図１４（ｆ）に示すように比較結果ＭＩＳＳ
の電位が変わらず、図１４（ｈ）に示すスペア用のメモ
リセルのワード線ＳＷＬが活性化される。逆に一致して
いなければ比較結果ＭＩＳＳの電位が変化し、図１４
（ｇ）に示す通常のメモリセルのワード線ＭＷＬが活性
化される。

【００６２】図１６はこの発明のさらに他の実施形態の
アドレスプログラム素子の断面構造を示す図である。こ
の図１６に示したアドレスプログラム素子は、図１
（ａ）に示したアドレスプログラム素子を４端子素子と
して構成したものである。図１６において、ノード（端
子）Ａはｎ⁺層１１，ノードＢはｎ⁺層１２，ノードＣ
はゲート電極５，ノードＤはゲート電極３にそれぞれ接
続される。

【００６３】図１７は図１６に示したアドレスプログラ
ム素子を破壊してプログラムする手順を説明するための
図である。ノードＤより高電圧が印加され、デコードさ
れたアドレス信号がノードＡに与えられると、ｎ⁺層１
１が接地電位に下げられる。ノードＡとＤとの電位差に
より、ゲート電極３の下の薄いゲート酸化膜２のエッジ
で破壊が起こる。ここで、ゲート酸化膜２が薄いため、
通常の酸化膜で十分に耐圧のある低いレベルでも破壊が
起こりやすくなっている。

【００６４】次に、上述のごとくゲート破壊が正常に行
なわれたかを検知するには、次のようにして行なわれ
る。まず、ノードＤよりフローティングゲートが「Ｈ」
レベルに充電されるとともに、ノードＢよりｎ⁺層１２
が「Ｈ」レベルに充電される。デコードされたアドレス
信号によりノードＡが接地レベルにされる。さらに、ノ
ードＣから２層目のゲート電極が「Ｈ」レベルにされ
る。

【００６５】もし、ゲート酸化膜２が破壊されていなけ
れば、フローティングゲートは「Ｈ」レベルのままであ
るため、ノードＡとＢの間は薄膜トランジスタと厚膜ト
ランジスタがともにオンし、ノードＢの電位が接地電位
に引かれ、「Ｌ」レベルになる。

【００６６】しかし、ゲートが破壊されていると、フロ
ーティングゲートは接地電位に下がり、ノードＡとＤの
間では薄膜トランジスタがオフするため、ノードＢが接
地電位に引かれず、「Ｈ」レベルのままとなる。このよ
うに、ノードＢが「Ｌ」レベルになっているかあるいは
「Ｈ」レベルになっているかによってゲートが破壊して
いるか否かを容易に検知できる。

【００６７】図１８は図１６に示したアドレスプログラ
ム素子のプログラミングおよび検知動作を行なうための
回路を示す図である。図１８において、ノードＣにはＧ
ａｔｅ信号が与えられ、／Ｐｒｅ信号がＰチャネルトラ
ンジスタ７１のゲートに与えられ、ソースには電源電圧
が与えられる。Ｐチャネルトランジスタ７１のドレイン
はアドレスプログラミング素子１０のノードＢに接続さ
れる。ノードＢからスペア活性化信号ＳＥが出力される
とともに、インバータ７５で反転されて信号ＺＳＥが出
力される。さらに、Ｂｏｏｓｔ信号がＮチャネルトラン
ジスタ７２のゲートに与えられ、ドレインには電源電圧
が与えられ、ソースはノードＤに接続される。Ｎチャネ
ルトランジスタ７３のゲートにはＡｄｄ信号が与えら
れ、ドレインはアドレスプログラム素子１０のノードＡ
に接続される。

【００６８】次に、図１８に示した回路の動作について
説明する。／Ｐｒｅ信号が「Ｌ」レベルにされてスタン
バイ状態となる。Ｇａｔｅ信号を一旦「Ｈ」レベルに立
上げると、ノードＡが「Ｈ」レベルに充電される。続い
て、Ｂｏｏｓｔ信号をたとえば３．３Ｖの外部電源レベ
ルのような高電圧レベルに立上げると、Ｎチャネルトラ
ンジスタ７２がオンし、ノードＤのフローティングゲー
トがｅｘｔＶｃｃ−Ｖｔｈに充電される。

【００６９】デコードされたＡｄｄ信号が「Ｈ」レベル
になると、ノードＡが接地電位まで下がる。このとき、
ノードＤはＶｃｃ−Ｖｔｈの電位になっているため、薄
いゲート酸化膜のエッジで破壊が起こる。この破壊によ
り、ノードＤのレベルが下がると、Ｎチャネルトランジ
スタ７２に流れる電流が増加し、ゲートエッジでの破壊
が確実なものにされる。

【００７０】なお、Ａｄｄ信号が「Ｈ」レベルにならな
い場合は、ノードＡが接地電位まで下がらず、電位差が
あまりかからないため破壊は起こらない。

【００７１】次に、検知動作について説明する。Ｇａｔ
ｅ信号を「Ｌ」レベルにした状態で、Ｂｏｏｓｔ信号を
一旦「Ｈ」レベルにしてＮチャネルトランジスタ７２を
オンさせ、ノードＤのフローティングゲートを「Ｈ」レ
ベルに充電する。／Ｐｒｅ信号を「Ｈ」レベルに戻し、
Ｐチャネルトランジスタ７１をオフにしてノードＢをフ
ローティングの状態にする。Ｇａｔｅ信号を「Ｈ」レベ
ルにして、２層目のゲート電極であるノードＣを「Ｈ」
レベルにフォースする。デコードされたＡｄｄ信号によ
りＮチャネルトランジスタ７３がオンし、ノードＡが接
地レベルにされる。

【００７２】このとき、ゲートが破壊されていなけれ
ば、フローティングゲートは「Ｈ」レベルのままである
ため、ノードＡとＢの間は両方のトランジスタがオン
し、スペア活性化信号ＳＥが接地レベルに引かれる。し
かし、ゲートが破壊されていれば、フローティングゲー
トは接地電位に下がるため、ノードＡとＢの間は薄膜ト
ランジスタの方がオフするため、スペア活性化信号ＳＥ
が接地電位に引かれず、「Ｈ」レベルのままとなる。

【００７３】図１９は図１８に示した回路を４系統設け
た全体の回路図である。図１９において、アドレスプロ
グラム素子７４１〜７４４，Ｐチャネルトランジスタ７
１１〜７１４、Ｎチャネルトランジスタ７２１〜７２
４，７３１〜７３４，インバータ７５１〜７５４はそれ
ぞれ図１８のアドレスプログラム素子１０，Ｐチャネル
トランジスタ７１，Ｎチャネルトランジスタ７２，７３
およびインバータ７５に対応している。各アドレスプロ
グラム素子７４１〜７４４のノードＢから出力される各
スペア活性化信号ＮＥはＮチャネルトランジスタ７６１
〜７６４のゲートに与えられ、インバータ７５１〜７５
４の出力はＮチャネルトランジスタ７９１〜７９４のゲ
ートに与えられるとともに、Ｎチャネルトランジスタ７
６５〜７６８のゲートに与えられる。各Ｎチャネルトラ
ンジスタ７９１〜７９４はインバータ７５１〜７５４と
ともにハーフラッチを構成する。このために各Ｎチャネ
ルトランジスタ７９１〜７９４のドレインは電源ライン
に接続され、エミッタはノードＢに接続される。各Ｎチ
ャネルトランジスタ７６１〜７６４にはＮチャネルトラ
ンジスタ７７１〜７７４が直列接続され、Ｎチャネルト
ランジスタ７６５〜７６８にはＮチャネルトランジスタ
７７５〜７７８が直列接続され、それぞれのゲートには
相補のアドレス／ＸＡ１〜／ＸＡ４，ＸＡ１〜ＸＡ４が
与えられる。

【００７４】各Ｎチャネルトランジスタ７６１〜７６
４，７６５〜７６８のドレインは共通接続されてノード
Ｘに接続される。ノードＸにはインバータ７８１の入力
とＮチャネルトランジスタ７８２のソースとが接続され
るとともに、その接続点がＰチャネルトランジスタ７８
０によってプリチャージされる。Ｎチャネルトランジス
タ７８２はインバータ７８１とともにハーフラッチを構
成しており、インバータ７８１の出力がゲートに接続さ
れている。

【００７５】図１９の破壊動作は図１８と同様であり、
破壊用のアドレス信号Ａ１〜Ａ４に従って順次アドレス
プログラム素子７４１〜７４４のゲート酸化膜が破壊さ
れる。

【００７６】検知動作では、／Ｐｒｅ信号によってＰチ
ャネルトランジスタ７８０がオンしてノードＸがプリチ
ャージされる。入力のアドレス信号Ａ１〜Ａ４がすべて
「Ｈ」レベルにされ、各ノードＡが接地電位にされる。
そして、相補のアドレス信号／ＸＡ１〜／ＸＡ４，ＸＡ
１〜ＸＡ４のうち１つでもプログラミングされたアドレ
スと異なるアドレスがくるとノードＸは接地電位になる
ため、正常なワード線が立つようにスペア活性化信号Ｎ
Ｅは「Ｈ」レベルになる。しかし、プログラムされたア
ドレス入力では、ノードＸはプリチャージのままとなる
ため、スペア活性化信号ＮＥは「Ｌ」レベルとなる。

【００７７】一方、行系を冗長として使う場合には、図
１５（ａ）に示すように、バンク活性化信号が立上げら
れてからラッチプリチャージ信号／ＬＰＣが「Ｌ」レベ
ルに立下がり、バンクがリセットされると「Ｈ」レベル
に立上げられる。なお、プログラムされたアドレスデー
タと相補のアドレスとの一致，不一致動作は図１４と同
じであり、一致していればスペア用のメモリセルのＳＹ
Ｓ線が活性化され一致していなければ通常のＮＹＳ線が
活性化される。

【００７８】

【発明の効果】以上のように、この発明によれば、半導
体基板上に２種類の厚みの異なるゲート酸化膜の上にゲ
ート電極を形成したトランジスタによってアドレスプロ
グラム素子を構成し、このアドレスプログラム素子をラ
ッチ回路に挿入するかアレイ状に配置することによっ
て、レーザでブローする必要のないプログラム素子を構
成できる。

【図面の簡単な説明】

【図１】この発明の一実施形態のアドレスプログラム
素子の断面構造および製造工程を示す図である。

【図２】この発明の他の実施形態のアドレスプログラ
ム素子の断面構造および製造工程を示す図である。

【図３】この発明のさらに他の実施形態のアドレスプ
ログラム素子の断面構造および製造工程を示す図であ
る。

【図４】図３に示したアドレスプログラム素子を別方
向から見た断面図である。

【図５】図４に示したこの発明のプログラム素子の上
面図である。

【図６】図５に示したプログラム素子をアレイ状に配
置した上面図である。

【図７】図６のようにプログラムされた素子の読出方
法を説明するための図である。

【図８】図１に示したプログラム素子を用いたラッチ
回路の電気回路図である。

【図９】図８に示したラッチ回路の改良例を示す回路
図である。

【図１０】電源の立上げ時にラッチ回路に過大な電流
が流れ込むのを防止するようにした例を示す回路図であ
る。

【図１１】図２に示した素子を用いてラッチ回路を構
成した例を示す回路図である。

【図１２】この発明の一実施形態のアドレスプログラ
ム素子を用いた冗長判定回路を示す図である。

【図１３】図１２に示したアドレスプログラム回路の
具体的な回路図である。

【図１４】図１２および図１３に示した冗長判定回路
を列系に用いた場合の動作を示すタイムチャートであ
る。

【図１５】図１２および図１３に示した冗長判定回路
を行系として用いた場合の動作を示すタイムチャートで
ある。

【図１６】この発明のさらに他の実施形態のアドレス
プログラム素子の断面構造を示す図である。

【図１７】図１６に示したアドレスプログラム素子を
破壊してプログラムする手順を説明するための図であ
る。

【図１８】図１６に示したアドレスプログラム素子の
プログラミングおよび検知動作を行なうための回路を示
す図である。

【図１９】図１８に示した回路を４系統設けた全体の
回路図である。

【図２０】従来のアドレスプログラム回路を示す回路
図である。

【図２１】図２０に示した従来のアドレスプログラム
回路の動作を説明するためのタイムチャートである。

【符号の説明】

１半導体基板、２，２１薄いゲート酸化膜、３，
５，５１ゲート電極、４厚いゲート酸化膜、６レ
ジスト、７チャネル、８活性領域、３１，３２コ
ンパレータ、５１，５２，５７，５８，２１１，２１２
プログラム素子、５３，５４，２１３，２１４，２１
７ｐチャネルＭＯＳトランジスタ、５５，５６，２１
５，２１６アクセストランジスタ、６４，６５，１０
０，１０１，２１８，２１９ｎチャネルＭＯＳトラン
ジスタ。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/088 27/10 ４９１

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成される２種類の厚み
の異なるゲート酸化膜、および前記ゲート酸化膜の上に
形成されるゲート電極を含み、前記２種類のゲート酸化膜はそれぞれが重なる領域を含
むことを特徴とする、半導体素子。
【請求項２】前記２種類の厚みの異なるゲート酸化膜
は、上層となるゲート酸化膜と、下層となるゲート酸化
膜とを含み、前記ゲート電極は、前記上層のゲート酸化膜と前記下層
のゲート酸化膜のそれぞれの上に形成されるゲート電極
を含み、前記上層のゲート酸化膜とゲート電極とからなるゲート
構造の一部と、前記下層のゲート酸化膜とゲート電極と
からなるゲート構造が異なることを特徴とする、請求項
１に記載の半導体素子。
【請求項３】前記半導体素子はプログラム素子を形成
することを特徴とする、請求項１または２に記載の半導
体素子。
【請求項４】前記下層のゲート構造は、トランジスタ
のフローティング構造を形成することを特徴とする、請
求項２に記載の半導体素子。
【請求項５】前記フローティング構造のトランジスタ
はそのしきい値を変更することによってプログラムする
プログラム素子を形成することを特徴とする、請求項４
に記載の半導体素子。
【請求項６】前記プログラム素子はラッチ回路の一部
に使用されることを特徴とする、請求項５に記載の半導
体素子。
【請求項７】前記ラッチ回路にはプログラムデータと
逆のデータが書込まれてプログラムされることを特徴と
する、請求項６に記載の半導体素子。
【請求項８】さらに、前記ラッチ回路に流れ込む電流
を制限するための素子を含むことを特徴とする、請求項
６に記載の半導体素子。
【請求項９】前記フローティング構造のトランジスタ
はソースドレイン領域を含み、さらに前記上層のゲート
電極と前記下層のゲート電極と前記ソース領域と前記ド
レイン領域に接続される４つのノードを含むことを特徴
とする、請求項４に記載の半導体素子。
【請求項１０】前記下層のゲート電極のノードはある
電位に充電されるとともに、前記ソース電極のノードは
ある電位に充電され、前記ドレイン領域のノードにアドレス信号が入力され、
前記上層のゲート電極のノードが高電位にされたとき、
前記ソース電極のノードが低電位になっていれば前記下
層のゲート酸化膜の破壊されていないことが判別され、
前記ソース電極のノードが高電位になっていれば、前記
下層のゲート酸化膜が破壊されてプログラムされたこと
が判別されることを特徴とする、請求項９に記載の半導
体素子。
【請求項１１】ゲート酸化膜とその上に形成されるゲ
ート電極とからなる上層のゲート構造、および前記ゲー
ト構造の下層の一部に形成されるゲート酸化膜を含むこ
とを特徴とする、半導体素子。
【請求項１２】前記半導体素子はプログラム素子を形
成することを特徴とする、請求項１１に記載の半導体素
子。
【請求項１３】前記プログラム素子は、前記下層の一
部に形成されるゲート酸化膜を破壊することによってプ
ログラムされることを特徴とする、請求項１２に記載の
半導体素子。
【請求項１４】前記プログラム素子は、ラッチ回路の
一部に使用されることを特徴とする、請求項１３に記載
の半導体素子。
【請求項１５】前記ラッチ回路には、プログラムデー
タと逆のデータが書込まれてプログラムされることを特
徴とする、請求項１４に記載の半導体素子。
【請求項１６】さらに、前記ラッチ回路に流れ込む電
流を制限するための素子を含むことを特徴とする、請求
項１５に記載の半導体素子。
【請求項１７】アドレスをプログラムするための半導
体素子であって、半導体基板上に形成される厚い第１のゲート酸化膜と、
その上に形成される薄い第２のゲート酸化膜とを備え、
前記厚い第１のゲート酸化膜の一部が削除され、その部
分に前記薄い第２のゲート酸化膜が形成され、さらにそ
の上にゲート電極が形成されたトランジスタを含むこと
を特徴とする、半導体素子。
【請求項１８】前記トランジスタのチャネル領域と前
記ゲート電極との間でプログラムされることを特徴とす
る、請求項１７に記載の半導体素子。
【請求項１９】前記トランジスタはアレイ状に配列さ
れることを特徴とする、請求項１７に記載の半導体素
子。