JPH0491469A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH0491469A JPH0491469A JP2206434A JP20643490A JPH0491469A JP H0491469 A JPH0491469 A JP H0491469A JP 2206434 A JP2206434 A JP 2206434A JP 20643490 A JP20643490 A JP 20643490A JP H0491469 A JPH0491469 A JP H0491469A
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- Japan
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- film
- insulating film
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- drain
- gate electrode
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、電気的にデータ書き込み可能な不揮発性半
導体メモリに関する。
導体メモリに関する。
（ロ）従来の技術
従来、電気的にデータ書き込みが可能で、１度だけしか
書き込みを必要としないメモリとして、紫外線消去型の
ＥＦＲＯＭが使用されている。
書き込みを必要としないメモリとして、紫外線消去型の
ＥＦＲＯＭが使用されている。
また、Ｓ ｔ ０ｔ−９ｉ Ｎ−Ｓ ｉ Ｏｔの三層構
造を有する絶縁膜を破壊するプログラム可能なメモリー
も知られている（電子情報通信学会研究報告会、信学技
報Ｖｏ１．８９ Ｎｏ、６８ ３ＤＭ８９−１５）。
造を有する絶縁膜を破壊するプログラム可能なメモリー
も知られている（電子情報通信学会研究報告会、信学技
報Ｖｏ１．８９ Ｎｏ、６８ ３ＤＭ８９−１５）。
（ハ）発明が解決しようとする課題
前者のＥＦＲＯＭでは、２層ゲート構造を必要とするた
め製造方法を複雑であり、かつ浮遊ゲートに蓄積したデ
ータが長期使用中に流出してデータが失われる危険性が
ある。
め製造方法を複雑であり、かつ浮遊ゲートに蓄積したデ
ータが長期使用中に流出してデータが失われる危険性が
ある。
また、後者の絶縁破壊型メモリではプログラム領域とゲ
ート領域を離す必要があり、素子寸法の縮小が困難であ
った。
ート領域を離す必要があり、素子寸法の縮小が困難であ
った。
この発明の目的は、ＬＳＩ製造後、１度だけデータ書込
を行う電気的書込可能なメモリに於いて、素子寸法の縮
小化を実現でき、電荷流出の危険性のない絶縁膜破壊型
不揮発性半導体メモリを提供することにある。
を行う電気的書込可能なメモリに於いて、素子寸法の縮
小化を実現でき、電荷流出の危険性のない絶縁膜破壊型
不揮発性半導体メモリを提供することにある。
一
一
（ニ）課題を解決するための手段及び作用この発明は、
ソース、ドレインの拡散領域およびゲート電極とを有す
る半導体基板と、ゲート電極直下における半導体基板上
に配設され、ソース側部分のみドレイン側の部分に比し
て小さな絶縁破壊強度を有する絶縁膜で充填された積層
膜とからなり、更に積層膜が、ドレイン側の部分では２
層以上の多層構造を有し、ソース側部分ではドレイン側
部分よりも破壊電圧の小さな絶縁膜部分を有し、それに
よって所定電圧を印加した際、上記絶縁膜部分を破壊す
ることによって１度だけ電気的にデータ書込をおこなわ
しめる不揮発性半導体メモリである。
ソース、ドレインの拡散領域およびゲート電極とを有す
る半導体基板と、ゲート電極直下における半導体基板上
に配設され、ソース側部分のみドレイン側の部分に比し
て小さな絶縁破壊強度を有する絶縁膜で充填された積層
膜とからなり、更に積層膜が、ドレイン側の部分では２
層以上の多層構造を有し、ソース側部分ではドレイン側
部分よりも破壊電圧の小さな絶縁膜部分を有し、それに
よって所定電圧を印加した際、上記絶縁膜部分を破壊す
ることによって１度だけ電気的にデータ書込をおこなわ
しめる不揮発性半導体メモリである。
すなわち、この発明は、電気的破壊型メモリーの破壊部
分をソース側におき、メモリーセル縮小を図るようにし
たものである。
分をソース側におき、メモリーセル縮小を図るようにし
たものである。
本発明の主要点はトランジスタのゲート絶縁膜をソース
部分でのみ破壊しやすくする事であり、そのため、例え
ば第１図に示す実施例に示すように、積層膜のドレイン
側の部分りを５ｉＯｚＳｉＮ−８ｉＯｚの三膜構造とし
、ソース側絶縁膜ＳをＳｉｎ、膜としている。このよう
な膜の組合せにすることでソース側のＳｉＯ２膜を破壊
できる。なお、積層膜のドレイン側部分とソース側絶縁
膜との組合わせは、これに限らず、要は破壊電圧ＢＶが
Ｂ Ｖ ｏ ＞ Ｂ Ｖ ｓとなる材料あるいは膜厚を
選べば良い。
部分でのみ破壊しやすくする事であり、そのため、例え
ば第１図に示す実施例に示すように、積層膜のドレイン
側の部分りを５ｉＯｚＳｉＮ−８ｉＯｚの三膜構造とし
、ソース側絶縁膜ＳをＳｉｎ、膜としている。このよう
な膜の組合せにすることでソース側のＳｉＯ２膜を破壊
できる。なお、積層膜のドレイン側部分とソース側絶縁
膜との組合わせは、これに限らず、要は破壊電圧ＢＶが
Ｂ Ｖ ｏ ＞ Ｂ Ｖ ｓとなる材料あるいは膜厚を
選べば良い。
例えば、他の実施例としてドレイン側の部分りとしてＩ
ＯＭＶ／ａｍの耐圧を有する熱酸化膜を用いることがで
きる。この時、ソース側絶縁膜ＳをＣＶＤ酸化膜にする
と８ＭＶ／ｃｍ以下の耐圧に設定できる。そして、仮に
両膜りおよびＳの厚さを２００人に設定すれば、２０ｖ
以下の電圧でかつ１６ｖ以上の電圧を必要とする。
ＯＭＶ／ａｍの耐圧を有する熱酸化膜を用いることがで
きる。この時、ソース側絶縁膜ＳをＣＶＤ酸化膜にする
と８ＭＶ／ｃｍ以下の耐圧に設定できる。そして、仮に
両膜りおよびＳの厚さを２００人に設定すれば、２０ｖ
以下の電圧でかつ１６ｖ以上の電圧を必要とする。
第１図に示す本実施例では、
（１）ゲート電極下部を主して覆うＳｔｏ！−９ｔＮＳ
ｉＯｔ膜は破壊電圧が高く酸化膜換算で２００人の場合
３０ｖまで印加しても破壊しないものを使用した。
ｉＯｔ膜は破壊電圧が高く酸化膜換算で２００人の場合
３０ｖまで印加しても破壊しないものを使用した。
（２）それに対してソース側に形成した５ｉＯｔ膜８は
２００人で２０Ｖの印加で破壊するものを用いた。
２００人で２０Ｖの印加で破壊するものを用いた。
（３）従ってソース側絶縁膜Ｓの方を選択的に破壊する
事ができる。
事ができる。
（ホ）実施例
以下、図に示す実施例に基づいてこの発明を詳述する。
なお、これによってこの発明は限定をうけるものではな
い。
い。
第１図において、不揮発性半導体メモリは、ソース２０
、ドレイン２１のＮ゛の拡散領域およびゲート電極２２
とを有するＰ型Ｓｔ基板２３と、ゲート電極直下におけ
るＳｉ基板上に配設され、ソース側部分のみドレイン側
の部分に比して小さな絶縁破壊強度を有するＳｉＯ２絶
縁膜２で充填された積層膜とからなり、 更に積層膜が、ドレイン側の部分では５ｔＯｚ（２４ａ
）−５ｉＮ（２４ｂ）−９ｉｎ、（２４Ｃ）の多層膜り
からなり、ソース側部分ではドレイン側の部分よりも破
壊電圧の小さな５ｉＯｚ膜２の絶縁膜部分Ｓを有する。
、ドレイン２１のＮ゛の拡散領域およびゲート電極２２
とを有するＰ型Ｓｔ基板２３と、ゲート電極直下におけ
るＳｉ基板上に配設され、ソース側部分のみドレイン側
の部分に比して小さな絶縁破壊強度を有するＳｉＯ２絶
縁膜２で充填された積層膜とからなり、 更に積層膜が、ドレイン側の部分では５ｔＯｚ（２４ａ
）−５ｉＮ（２４ｂ）−９ｉｎ、（２４Ｃ）の多層膜り
からなり、ソース側部分ではドレイン側の部分よりも破
壊電圧の小さな５ｉＯｚ膜２の絶縁膜部分Ｓを有する。
また、２５はＳｉＯ、の層間絶縁膜であり、２６はコン
タクトホール、２７はＡ１配線（ビット線）、２８はＬ
ＯＣＯ３膜である。
タクトホール、２７はＡ１配線（ビット線）、２８はＬ
ＯＣＯ３膜である。
以下、製造方法について説明する。
まず、Ｐ型Ｓｔ基板２３上にＬＯＣＯ３法を用いてＳ
ｉ Ｏｔの素子分離＠２８を形成する。次に基板２３上
に全面に、所定のイオンを注入して表面濃度をコントロ
ールし、以後に形成されるゲート部２２の■ｔｈ（スレ
ッシュルド電圧）を制御する。
ｉ Ｏｔの素子分離＠２８を形成する。次に基板２３上
に全面に、所定のイオンを注入して表面濃度をコントロ
ールし、以後に形成されるゲート部２２の■ｔｈ（スレ
ッシュルド電圧）を制御する。
続いて、全面に熱酸化をおこなって厚さ５〜５０人程度
のＳｔｏｗの熱酸化膜を形成する。この膜のゲート電極
直下のものがドレイン側の絶縁膜りの最下層の膜２４λ
を構成する。
のＳｔｏｗの熱酸化膜を形成する。この膜のゲート電極
直下のものがドレイン側の絶縁膜りの最下層の膜２４λ
を構成する。
次にＣＶＤ法を用いて厚さ５０〜１００人程度のＳｉＮ
膜（窒化シリコン膜）２４ｂを積層する。
膜（窒化シリコン膜）２４ｂを積層する。
続いて、ＳｉＮ膜２４ｂの表面を熱酸化して厚さ１５〜
３０人程度のＳｔｏｗの熱酸化膜２４ｃを形成する。こ
れら両膜２４ｂ、２４ｃはゲート電極直下からソース２
０に至る領域に形成するようにする。
３０人程度のＳｔｏｗの熱酸化膜２４ｃを形成する。こ
れら両膜２４ｂ、２４ｃはゲート電極直下からソース２
０に至る領域に形成するようにする。
次に、全面に、リンがドープされた多結晶シリコン膜を
１５００〜２５００人程度の厚さに積層する。
１５００〜２５００人程度の厚さに積層する。
そして、上記リンドープの多結晶シリコン膜の低抵抗化
を図るために該シリコン膜上にタングステンシリサイド
を厚さ１５００〜２５００人程度に積層する。
を図るために該シリコン膜上にタングステンシリサイド
を厚さ１５００〜２５００人程度に積層する。
その後、ゲート電極形成用のフォトレジスト層を積層し
、そのレジストパターンを作成した後、エツチングをお
こなって上層にタングステンシリサイド膜、下層にリン
ドープのポリンリコン膜からなるゲート電極２２を形成
する。
、そのレジストパターンを作成した後、エツチングをお
こなって上層にタングステンシリサイド膜、下層にリン
ドープのポリンリコン膜からなるゲート電極２２を形成
する。
続いて、ソース領域の側のＳｉＮ膜をエツチング除去す
る。この際、ＳｉＮ膜と上層のＳ ｉ Ｏｘ膜を同時に
除去する訳であるが、ゲート電極直下でもソース領域側
の部分のＳｉＮおよび上層の５ｉＯ１膜も除去され、第
１図に示すように、ゲート電極２２直下でもＳｉＮ膜２
４ｂが存在しない箇所Ｍが形成される。この箇所Ｍは次
の工程で５ｉＯ７で埋設される。ＭをＳｔｏｗで埋めた
後、最後にソース／ドレイン拡散層２０．２１を形成し
、Ｓｉｎ、の層間絶縁膜２５を積層し、コンタクト窓あ
けをおこなってコンタクトホール２６を形成し、該ホー
ルを含む全面にＡ１層２７を積層し、その上に保護層（
図示せず）を形成してウェハーを形成する。
る。この際、ＳｉＮ膜と上層のＳ ｉ Ｏｘ膜を同時に
除去する訳であるが、ゲート電極直下でもソース領域側
の部分のＳｉＮおよび上層の５ｉＯ１膜も除去され、第
１図に示すように、ゲート電極２２直下でもＳｉＮ膜２
４ｂが存在しない箇所Ｍが形成される。この箇所Ｍは次
の工程で５ｉＯ７で埋設される。ＭをＳｔｏｗで埋めた
後、最後にソース／ドレイン拡散層２０．２１を形成し
、Ｓｉｎ、の層間絶縁膜２５を積層し、コンタクト窓あ
けをおこなってコンタクトホール２６を形成し、該ホー
ルを含む全面にＡ１層２７を積層し、その上に保護層（
図示せず）を形成してウェハーを形成する。
以下、第２図を用いて動作を説明する。なお、第２図に
おいてＮ本のビット線（Ｂｌ、Ｂ２．・・・・・・ＢＮ
）とＮ本のワード線（Ｗｌ、Ｗ２・・・・・・ＷＮ）が
描かれている。
おいてＮ本のビット線（Ｂｌ、Ｂ２．・・・・・・ＢＮ
）とＮ本のワード線（Ｗｌ、Ｗ２・・・・・・ＷＮ）が
描かれている。
書込手順は、第２図（ｂ）に示すように、（１）Ｂ ｌ
−Ｂ Ｎ及びＷｌ−ＷＮの全てに１０ｖを印加する。
−Ｂ Ｎ及びＷｌ−ＷＮの全てに１０ｖを印加する。
次に、
（２）Ｂ １をＯｖ、Ｗ２を２０ｖにする他はｌＯＶの
ままに設定しておく。これにより、（３）Ｂｌ、Ｗ２で
選ばれたトランジスタＴのゲート電極とソースの間にの
み２０ｖの電位差が生じ、ソースが破壊し、ゲート電極
とソースが導通状態となる。このようにして、第３図に
おける符号１０で示す部分に情報が電気的にプログラム
される。他のトランジスタはｌｏｖの電位差のままなの
で破壊しない。
ままに設定しておく。これにより、（３）Ｂｌ、Ｗ２で
選ばれたトランジスタＴのゲート電極とソースの間にの
み２０ｖの電位差が生じ、ソースが破壊し、ゲート電極
とソースが導通状態となる。このようにして、第３図に
おける符号１０で示す部分に情報が電気的にプログラム
される。他のトランジスタはｌｏｖの電位差のままなの
で破壊しない。
（４）今度は、Ｂ１．Ｗ２を１０ｖにして次のトランジ
スタの書込を行う。
スタの書込を行う。
この様にして任意のトランジスタのみ書込を行う事がで
きる。
きる。
読出では、Ｗｌ−ＷＮのうち任意の１本を選び（ＷＩ）
、読出し電圧（例えば５ｖ）を印加するとＷｌに接続さ
れているトランジスタのうち、ソース側絶縁膜が破壊さ
れているトランジスタのビット線にのみ読出し電圧が出
力され他は出力されないので書込まれているデータを読
み出す事ができる。
、読出し電圧（例えば５ｖ）を印加するとＷｌに接続さ
れているトランジスタのうち、ソース側絶縁膜が破壊さ
れているトランジスタのビット線にのみ読出し電圧が出
力され他は出力されないので書込まれているデータを読
み出す事ができる。
なお、他の実施例では、ドレイン側の部分の積層膜を熱
酸化膜にしてＩＯＭＶ／ａｍの耐圧を有するようにし、
ソース側絶縁膜をＣＶＤ酸化膜にしたものを用いた場合
は、書込手順は上記実施例と同じで印加電圧を手順（１
）では９■に、手順（２）ではＯＶと１８Ｖに設定する
必要がある。
酸化膜にしてＩＯＭＶ／ａｍの耐圧を有するようにし、
ソース側絶縁膜をＣＶＤ酸化膜にしたものを用いた場合
は、書込手順は上記実施例と同じで印加電圧を手順（１
）では９■に、手順（２）ではＯＶと１８Ｖに設定する
必要がある。
（へ）発明の効果
以上のようにしてこの発明によれば、電気的破壊型メモ
リーの破壊部分をソース側においたので、メモリセルの
縮小を図ることができる効果がある。
リーの破壊部分をソース側においたので、メモリセルの
縮小を図ることができる効果がある。
第１図はこの発明の一実施例を示す構成説明図、第２図
（ａ）および（ｂ）はそれぞれ上記実施例におけるメモ
リの１つおよびそれらの組合わせを示す等価回路図、第
３図は上記実施例におけるメモリの書込み状態のレイア
ウトを示す構成説明図である。 ２・・・・・・Ｓ ｉ Ｏを膜（ソース側の絶縁膜部分
）、１０・・・・・電気的にプログラムされる部分、２
０・・・・・ソース、２１・旧・・ドレイン、２２・・
・・・・ゲート電極、２３・・・・・・Ｐ型Ｓｉ基板、
２４ ａ−−８ｉ Ｏｖ膜、２４ｂ−−−８ｉＮ膜、２
４ ｃ ・＝ −Ｓ ｉ ＯｔＪ！−Ｄ・・・・・・積
層膜のドレイン側の部分、Ｓ・・・・・・ソース側絶縁
膜。 一１〇−
（ａ）および（ｂ）はそれぞれ上記実施例におけるメモ
リの１つおよびそれらの組合わせを示す等価回路図、第
３図は上記実施例におけるメモリの書込み状態のレイア
ウトを示す構成説明図である。 ２・・・・・・Ｓ ｉ Ｏを膜（ソース側の絶縁膜部分
）、１０・・・・・電気的にプログラムされる部分、２
０・・・・・ソース、２１・旧・・ドレイン、２２・・
・・・・ゲート電極、２３・・・・・・Ｐ型Ｓｉ基板、
２４ ａ−−８ｉ Ｏｖ膜、２４ｂ−−−８ｉＮ膜、２
４ ｃ ・＝ −Ｓ ｉ ＯｔＪ！−Ｄ・・・・・・積
層膜のドレイン側の部分、Ｓ・・・・・・ソース側絶縁
膜。 一１〇−
Claims (1)
- １、ソース、ドレインの拡散領域およびゲート電極とを
有する半導体基板と、ゲート電極直下における半導体基
板上に配設され、ソース側部分のみドレイン側の部分に
比して小さな絶縁破壊強度を有する絶縁膜で充填された
積層膜とからなり、更に積層膜が、ドレイン側の部分で
は２層以上の多層構造を有し、ソース側部分ではドレイ
ン側部分よりも破壊電圧の小さな絶縁膜部分を有し、そ
れによって所定電圧を印加した際、上記絶縁膜部分を破
壊することによって１度だけ電気的にデータ書込をおこ
なわしめる不揮発性半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2206434A JPH0491469A (ja) | 1990-08-01 | 1990-08-01 | 不揮発性半導体メモリ |
| US08/082,511 US5331181A (en) | 1990-08-01 | 1993-06-25 | Non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2206434A JPH0491469A (ja) | 1990-08-01 | 1990-08-01 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0491469A true JPH0491469A (ja) | 1992-03-24 |
Family
ID=16523314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2206434A Pending JPH0491469A (ja) | 1990-08-01 | 1990-08-01 | 不揮発性半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5331181A (ja) |
| JP (1) | JPH0491469A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3778581B2 (ja) * | 1993-07-05 | 2006-05-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5755412A (en) * | 1997-02-18 | 1998-05-26 | Guibert; Raul | Adjustable stand for heat application |
| US6579728B2 (en) | 1998-08-03 | 2003-06-17 | Privicom, Inc. | Fabrication of a high resolution, low profile credit card reader and card reader for transmission of data by sound |
| JP2003282743A (ja) * | 2002-03-22 | 2003-10-03 | Nec Electronics Corp | 半導体装置とその製造方法 |
| US7755162B2 (en) * | 2004-05-06 | 2010-07-13 | Sidense Corp. | Anti-fuse memory cell |
| JP4981661B2 (ja) * | 2004-05-06 | 2012-07-25 | サイデンス コーポレーション | 分割チャネルアンチヒューズアレイ構造 |
| US8735297B2 (en) | 2004-05-06 | 2014-05-27 | Sidense Corporation | Reverse optical proximity correction method |
| US9123572B2 (en) | 2004-05-06 | 2015-09-01 | Sidense Corporation | Anti-fuse memory cell |
| US7930065B2 (en) * | 2005-12-30 | 2011-04-19 | Intuitive Surgical Operations, Inc. | Robotic surgery system including position sensors using fiber bragg gratings |
| US7960810B2 (en) * | 2006-09-05 | 2011-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with reliable high-voltage gate oxide and method of manufacture thereof |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1993
- 1993-06-25 US US08/082,511 patent/US5331181A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5331181A (en) | 1994-07-19 |
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