JP2009004578A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】高速読み出し可能な不揮発性半導体記憶装置を提供する。
【解決手段】アンチフューズ素子１２は、金属シリサイドで形成された金属シリサイド低電位側電極１２１ａ、金属シリサイド高電位側電極１２１ｂ（以下、第１電極１２１ａ、第２電極１２１ｂ）を備える。第１電極１２１ａは、第２電極１２１ｂより高電圧が印加される。第２電極１２１ｂは、Ｎ型ウェル基板１２３に形成されたＰ＋型拡散層１２７上に設けられている。これらＰ＋型拡散層１２７間のＮ型ウェル基板１２３上に絶縁膜１２０、Ｐ＋型ポリシリコン１２２を介して第１電極１２１ａが設けられている。電流により、第２電極１２１ｂの金属シリサイドは溶解して陽イオンとなり、破壊後の絶縁膜１２０を介して、第１電極１２１ａに引き寄せられ、電流停止に伴いＮ型ウェル基板１２１、Ｐ＋型ポリシリコン１２２と結合し、再結合金属シリサイド１２１ｃを形成する。
【選択図】図２

Description

本発明は、アンチフューズ素子を含むメモリセルを配列して構成され、当該アンチフューズ素子の絶縁膜の破壊に伴う抵抗値の変化に基づき情報を記憶する不揮発性半導体記憶装置に関する。

半導体集積回路において、電源を落としても記憶した情報を保持し続ける不揮発性ＯＴＰ（One Time Programmable）メモリが不可欠となっている。その用途は、ＤＲＡＭ、ＳＲＡＭといった大容量のメモリのリダンダンシ用途、アナログ回路のチューニング用途、暗号キー等のコード格納用途、製造履歴を記憶する用途などに広がっている。

これまで、メモリリダンダンシには、レーザフューズを用いたＲＯＭが使用されてきた。しかし、レーザフューズＲＯＭには、特別なフューズブロウ装置とそれを用いたブロウ工程が必要であるため、プログラムコストが高いという弱点がある。また、レーザフューズの最小寸法は使用するレーザ光の波長で決まるため、他の回路部分と微細化の歩調が合わず、次第に占有する面積の割合が大きくなるという問題もある。さらに、レーザを用いてプログラムするため、ウェハー状態でしかプログラムできず、パッケージ後の製品テストにて発見される不良の救済には使用することができないという弱点もある。そのため、レーザブロウ装置を用いないで、電気的にプログラム可能な不揮発性記憶素子への期待が大きくなっている。

電気的にプログラム可能な不揮発性記憶素子として、ＭＯＳ構造のアンチフューズ素子がある（例えば、特許文献１参照）。アンチフューズ素子の書き込み動作においては、両端に高電圧を印加し絶縁膜を破壊することで１ビットの情報を記憶する。また、読み出し動作においては、アンチフューズ素子の両端に絶縁膜を破壊しない程の低い電圧をかけ、アンチフューズ素子に流れる電流の大小により絶縁膜の破壊の有無を検知し、１ビットの情報を読み出す。このようにアンチフューズ素子は、そのデータ書き込み及び読み出し動作が、その両端に電圧を印加するだけという単純なものであるため、今後の利用が最も期待されている不揮発性記憶素子である。

ここで、一般的に破壊前の絶縁膜の抵抗値は、１００ＭΩ程度であり非常に大きい。ところが、破壊された絶縁膜の抵抗も１００ＫΩ〜１ＭΩ程度と大きいため、読み出し時に例えば１Ｖ程度の電圧を印加してもアンチフューズ素子には１μＡ〜１０μＡ程度の小さな電流しか流れない。これでは絶縁膜の破壊の有無を短時間で検知すること、つまり情報を高速に読み出すことが難しい。その解決のため、十分に大きい読み出し電流を流すことのできるアンチフューズ素子が必要とされている。
特開平５−２２６５９９号公報

本発明は、高速読み出し可能な不揮発性半導体記憶装置を提供する。

上記目的を達成するために、本発明の一態様に係る不揮発性半導体記憶装置は、アンチフューズ素子を含むメモリセルを配列して構成され、当該アンチフューズ素子の絶縁膜の破壊に伴う抵抗値の変化に基づき情報を記憶する不揮発性半導体記憶装置であって、前記アンチフューズ素子は、半導体基板と、前記半導体基板の表面に形成された第１導電層と、当該第１導電層上に設けられ第１電圧を印加可能な第１電極と、前記半導体基板上に前記絶縁膜を介して設けられた第２導電層と、前記第２導電層上に設けられ前記第１電圧と異なる第２電圧を印加可能な第２電極とを備え、前記第１電極或いは前記第２電極は金属シリサイドにより形成されていることを特徴とする。

本発明によれば、高速読み出し可能な不揮発性半導体記憶装置を提供することが可能となる。

以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置は、主に、格子状に配置されたメモリセルアレイ１と、ローデコーダ２と、データ入出力ブロック３とから構成されている。

メモリセルアレイ１は、複数のメモリセル１１を格子状に配置して構成される。なお、図１では、４×４＝１６ビットのメモリセルアレイ１１を例示するが、本発明がこれに限定されるものでないことは言うまでもない。

行をなす複数のメモリセル１１には、それぞれ一対の書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞と読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞が接続されている。同様に、列をなす複数のメモリセル１１には、それぞれ一対の書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞と読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞が接続されている。ここで、上述してきた信号線名に付けられた「ｐ」又は「ｎ」の添字は、それぞれ信号線の論理が「正論理」であるか「負論理」であるかを示している。

メモリセル１１は、アンチフューズ素子１２、書き込みゲートＮ型トランジスタ１３、読み出しゲートＮ型トランジスタ１４から構成されている。アンチフューズ素子１２の一端は、メモリセル電源ＶＢＰに接続されており、他端は、書き込みゲートＮ型トランジスタ１３のドレイン端子、及び読み出しゲートＮ型トランジスタ１４のドレイン端子に接続されている。書き込みゲートＮ型トランジスタ１３のゲート端子は、書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞に接続され、そのソース端子は、書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞に接続されている。また、読み出しゲートＮ型トランジスタ１４のゲート端子は、読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞に接続され、そのソース端子は、読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞に接続されている。

ローデコーダ２は、複数のワード線駆動回路２１から構成されている。各ワード線駆動回路２１は、行アドレス信号線ＡＤＬに接続されている。各ワード線駆動回路２１は、行アドレス信号線ＡＤＬを介する行アドレス信号addressを受け、任意の書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞及び読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞を選択的に駆動する。それぞれのワード線駆動回路２１は、行アドレス信号addressの入力を受け付ける行選択論理回路２２と、行選択論理回路２２の出力を受け付ける書き込みワード線駆動回路２３と、行選択論理回路２２の出力を受け付ける第一読み出しワード線駆動回路２４とから構成されている。行選択論理回路２２、及び書き込みワード線駆動回路２３は、ＡＮＤ回路、第一読み出しワード線駆動回路２４は、ＸＯＲ回路から構成されている。

書き込みワード線駆動回路２３は、書き込み動作制御信号線ＷＥＬに接続されている。各書き込みワード線駆動回路２３は、書き込み動作制御信号線ＷＥＬを介する書き込み動作制御信号ＷＥｐと行選択論理回路２２の出力信号との論理積の結果により、その結果が「１」の時に書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞を電源ＶＤＤの電位、例えば３Ｖに駆動する。また、書き込みワード線駆動回路２３は、論理積の結果が「０」の時に書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞を接地電位０Ｖに駆動する。

第一読み出しワード線駆動回路２４は、同様に、書き込み動作制御信号ＷＥｐと行選択論理回路２２の出力信号との排他的論理和の結果により、その結果が「１」の時に読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞を電源ＶＤＤの電位、例えば３Ｖに駆動する。また、第一読み出しワード線駆動回路２４は、排他的論理和の結果が「０」の時に読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞を接地電位０Ｖに駆動する。

データ入出力ブロック３は、複数のデータ入出力バッファ３１により構成されている。各データ入出力バッファ３１は、記憶装置外から与えられる書き込み信号ＤＩｐ＜０＞〜ＤＩｐ＜３＞の入力を受け付け、書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞を駆動する。また、データ入出力バッファ３１は、読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞を介する読み出し信号を増幅して、記憶装置外へ読み出し信号ＤＯｐ＜０＞〜ＤＯｐ＜３＞を出力する。このような機能を有するデータ入出力バッファ３１は、各々、第一書き込みビット線駆動回路３２と、誤書き込みを防止するライトディスターブ保護回路３３と、読み出しセンスアンプ３４とから構成されている。

第一書き込みビット線駆動回路３２は、記憶装置外から与えられる書き込み信号ＤＩｐ＜０＞〜ＤＩｐ＜３＞の入力を受け付け、書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞を駆動する。第一書き込みビット線駆動回路３２は、インバータの機能を有している。書き込みビット線ＢＬＷｎ＜０＞〜ＢＬＷｎ＜３＞は、書き込み動作時に低電位電源と同じ０Ｖとなり、それ以外の時、電源ＶＤＤと同じ電位、例えば３Ｖとなる。

ライトディスターブ保護回路３３は、ソース端子が電源ＶＤＤに接続され、ドレイン端子が読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞に接続され、ゲート端子が負論理の書き込み制御信号ＷＥｎが流れる書き込み制御信号線ＷＥＬに接続されたＰ型ＭＯＳトランジスタにより構成される。負論理の書き込み制御信号ＷＥｎは、書き込み制御回路４により、外部から与えられる書き込み動作制御信号ＷＥｐから生成され、全てのライトディスターブ保護回路３３へ共通に入力される。この負論理の書き込み制御信号ＷＥｎを受けて、ライトディスターブ保護回路３３は、書き込み動作時にそれぞれ全ての読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞を電源ＶＤＤと同じ電位、例えば３Ｖに保持する。この動作により、非選択セルに対する誤書き込みが防止される。

読み出しセンスアンプ３４は、差動増幅器から構成されている。読み出しセンスアンプ３４の非反転入力端子に、読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞が接続され、読み出しセンスアンプ３４の反転入力端子に参照電源線ＶＳＡＲＥＦＬを介して中間電位となる参照電源ＶＳＡＲＥＦが接続されている。読み出しセンスアンプ３４は、プラス端子とマイナス端子との間に生じる微小な電位差を増幅して、データ出力端子ＤＯｐ＜０＞〜ＤＯｐ＜３＞を０Ｖ又は３Ｖに駆動する。なお、読み出しセンスアンプ３４は、差動増幅器のほか、初期化トランジスタやラッチ回路など要素から構成されるものであってもよい。

上記構成を有する第１実施形態に係る不揮発性半導体記憶装置は、書き込みワード線ＷＬＷｐ＜０＞〜ＷＬＷｐ＜３＞、読み出しワード線ＷＬＲｐ＜０＞〜ＷＬＲｐ＜３＞、書き込みビット線ＢＬＷｐ＜０＞〜ＢＬＷｐ＜３＞及び読み出しビット線ＢＬＲｐ＜０＞〜ＢＬＲｐ＜３＞を選択的に駆動させる。そして、不揮発性半導体記憶装置は、上記ワード線及びビット線の駆動によって、任意のアンチフューズ素子１２の絶縁膜を破壊して抵抗値を変えることにより情報を記憶し、又は、その情報を読み出す。

次に、図２を参照して、図１に示したアンチフューズ素子１２の構成について説明する。図２は、本発明の第１実施形態に係るアンチフューズ素子１２の構成を示す断面図である。なお、以下において、記載「Ｐ＋」は、記載「Ｐ」よりも不純物濃度が大であり、記載「Ｐ−」は、記載「Ｐ」よりも不純物濃度が小であることを示す。また、同様に、記載「Ｎ＋」は、記載「Ｎ」よりも不純物濃度が大であることを示す。

図２に示すように、アンチフューズ素子１２は、絶縁膜１２０、金属シリサイド低電位側電極１２１ａ、金属シリサイド高電位側電極１２１ｂ、Ｐ＋型ポリシリコン１２２、Ｎ型ウェル基板１２３、素子分離領域１２４、Ｐ−型拡散層１２５、Ｎ＋型拡散層１２６、Ｐ＋型拡散層１２７にて構成されている。

絶縁膜１２０は、Ｎ型ウェル基板１２３上に形成されている。絶縁膜１２０は、与えられた電圧により破壊される特性をもった絶縁膜である。Ｐ＋型ポリシリコン１２２は、絶縁膜１２０の上に形成され、金属シリサイド低電位側電極１２１ａは、Ｐ＋型ポリシリコン１２２の上に形成されている。ここで、金属シリサイド低電位側電極１２１ａ、及び金属シリサイド高電位側電極１２１ｂは、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等の金属シリサイドにより構成されており、電流によって溶解する特性をもっている。金属シリサイド低電位側電極１２１ａは、金属シリサイド高電位側電極１２１ｂに与える電位よりも低い電位を供給可能とされている。

絶縁膜１２０の両端のＮ型ウェル基板１２３の表面には、Ｐ−型拡散層１２５が形成されている。Ｐ−型拡散層１２５のさらに外側には、Ｐ＋型拡散層１２７が形成されている。また、Ｐ＋型拡散層１２７に隣接して、素子分離領域１２４に囲まれたＮ＋型拡散層１２６が形成されている。さらに、Ｐ＋型拡散層１２７及びＮ＋型拡散層１２６の表面には、金属シリサイド高電位側電極１２１ｂが形成されている。

次に、図３〜図５を参照して、書き込み動作時におけるアンチフューズ素子１２の変化を説明する。図３〜図５は、書き込み動作時におけるアンチフューズ素子１２の変化の様子を示す断面図である。

先ず、金属シリサイド低電位側電極１２１ａを通してＰ＋型ポリシリコン１２２に低電位を与え、金属シリサイド高電位側電極１２１ｂを通してＰ＋型拡散層１２７及びＮ＋型拡散層１２６に高電位を与える。このとき与える電位差は、絶縁膜１２０が破壊されるのに十分な電圧、例えば、６．２Ｖとする。すると、図３に示すように、Ｐ−型拡散層１２５の間であって、絶縁膜１２０に接するＮ型ウェル基板１２３の表面にＰ型チャネルＣｈが形成される。この時、Ｎ＋型拡散層１２６は、Ｐ型チャネルＣｈの形成を抑制するチャネルストッパ層として機能する。

続いて、図４に示すように、Ｐ型チャネルＣｈが形成された後、絶縁膜１２０の一部が破壊され、ブレイクダウンスポットＢｒが形成される。

そして、ブレイクダウンスポットＢｒが形成されると同時に、ブレイクダウンスポットＢｒを介して電流が流れ、その電流により生じた熱によって金属シリサイド高電位側電極１２１ｂの一部が溶解する。この溶解によって、金属シリサイド高電位側電極１２１ｂを構成する元素、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等は、陽イオンとなるため、その一部が金属シリサイド低電位側電極１２１ａの方向に引き寄せられる。そして、陽イオン（金属元素）は、Ｐ型チャネルＣｈ及びブレイクダウンスポットＢｒを介してＰ＋型ポリシリコン１２２に到達する。この状態で電圧の印加を止めると（電流を停止させると）、図５に示すように、陽イオン（金属元素）は、その周囲のＰ＋型ポリシリコン１２２、及びＮ型ウェル基板１２３のシリコンと再び反応し、再結合して、再結合金属シリサイド１２１ｃとなる。

上記の図５に示す状態において、金属シリサイド高電位側電極１２１ｂ、及び金属シリサイド低電位側電極１２１ａは、再結合金属シリサイド１２１ｃ及びＰ＋型ポリシリコン１２２を通して電気的に接続されている。換言すると、絶縁膜１２０より低抵抗な電流経路が形成されている。そのため、アンチフューズ素子１２の両端（金属シリサイド高電位側電極１２１ｂ、金属シリサイド低電位側電極１２１ａ）に、絶縁膜１２０を破壊しないほど十分低い電圧、例えば１Ｖを印加するとアンチフューズ素子１２には、高速読み出し動作に必要な電流、例えば１００μＡ〜１ｍＡが流れる。したがって、第１実施形態におけるアンチフューズ素子１２を記憶素子として用いることにより、高速読み出し動作が可能な不揮発性半導体記憶装置を提供することができる。

［第２実施形態］
次に、図６を参照して第２実施形態に係る不揮発性半導体記憶装置について説明する。第２実施形態に係る不揮発性半導体記憶装置は、アンチフューズ素子１２の代わりにアンチフューズ素子１２’を有する点で、第１実施形態と異なる。つまり、第２実施形態に係る不揮発性半導体記憶装置は、アンチフューズ素子１２’の構造を除いて、図１に示す第１実施形態と同様の構成を有する。

第２実施形態に係るアンチフューズ素子１２’は、図６に示すように、絶縁膜１２０’、金属シリサイド低電位側電極１２１ａ’、金属シリサイド高電位側電極１２１ｂ’、Ｐ＋型ポリシリコン１２２’、Ｎ型ウェル基板１２３’、素子分離領域１２４’、Ｎ＋型拡散層１２６’にて構成されている。

第１実施形態と同様に、絶縁膜１２０’は、与えられた電圧により破壊される特性をもった絶縁膜であり、金属シリサイド低電位側電極１２１ａ’、及び金属シリサイド高電位側電極１２１ｂ’は、金属シリサイドにより形成され、電流によって溶解する特性をもっている。絶縁膜１２０’は、Ｎ型ウェル基板１２３’の上に形成されている。Ｐ＋型ポリシリコン１２２’は、絶縁膜１２０’の上に形成され、更に、金属シリサイド高電位側電極１２１ｂ’は、Ｐ＋型ポリシリコン１２２’の上に形成されている。なお、金属シリサイド高電位側電極１２１ｂ’は、金属シリサイド低電位側電極１２１ａ’に与える電位よりも高い電位を供給可能とされている。

絶縁膜１２０’の両端のＮ型ウェル基板１２３’の表面には、素子分離領域１２４’に囲まれたＮ＋型拡散層１２６’が形成されている。さらに、Ｎ＋型拡散層１２６’の表面には、金属シリサイド低電位側電極１２１ａ’が形成されている。なお、溶解した金属シリサイド高電位側電極１２１ｂ’の金属シリサイドが、Ｐ＋型ポリシリコン１２２’及び絶縁膜１２０’を介してＮ型ウェル基板１２３’に達するように、絶縁膜１２０’及びＰ＋型ポリシリコン１２２’は、十分に薄く形成されている。

次に、図７、図８を参照して、書き込み動作時におけるアンチフューズ素子１２の変化を説明する。図７，図８は、書き込み動作時におけるアンチフューズ素子１２’の変化の様子を示す断面図である。

先ず、金属シリサイド高電位側電極１２１ｂ’を通してＰ＋型ポリシリコン１２２’に高電位を与え、金属シリサイド低電位側電極１２１ａ’を通してＮ＋型拡散層１２６’に低電位を与える。このとき与える電位差は、絶縁膜１２０’が破壊されるのに十分な電圧、例えば、６．２Ｖとする。すると、図７に示すように、絶縁膜１２０’の一部が破壊され、ブレイクダウンスポットＢｒ’が形成される。

そして、ブレイクダウンスポットＢｒ’が形成されると同時に、ブレイクダウンスポットＢｒ’を介して電流が流れ、その電流により生じた熱により金属シリサイド高電位側電極１２１ｂ’の一部が溶解する。この溶解によって、金属シリサイド高電位側電極１２１ｂ’を構成する元素、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等の金属シリサイドは、陽イオンとなるため、その一部が金属シリサイド低電位側電極１２１ａ’の方向に引き寄せられる。そして、陽イオン（金属元素）は、Ｐ＋型ポリシリコン１２２’、ブレイクダウンスポットＢｒ’を介してＮ型ウェル基板１２３’に到達する。この状態で電圧の印加を止めると（電流を停止させると）、図８に示すように、陽イオン（金属元素）は、その周囲のＰ＋型ポリシリコン１２２’及びＮ型ウェル基板１２３’のシリコンと再び反応し、再結合して、再結合金属シリサイド１２１ｃ’となる。

上記の図８に示す状態において、金属シリサイド高電位側電極１２１ｂ’、及び金属シリサイド低電位側電極１２１ａ’は、再結合金属シリサイド１２１ｃ’及びＮ型ウェル基板１２３’を通して電気的に接続されている。換言すると、絶縁膜１２０’より低抵抗な電流経路が形成されている。そのため、アンチフューズ素子１２’の両端（金属シリサイド高電位側電極１２１ｂ’、金属シリサイド低電位側電極１２１ａ’）に、絶縁膜１２０’を破壊しないほど十分低い電圧、例えば１Ｖを印加するとアンチフューズ素子１２’には、高速読み出し動作に必要な電流、例えば１００μＡ〜１ｍＡが流れる。したがって、第２実施形態におけるアンチフューズ素子１２’を記憶素子として用いることにより、高速読み出し動作が可能な不揮発性半導体記憶装置を提供することができる。

以上、発明の実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、上記第１及び第２実施形態においては、金属シリサイド低電位側電極１２１ａ，１２１ａ’を有する構成としたが、金属シリサイド低電位側電極１２１ａ，１２１ａ’の代わりに金属シリサイドでなはい導電物質により構成された電極を用いても良い。即ち、高電位が印加される金属シリサイド高電位側電極１２１ｂ、１２１ｂ’側のみを金属シリサイドとしても効果がある。また、上記第１実施形態において、アンチフューズ素子１２は、Ｎ＋型拡散層１２６の上部に金属シリサイド高電位側電極１２１ｂを配置した構成としたが、Ｎ＋型拡散層１２６の上部に高電位を与える構成であれば金属シリサイド高電位側電極１２１ｂを配置しなくともよい。

本発明の第１実施形態に係る不揮発性半導体記憶装置の構成概略図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置のアンチフューズ素子１２の構成を示す断面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置のアンチフューズ素子１２の書き込み動作時の変化の様子を示す断面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置のアンチフューズ素子１２の書き込み動作時の変化の様子を示す断面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置のアンチフューズ素子１２の書き込み動作時の変化の様子を示す断面図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置のアンチフューズ素子１２’の構成を示す断面図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置のアンチフューズ素子１２’の書き込み動作時の変化の様子を示す断面図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置のアンチフューズ素子１２’の書き込み動作時の変化の様子を示す断面図である。

符号の説明

１、…メモリセルアレイ、１１…メモリセル、１２，１２’…アンチフューズ素子、１３…書き込みゲートＮ型トランジスタ、１４…読み出しゲートＮ型トランジスタ、２、…ローデコーダ、２１…ワード線駆動回路、２２…行選択論理回路、２３…ワード線駆動回路、２４…第一読み出しワード線駆動回路、３…データ入出力ブロック、３１…データ入出力バッファ、３２…第一書き込みビット線駆動回路、３３…ライトディスターブ保護回路、３４…読み出しセンスアンプ、３５…第二書き込みビット線駆動回路、４…書き込み制御回路、１２０，１２０’…絶縁膜、１２１ａ，１２１ａ’…金属シリサイド低電位側電極、１２１ｂ，１２１ｂ’…金属シリサイド高電位側電極、１２１ｃ，１２１ｃ’…再結合金属シリサイド、１２２，１２２’…Ｐ＋型ポリシリコン、１２３，１２３’…Ｎ型ウェル基板、１２４，１２４’…素子分離領域、１２５…Ｐ−型拡散層、１２６，１２６’…Ｎ＋型拡散層、１２７…Ｐ＋型拡散層。

Claims (5)

1. アンチフューズ素子を含むメモリセルを配列して構成され、当該アンチフューズ素子の絶縁膜の破壊に伴う抵抗値の変化に基づき情報を記憶する不揮発性半導体記憶装置であって、
   前記アンチフューズ素子は、
   半導体基板と、
   前記半導体基板の表面に形成された第１導電層と、
   当該第１導電層上に設けられ第１電圧を印加可能な第１電極と、
   前記半導体基板上に前記絶縁膜を介して設けられた第２導電層と、
   前記第２導電層上に設けられ前記第１電圧と異なる第２電圧を印加可能な第２電極と
   を備え、
   前記第１電極或いは前記第２電極は金属シリサイドにより形成されていることを特徴とする不揮発性半導体記憶装置。
2. 前記第１電圧及び前記第２電圧に伴う電流により、前記金属シリサイドは溶解して陽イオンとなり、当該陽イオンは、破壊された前記絶縁膜を介して、低電位側に引き寄せられ、前記絶縁膜より低抵抗な電流経路を形成する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第１電極及び前記第２電極の両方が、金属シリサイドで形成されている
   ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
4. 前記半導体基板は、第１導電型であり、
   前記第１導電層は、第２導電型の第１半導体層であり、
   前記第２導電層は、第２導電型の第２半導体層である
   ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
5. 前記半導体基板に設けられた、前記第１半導体層に隣接する素子分離領域と、
   前記半導体基板の表面であって前記素子分離領域に囲まれるように形成されると共に、前記第１電極と同等の電位が与えられた、前記半導体基板よりも不純物濃度の高い第１導電型の第３半導体層と
   を備えることを特徴とする請求項４記載の不揮発性半導体記憶装置。

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