JP2014195075A - 不揮発性メモリセル構造及びこれをプログラミングし読み出す方法 - Google Patents

Abstract

【課題】アンチヒューズ型の不揮発性メモリセル構造及びその不揮発性メモリセル構造をプログラミングし読み出す方法を提案する。
【解決手段】不揮発性メモリセル構造は、基板内に配置されたドーピングウェル１２０と、該ドーピングウェル上に配置されたアンチヒューズゲート１６０と、前記基板内に配置されたドレイン１５１と、前記ドーピングウェル上に配置された任意的な選択ゲートと、前記ドーピングウェルの内部に配置された任意的なシャロートレンチアイソレーション１４０とを有する。
【選択図】図１Ｂ

Description

発明の相互参照

この出願は２０１３年３月２８日に出願された米国特許出願シリアル番号６１／８０６，３９３の利益を主張する。

本発明は、一般的には不揮発性メモリセル構造及び不揮発性メモリセル構造をプログラミングし読み出す方法に関する。特に、本発明は、アンチヒューズ型の不揮発性メモリセル構造及びその不揮発性メモリセル構造をプログラミングし読み出す方法に関する。

メモリデバイスは、揮発性メモリデバイスと不揮発性メモリデバイスとに分けられる。不揮発性メモリデバイスにおいては、電源がオフした時でさえデータ保存は持続する。この持続する性質は、携帯電話、デジタルカメラ、ビデオプレーヤー又は個人的デジタルアシスタンス（PDA、Personal Digital Assistance）のような用途におけるデータ蓄積（データ保存）に有用である。

現在のワンタイム（１回だけ書き込み可能）プログラムメモリ（OTP、One-time Program Memory）技術において、起りうるいくつかの障害があるかも知れない。例えば、プログラミング又は読み出しを実現するために、１３．５V又は２０Vといった超高電圧装置が必要とされる。プログラミング又は読み出しを達成するため、超高電圧、中電圧又は低電圧のような複数の電圧装置が必要とされる。プログラミング電圧が１０Vよりも大きいとき、N+／pウェル接合のため接合破壊があるかも知れない。プログラミングモードにおいては、１３．５V以上のような超高電圧が必要とされる。しかしながら、そのような超高電圧は、選択トランジスタの酸化物破壊の危険性を大幅に増加させる。

中間電圧デバイス（３．３Ｖ又は５Ｖ）がそのコスト及び構造を考慮すると現在のプラットホームでは利用できないという観点から、不揮発性メモリセル構造は、もっと簡素な構造及びもっと柔軟な動作要求を満足する不揮発性メモリセル構造の性能要求に適合することが必要とされている。

上述のように、本発明は、アンチヒューズ型の不揮発性メモリセル構造及びその不揮発性メモリセル構造をプログラミングし読み出す方法を提案する。不揮発性メモリセル構造は、異なる動作要求の需要を満たすため、非常に柔軟な構造的レイアウトを有する。更に、現在のプラットホームと両立させるため、プラグラミング又は読み出し工程において中間電圧（３．３V又は５V）は必要とされない。

本発明は、第１の実施形態において、選択ゲートを有しない不揮発性メモリセル構造を提供する。その不揮発性メモリセル構造は、基板、第１のドーピングウェル、第２のドーピングウェル、アンチヒューズゲート及びドレインドーピング領域を有する。前記基板は、第１の伝導性（導電型）を有する。前記第１のドーピングウェルは第２の導電型を有し、前記基板内に配置される。前記第２のドーピングウェルは前記第１の導電型を有し、前記基板内に配置される。前記アンチヒューズゲートは前記第１のドーピングウェル上に配置され、ゲート導電層及びゲート酸化物層を有する。前記ゲート導電層は前記第１のドーピングウェル上に配置され、前記ゲート酸化物層は前記ゲート導電層と前記第１のドーピング層との間に配置されて直接前記第１のドーピングウェルに接触し、破られる位十分薄い。前記ドレインドーピング領域は、前記アンチヒューズゲートから離間して配置される。前記アンチヒューズゲートから前記ドレインドーピング領域までの電流経路は、前記第１のドーピングウェル及び前記第２のドーピングウェルを貫通する。

本発明の一実施形態においては、前記第１のドーピングウェルは前記第２のドーピングウェルに直接接触する。

本発明の他の実施形態においては、前記第１のドーピングウェルは所定の長さ分前記第２のドーピングゲートから離間しており、前記電流経路は更に前記基板中を貫く。

本発明の他の実施形態においては、前記ドレインドーピング領域は前記第２のドーピングウェルの内部に配置される。

本発明の他の実施形態においては、前記アンチヒューズゲートは、プログラミング前はキャパシタとして働き、選択的なプログラミング後は抵抗として働く。

本発明の他の実施形態では、シャロートレンチアイソレーションが前記アンチヒューズゲートと前記第２のドーピングウェルとの間のみならず前記第１のドーピングウェルの内部に更に配置され、前記シャロートレンチアイソレーションの周りに更に電流経路が設けられる。

本発明の他の実施形態においては、前記不揮発性メモリセル構造は、前記不揮発性メモリセル構造の活性化を制御するため、前記第１のドーピングウェル及び前記第２のドーピングウェルの双方の上に配置された選択ゲートを更に有する。

本発明の他の実施形態においては、前記不揮発性メモリセル構造は、前記第２のドーピングウェル上に配置された選択ゲートと、前記第２のドーピングウェルの内部に配置された第１のドレインドーピング領域と、第２のドレインドーピング領域と、第３のドレインドーピング領域と、金属ルーティングとを更に有する。前記第２のドレインドーピング領域は、前記第２のドーピングウェルの内部であって、前記選択ゲートに隣接して配置される。前記第３のドーピング領域は、前記シャロートレンチアイソレーションが前記第２のドレインドーピング領域と前記第３のドレインドーピング領域との間に配置されるように、前記第１のドーピング領域の内部であって、前記アンチヒューズゲートに隣接して配置される。前記金属ルーティングは、前記第２のドレインドーピング領域と前記第３のドレインドーピング領域とを電気的に接続する。

本発明の他の実施形態においては、前記シャロートレンチアイソレーションは調整可能なトレンチ深さを有する。

本発明は、第２の実施形態において、対称性の不揮発性メモリセル構造を提供する。前記対称性の不揮発性メモリセル構造は、基板と、第１のドーピングウェルと、対称性のシャロートレンチアイソレーションセットと、対称性ドレインドーピング領域と、アンチヒューズゲートとを備える。前記基板は第１の導電型を有する。前記第１のドーピングウェルは前記基板内に配置される。前記対称性のシャロートレンチアイソレーションセットは、左部と右部とを備え、それらは両方とも前記ドーピングウェルの内部に配置される。前記対称性ドレインドーピング領域は、左側ドレインドーピング領域と右側ドレインドーピング領域とを備え、それらは両方とも前記ドーピングウェルの内部に配置される。前記左側ドレインドーピング領域は前記左部に隣接して配置される。前記右側ドレインドーピング領域は前記右部に隣接して配置される。前記アンチヒューズゲートは、前記ドーピングウェル上であって、前記対称性のシャロートレンチアイソレーションセットの間に配置される。前記アンチヒューズゲートは、ゲート導電層とゲート酸化物層とを備える。前記ゲート導電層は前記ドーピングウェル上に配置される。前記ゲート酸化物層は、前記ゲート導電層と前記ドーピングウェルとの間に配置され、前記第１のドーピングウェルに直接接触し、裂ける位十分に薄い。

本発明の一実施形態において、前記第１のドーピングウェルは前記第１の導電型の導電型と異なる第２の導電型を有する。

本発明の他の実施形態において、前記対称性の不揮発性メモリセル構造は、第２のドーピングウェルを更に含む。前記第２のドーピングウェルは第２の導電型を有し、前記第２のドーピングウェルが前記基板と前記第１のドーピングウェルとの間に配置されるように前記第１のドーピングウェルを完全に取り囲む。前記第１のドーピングウェルは前記第２の導電型の導電型と異なる前記第１の導電型を有する。

本発明は、第３の実施形態において、不揮発性メモリセル構造を提供する。前記不揮発性メモリセル構造は、第１の導電型の基板と、前記基板内に配置された第２の導電型の第１のドーピングウェルと、ドレインドーピング領域と、シャロートレンチアイソレーションと、アンチヒューズゲートとを有する。前記アンチヒューズゲートは前記第１のドーピングウェル上に配置され、ゲート導電層とゲート酸化物層とを含む。前記ゲート導電層は前記第１のドーピングウェル上に配置される。前記ゲート酸化物層は、前記第１のドーピングウェルに直接接触するとともに、前記ゲート導電層と前記第１のドーピングウェルとの間に配置される。前記ドレインドーピング領域は、前記第１のドーピングウェルの内部に、前記アンチヒューズゲートから離間して配置される。前記薄いトレンチ絶縁物は、前記ドレインドーピング領域と前記アンチヒューズゲートとの間に配置される。前記アンチヒューズゲートから前記ドレインドーピング領域への電流経路は、前記シャロートレンチアイソレーションの周囲を取り囲んで設けられる。

本発明の一実施形態において、前記薄いトレンチ絶縁物は調整可能なトレンチ深さを有する。

本発明は、第４の実施形態において、不揮発性メモリセルの読み出し方法を提供する。最初に、少なくとも１つの上述のような不揮発性メモリセルが設けられる。前記不揮発性メモリセル構造は、基板と、第１のドーピングウェルと、第２のドーピングウェルと、アンチヒューズゲートと、ドレインドーピング領域とを有する。前記基板は、第１の導電型を有する。前記第１のドーピングウェルは第２の導電型を有し、前記基板内に配置される。前記第２のドーピングウェルは前記第１の導電型を有し、前記基板内に配置される。前記アンチヒューズゲートは前記第１のドーピングウェル上に配置され、ゲート導電層及びゲート酸化物層を有する。前記ゲート導電層は前記第１のドーピングウェル上に配置され、前記ゲート酸化物層は、前記ゲート導電層と前記第１のドーピングウェルとの間に配置されて前記第１のドーピングウェルに直接接触するとともに、裂ける位十分薄い。前記ドレインドーピング領域は前記アンチヒューズゲートから離間して配置される。前記アンチヒューズゲートから前記ドレインドーピング領域への電流経路は、前記第１のドーピング領域及び前記第２のドーピング領域を貫通して設けられる。前記アンチヒューズゲートはアンチヒューズ線に電気的に接続され、前記ドレインドーピング領域はビット線に電気的に接続される。そして、前記アンチヒューズ線は接地され、前記ビット線は前記不揮発性メモリセルを読むための読み出し電圧を保持する。

本発明は、第５の実施形態において、不揮発性メモリセルの読み出し方法を提供する。最初に、少なくとも１つの上述の不揮発性メモリセルが設けられる。前記不揮発性メモリセル構造は、基板と、第１のドーピングウェルと、対称性のシャロートレンチアイソレーションセットと、対称性ドレインドーピング領域と、アンチヒューズゲートとを有する。前記基板は第１の導電型を有する。前記第１のドーピングウェルは前記基板内に設けられる。前記対称性のシャロートレンチアイソレーションセットは左部及び右部を備え、それらは両方とも前記ドーピングウェルの内部に配置される。前記対称性ドレインドーピング領域は左側ドレインドーピング領域及び右側ドレインドーピング領域を含み、それらは両方とも前記ドーピングウェルの内部に配置される。前記左側ドーピング領域は前記左部に隣接して配置される。前記右側ドーピング領域は前記右部に隣接して配置される。前記アンチヒューズゲートは前記ドーピングウェル上であって、前記対称性のシャロートレンチアイソレーションセットの間に配置される。前記アンチヒューズゲートはゲート導電層及びゲート酸化物層を含む。前記ゲート導電層は前記ドーピングウェル上に配置される。前記ゲート酸化物層は前記ゲート導電層と前記ドーピングウェルとの間に配置され、前記第１のドーピングウェルに直接接触し、裂ける程十分に薄い。前記アンチヒューズゲートはアンチヒューズ線に電気的に接続され、前記ドレインドーピング領域はビット線に電気的に接続される。そして、前記アンチヒューズ線は接地され、読み出し電圧を有するビット線が前記不揮発性メモリセルを読み出すために設けられる。

本発明は、第６の実施形態において、不揮発性メモリセルを読み出す方法を提供する。最初に、少なくとも１つの上述のような不揮発性メモリセルが設けられる。前記不揮発性メモリセル小僧は、第１の導電型の基板と、前記基板内に配置された第２の導電型の第１のドーピングウェルと、ドレインドーピング領域と、薄いトレンチ絶縁物と、アンチヒューズゲートとを有する。前記アンチヒューズゲートは前記第１のドーピングウェル上に配置され、ゲート導電層及びゲート酸化物層を含む。前記ゲート導電層は前記第１のドーピングウェル上に配置される。前記ゲート酸化物層は、前記第１のドーピングウェルに直接接触するとともに、前記ゲート導電層と前記第１のドーピングウェルとの間に配置される。前記ドレインドーピング領域は前記第１のドーピングウェルの内部に、前記アンチヒューズゲートから離間して配置される。前記シャロートレンチアイソレーションは前記ドレインドーピング領域と前記アンチヒューズゲートとの間に配置される。前記アンチヒューズゲートから前記ドレインドーピング領域への電流経路が前記シャロートレンチアイソレーションの周囲を取り囲んで設けられる。前記アンチヒューズゲートはアンチヒューズ線に電気的に接続され、前記ドレインドーピング領域はビット線に電気的に接続される。そして、前記アンチヒューズ線は接地され、読み出し電圧を有するビット線が前記不揮発性メモリセルを読み出すために設けられる。

本発明のこれらの及び他の目的は、様々な図表及び図に例示された好ましい実施形態の以下の詳細な説明を当業者が読むことにより疑い無く明らかになるであろう。

図１Ａは、本発明の対称性構造の不揮発性メモリセルの２つの例を例示した図である。 図１Ｂは、本発明の対称性構造の不揮発性メモリセルの２つの例を例示した図である。 図２Ａは、本発明の不揮発性メモリセル構造の例を例示した図である。 図２Ｂは、本発明の不揮発性メモリセル構造の例を例示した図である。 図２Ｃは、本発明の不揮発性メモリセル構造の例を例示した図である。 図２Ｄは、本発明の不揮発性メモリセル構造の例を例示した図である。 図３Ａは、本発明の不揮発性メモリセル構造の例を例示した図である。 図３Ｂは、本発明の不揮発性メモリセル構造の例を例示した図である。 図３Ｃは、本発明の不揮発性メモリセル構造の例を例示した図である。 図３Ｄは、本発明の不揮発性メモリセル構造の例を例示した図である。 図４Ａは、本発明の不揮発性メモリセル構造の例を例示した図である。 図４Ｂは、本発明の不揮発性メモリセル構造の例を例示した図である。 図４Ｃは、本発明の不揮発性メモリセル構造の例を例示した図である。 図４Ｄは、本発明の不揮発性メモリセル構造の例を例示した図である。 図４Ｅは、本発明の不揮発性メモリセル構造の例を例示した図である。 図５Ａは、本発明の不揮発性メモリセルのプログラミング方法を例示した図である。 図５Ｂは、本発明の不揮発性メモリセルのプログラミング方法を例示した図である。 図６Ａは、本発明の不揮発性メモリセルのプログラミング方法を例示した図である。 図６Ｂは、本発明の不揮発性メモリセルのプログラミング方法を例示した図である。 図７Ａは、本発明の不揮発性メモリセルの読み出し方法を例示した図である。 図７Ｂは、本発明の不揮発性メモリセルの読み出し方法を例示した図である。 図８Ａは、本発明の不揮発性メモリセルの読み出し方法を例示した図である。 図８Ｂは、本発明の不揮発性メモリセルの読み出し方法を例示した図である。

以下、図面を参照して、本発明を実施するための形態の説明を行う。

本発明は、新規な不揮発性メモリセル構造を提供する。この新規な不揮発性メモリセル構造は、新規な不揮発性メモリセルにおける使用のためのプログラミング電圧及び読み出し電圧が、中間電圧を使用すること無く高電圧又は低電圧のみに簡素化されるような調整可能な電流経路を有する。

本発明の新規な不揮発性メモリセル構造は、任意の要素のため多くの構造的な変化を有してよい。図１Ａ〜図４Ｅは、本発明の不揮発性メモリセル構造の様々な例を例示する。最初に、図１Ａ又は図１Ｂを参照されたい。対称構造の不揮発性メモリセルの２つの例が例示されている。本発明のメモリセル構造１０１は、基板１１０と、第１のドーピングウェル１２０と、選択的な第２のドーピングウェルと１３０と、シャロートレンチアイソレーションセットと、ドレインドーピング領域１５１／１５２と、アンチヒューズゲート１６０とを備えてもよい。基板１１０は、シリコン（Ｓｉ）のような半導体材料であってもよい。加えて、基板１１０は、Ｎ型又はＰ型のような、好ましくはＰ型の第１の導電型を有してもよい。

基板１１０内に配置された第１のドーピングウェル１２０が存在する。第１のドーピングウェル１２０を完全に取り囲む選択的な第２のドーピングウェル１３０がまた存在してもよい。第１のドーピングウェル１２０は、アンチヒューズゲート１６０からドレインドーピング領域１５１／１５２まで流れる電流の経路１３９のための領域を規定する。もし第２のドーピングウェル１３０が存在しない場合には、図１Ａに示されるように、第１のドーピングウェル１２０は基板１１０に直接接触し、Ｎ型又はＰ型のような、第１の導電型の導電型とは異なった第２の導電型を有する。

あるいは、第２のドーピングウェル１３０が存在する場合には、図１Ｂに示されるように、第２のドーピングウェル１３０が直接基板１１０に接触し、Ｎ型又はＰ型のような、第１の導電型の導電型と異なる第２の導電型を有する。

シャロートレンチアイソレーション（STI, Shallow Trench Isolation）１４０は、対称性のシャロートレンチアイソレーションセット（シャロートレンチアイソレーションの一組）であってもよい。例えば、対称性のシャロートレンチアイソレーションは左部１４１及び右部１４２を含んでもよい。左部１４１及び右部１４２は、両方とも第１のドーピングウェル１２０の内部に配置される。特に、シャロートレンチアイソレーション１４０は、任意に調整可能なトレンチ深さＤを有してもよい。例えば、トレンチ深さＤは、３０００Å〜４０００Åであってもよい。

第１のドーピングウェル１２０の内部に配置されたドレインドーピング領域がまた備えられていてもよい。ドレインドーピング領域は対照的であってもよく、第１のドーピングウェル１２０のような導電型を有してもよい。例えば、対称性ドレインドーピング領域は、左側ドレインドーピング領域１５１と右側ドレインドーピング領域１５２とを有してもよい。左側ドレインドーピング領域１５１は左部１４１に隣接して配置される。右側ドレインドーピング領域１５２は、右部１４２に隣接して配置される。

第２のドーピングウェル１３０が無い場合には、図１Ａに示されるように、左側ドレインドーピングウェル１５１は左部１４１と基板１１０との間に配置される。右側ドレインドーピング領域１５２は右部１４２と基板１１０との間に配置される。あるいは、第２のドーピングウェル１３０がある場合には、図１Ｂに示されるように、左側ドレインドーピング領域１５１は左部１４１と第２のドーピングウェル１３０との間に配置される。右側ドレインドーピング領域１５２は、右部１４２と第２のドーピングウェル１３０との間に配置される。第２のドーピングウェル１３０の内部にある第１のドーピングウェル１２０は、ドレイン降伏電圧（Drain Breakdown Voltage、BVD）を改善する構造を可能とする。

左側ドレインドーピング領域１５１及び右側ドレインドーピング領域１５２は、それぞれ第２のドーピングウェル１３０又は基板１１０に直接接触している。更に、左側ドレインドーピング領域１５１及び右側ドレインドーピング領域１５２は、それぞれ左部１４１又は右部１４２に直接接触している。

アンチヒューズゲート１６０は、１つの実施形態において第１のドーピングウェル１２０上に配置され、他の実施形態においてシャロートレンチアイソレーションセット間、即ち１４１／１４２間に配置される。一般的に、アンチヒューズゲート１６０はゲート導電層１６１及びゲート酸化物層１６２を含む。ゲート導電層１６１は、第１のドーピングウェル１２０上に配置され、ゲート酸化物層１６２上に直接配置される。ゲート導電層１６１は、Ｎ＋ポリゲート又はＰ＋ポリゲートであってもよい。

ゲート酸化物層１６２は、ゲート導電層１６１と第１のドーピングウェル１２０との間に挟まれる。換言すれば、ゲート酸化物層１６２は、第１のドーピングウェル１２０に直接接触する。プログラミングする前に、ゲート導電層１６１、ゲート酸化物層１６２及び第１のドーピングウェル１２０はともに抵抗として働く。好ましくは、ゲート酸化物層１６２は、所定のプログラミング電圧により容易に裂かれる程十分に薄い。

プログラミング電圧は、不揮発性メモリセルにプログラミングする（プログラムを書き込む）ために用いられる。この発明において、適切なプログラミング電圧により、コンデンサを抵抗に変換することができる。本発明の不揮発性メモリセル構造の１つの特徴は、不揮発性メモリセル構造１０１をプログラミングするために用いられるプログラミング電圧は調整可能であるという点にある。例えば、プログラミング電圧は、１３．５Ｖ〜２０Ｖのような、高電圧よりもむしろ１０Ｖと同じ位低い電圧であってもよい。

不揮発性メモリセル構造１０１にプログラミングする（プログラムを書き込む）際、電流はアンチヒューズゲート１６０から、左側ドレインドーピング領域１５１、及び／又は右側ドレインドーピング領域１５２に流れる。電流がとる経路１３９は、電流経路である。従って、本発明の不揮発性メモリセル構造１０１は、プログラミング電圧を調整する複数の方法を有してもよい。本発明の一実施形態では、ゲート酸化物層１６２の厚さは、ワンタイムプログラムメモリ（OTP、One-time Program Memory）技術の要求を満たす所定のプログラミング電圧により容易に裂かれる程十分に薄くなるように最適化される。本発明の他の実施形態では、調整可能なトレンチ深さＤはまた、実施のための最適なプログラミング電圧を得るために最適化される。

第２に、１つの不揮発性メモリセル構造を例示する図２Ａ、図２Ｂ、図２Ｃ、図２Ｄを参照されたい。本発明の不揮発性メモリセル構造１０２は、基板１１０と、第１のドーピングウェル１２１と、最適なドーピングウェルと、接点１５０と、ドレインドーピング領域１５１と、アンチヒューズゲート１６０とを有する。基板１１０は、Ｓｉのような半導体材料であってもよい。加えて、基板１１０は、Ｎ型又はＰ型のような、好ましくはＰ型の第１の導電型を有してもよい。

図２Ａに示されるように、少なくとも１つのドーピングウェル、即ち、電流がとる経路１２９を規定する基板１１０内に配置された第１のドーピングウェル１２１がある。第１のドーピングウェル１２１は、基板１１０の導電型とは異なる第２の導電型を有する。基板１１０内に、第１のドーピングウェル１２１に隣接して配置された任意の他のドーピングウェルがあってもよい。例えば、その任意のドーピングウェルが無い場合には、第１のドーピングウェル１２１は基板１１０に囲まれてもよい。代わりに、図２Ｂに示されるように、その任意のドーピングウェルが存在する場合には、その任意のドーピングウェルは第１のドーピングウェル１２１の導電型と異なる導電型を有する第２のドーピングウェル１３１である。

本発明の他の実施形態では、図２Ｃに示されるように、第２のドーピングウェル１３１と第１のドーピングウェル１２１とが、電流がとる経路１２９を形成するために互いに直接接触する。本発明の更に他の実施形態では、図２Ｄに示されるように、第２のドーピングウェル１３１と第１のドーピングウェル１２１とは、基板１１により分離されて互いに直接接触しておらず、そして第２のドーピングウェル１３１、第１のドーピングウェル１２１及び基板１１０はともに、電流がとる経路を形成する。

アンチヒューズゲート１６０は第１のドーピングウェル１２１上に配置され、ゲート導電層１６１及びゲート酸化物層１６２を含む。ゲート導電層１６１は、ゲート酸化物層１６２上及び第１のドーピングウェル１２１上に配置される。ゲート酸化物層１６２は、ゲート導電層１６１と第１のドーピングウェル１２１との間に配置される。換言すれば、ゲート酸化物層１６２は、第１のドーピングウェル１２１に直接接触する。プログラムを作る前に、ゲート導電層１６１、ゲート酸化物層１６２及び第１のドーピングウェル１２１は、ともにコンデンサとして働く。プログラムを作った後、ゲート酸化物層１６２は意図的に裂かれ、ゲート導電層１６１、ゲート酸化物層１６２及び第１のドーピングウェル１２１はともに抵抗として働く。ゲート酸化物層１６２は所定のプログラミング電圧により容易に裂かれる程十分に薄いことが好ましい。接点１５０は、アンチヒューズゲート１６０から離れている。本発明の一実施形態では、第１のドーピングウェル１２１内か又は第２のドーピングウェル１３１内のいずれか一方にドレインドーピング領域１５１があってもよく、図２Ｂ又は図２Ｃに示されるようにそれはアンチヒューズゲート１６０から離れている。ドレインドーピング領域１５１は、第１のドーピングウェル１２１と同じ導電型を有してもよい。アンチヒューズゲート１６０からドレインドーピング領域１５１への電流経路１２９は、第１のドーピングウェル１２１、又は更に第２のドーピングウェル１３１、又は更に基板１１０を通過して設けられてもよい。

本発明の不揮発性メモリセル構造１０２の１つの特徴は、１つだけのゲート、即ちアンチヒューズゲート１６０が、不揮発性メモリセル構造１０１において存在するという点にある。選択ゲートのような他のゲートは不揮発性メモリセル構造１０２内に存在しない。本発明の不揮発性メモリセル構造１０２の他の特徴は、第１のドーピングウェル１２１の内部又は第２のドーピングウェル１３１の内部には、経路１２９を妨げるシャロートレンチアイソレーションは存在しないという点にある。シャロートレンチアイソレーションは、第１のドーピングウェル１２１の内部に配置されることなく、第１のドーピングウェル１２１又は任意の第２のドーピングウェル１３１を単に取り囲む。

第３に、他の不揮発性メモリセル構造の例を例示する図３Ａ、図３Ｂ、図３Ｃ、図３Ｄを参照されたい。本発明の不揮発性メモリセル構造１０３は、基板１１０と、第１のドーピングウェル１２１と、任意の第２のドーピングウェル１３１と、シャロートレンチアイソレーション１４０と、接点１５０と、ドレインドーピング領域１５１と、アンチヒューズゲート１６０とを備える。基板１１０は、Ｓｉのような半導体材料であってもよい。更に、基板１１０は、Ｎ型又はＰ型のような、好ましくはＰ型の第１の導電型を有してもよい。シャロートレンチアイソレーション１４０は、第１のドーピングウェル１２１又は任意の第２のドーピングウェル１３１を取り囲む。アンチヒューズゲート１６０と接点１５０、又はドレインドーピング領域１５１、又は第２のドーピングウェル１３１との間に配置されるとともに、第１のドーピングウェル１２１の内部に配置される他のシャロートレンチアイソレーション１４３がある。

図３Ａに示されるように、少なくとも１つのドーピングウェル、即ち、基板１１０内に配置された第１のドーピングウェル１２１がある。第１のドーピングウェル１２１は、基板１１０の導電型と異なる第２の導電型を有する。基板１１０内に配置され、第１のドーピングウェル１２１に隣接した任意のドーピングウェルがあってもよい。例えば、その任意のドーピングウェルが無い場合、第１のドーピングウェル１２１は基板１１０に囲まれる。代わりに、図３Ｂに示されるように、その任意のドーピングウェルがある場合に、その任意のドーピングウェルは、第１のドーピングウェル１２１の導電型と異なる導電型を有し、第１のドーピングウェル１２１の隣に配置される第２のドーピングウェル１３１である。

本発明の他の実施形態では、図３Ｃに示されるように、第２のドーピングウェル１３１と第１のドーピングウェル１２１とは互いに直接接触する。また、接点１５０はドレインドーピング領域１５１と直接接触し、シャロートレンチアイソレーション１４３は第１のドーピングウェル１２１の内部であるが、第２のドーピングウェル１３１の外部に存在する。更に他の実施形態では、図３Ｄに示されるように、第２のドーピングウェル１３１と第１のドーピングウェル１２１とは互いに直接接触していない。更に、接点１５０はドレインドーピング領域１５１に直接接触し、同様にシャロートレンチアイソレーション１４３は第１のドーピングウェル１２１の内部であるが、第２のドーピングウェル１３１の外部に配置される。

いずれの実施形態でも、シャロートレンチアイソレーション１４３は、任意的に経路１２９の電気抵抗を調整するため、第１のドーピングウェル１２１の内部に配置される。例えば、シャロートレンチアイソレーション１４３は、不揮発性メモリセル構造１０３のプログラミング電圧を調整するため、３０００Å〜４０００Åのように調整可能なトレンチ深さＤを有する。経路１２９は、図３Ａに示されるように第１のドーピングウェル１２１のみを通過してもよく、図３Ｃに示されるように第１のドーピングウェル１２１及び第２のドーピングウェル１３１の両方を通過してもよく、図３Ｄに示されるように第１のドーピングウェル１２１、第２のドーピングウェル１３１及び基板１１０の総てをともに通過してもよく、アンチヒューズゲート１６０からドレインドーピング領域１５１までの経路１２９はシャロートレンチアイソレーション１４３を迂回して進んでもよい。

アンチヒューズゲート１６０は第１のドーピングウェル１２１上に配置され、ゲート導電層１６１及びゲート酸化物層１６２を含む。ゲート導電層１６１はゲート酸化物層１６２及び第１のドーピングウェル１２１上に配置される。ゲート酸化物層１６２は、ゲート導電層１６１と第１のドーピングウェル１２１との間に配置される。換言すれば、ゲート酸化物層１６２は、第１のドーピングウェル１２１に直接接触する。プログラムを作成する前に、ゲート導電層１６１、ゲート酸化物層１６２及び第１のドーピングウェル１２１は一緒にコンデンサとして働く。プログラムを作成した後は、ゲート酸化物層１６２は意図的に裂かれてゲート導電層１６１、ゲート酸化物層１６２及び第１のドーピングウェル１２１は一緒に抵抗として働く。好ましくは、ゲート酸化物層１６２は、所定のプログラミング電圧により裂かれる程十分に薄い。接点１５０は、アンチヒューズゲート１６０から離れており、ドレインドーピング領域１５１と直接接触する。本発明の一実施形態では、図３Ａ〜図３Ｄに示されるように、第１のドーピングウェル１２１内又は第２のドーピングウェル１３１内のいずれかに配置されたドレインドーピング領域１５１があり、アンチヒューズゲート１６０から離れている。ドレインドーピング領域１５１は、第１のドーピングウェル１２１と同じ導電型を有してもよい。

本発明の不揮発性メモリセル構造１０３の１つの特徴は、不揮発性メモリセル構造１０３内には、１つだけのゲート、即ち、アンチヒューズゲート１６０が存在する点にある。換言すれば、不揮発性メモリセル構造１０３内には、選択ゲートのような他のゲートは存在しない。

更に、本発明の複数の不揮発性メモリセル構造体は、一緒になってメモリセルアレイを形成する。そのような方法において、指定されたメモリセルをメモリセルアレイ内で動作させるために、選択ゲートが任意的に必要とされる。

次に、不揮発性メモリセル構造の例を例示する図４Ａ〜図４Ｅを参照されたい。本発明の不揮発性メモリセル構造１０４は、基板１１０と、第１のドーピングウェル１２１と、任意的なドーピングウェルと、シャロートレンチアイソレーション１４０と、任意的なシャロートレンチアイソレーション１４３と、接点１５０と、任意的なドレインドーピング領域１５１と、セレクトゲート１７０に加えてアンチヒューズゲート１６０と、を有する。基板１１０は、Ｓｉのような半導体材料であってもよい。更に、基板１１０は、Ｎ型又はＰ型のような、好ましくはＰ型の第１の導電型を有してもよい。

シャロートレンチアイソレーション１４０は、少なくとも第１のドーピングウェル１２１又は更に任意的な第２のドーピングウェル１３１をも同じように囲む。接点１５０は任意的なドレインドーピング領域１５１に電気的に接続されてもよい。第１のドレインドーピング領域１５１は第１のドーピングウェル１２１と同じ導電型を有してもよく、第２のドーピングウェル１３１の内部に配置される。また、任意的なシャロートレンチアイソレーション１４３は第１のドーピングウェル１２１の内部又は第２のドーピングウェル１３１の内部のいずれかに配置されてもよい。

図４Ａに示されるように、第２のドーピングウェル１３１及び第１のドーピングウェル１２１は互いに直接接触し、経路１２９は第１のドーピングウェル１２１及び第２のドーピングウェル１３１の両方を通過してもよい。図４Ａ及び４Ｄはドレインドーピング領域１５１のみが存在することを例示している。図４Ｂ及び４Ｃは、更にドレインドーピング領域１５１及び任意的なシャロートレンチアイソレーション１４３の両方とも存在することを例示する。

本発明の他の実施形態では、図４Ｃ又は４Ｄに示されるように、第２のドーピングウェル１３１及び第１のドーピングウェル１２１が基板１１０により分離されて互いに直接接触しておらず、経路１２９が第１のドーピングウェル１２１、基板１１０及び第２のドーピングウェル１３１を通過してもよい。

本発明の更に他の実施形態では、複数のドレインドーピング領域があってもよい。例えば、図４Ｅに示されるように、第２のドレインドーピング領域１５２及び第３のドレインドーピング領域１５３がある。第２のドレインドーピング領域１５２は、第２のドーピングウェル１３１の内部に、選択ゲート１７０に隣接して配置される。第３のドレインドーピング領域１５３は、シャロートレンチアイソレーション１４３が第２のドレインドーピング領域１５２と第３のドレインドーピング領域１５３との間に挟まれるように、第１のドーピングウェル１２１の内部に、アンチヒューズゲート１６０に隣接して配置される。金属ルーティング１８０は、第２のドレインドーピング領域１５２と第３のドレインドーピング領域１５３とを電気的に接続するために用いられる。図４Ｅに示されるようにその構造は、例えば第１のドーピングウェル１２１、第２のドーピングウェル１３１、ドレインドーピング領域１５１、第２のドレインドーピング領域１５２、及び／又は第３のドレインドーピング領域１５３の寸法を調整することができるように、複数の寸法を調整することによりプログラミング電圧を調整することができる。

いくつかの実施形態においては、シャロートレンチアイソレーション１４３は経路１２９の抵抗を調整するために第１のドーピングウェル１２１の内部に配置される。図４Ｅに示されるように、シャロートレンチアイソレーション１４３は第１のドーピングウェル１２１／第２のドーピングウェル１３１間、又は第２のドレインドーピングウェル１５２／第３のドレインドーピング領域１５３間に同様に配置される。例えば、シャロートレンチアイソレーション１４３は、任意的に不揮発性メモリセル構造１０３のプログラミング電圧を調整するため、３０００Å〜４０００Åのように調整可能なトレンチ深さＤを有してもよい。

アンチヒューズゲート１６０は第１のドーピングウェル１２１上に配置され、ゲート導電層１６１とゲート酸化物層１６２とを含む。ゲート導電層１６１は、ゲート酸化物層１６２上と第１のドーピングウェル１２１上に配置される。ゲート酸化物層１６２は、ゲート導電層１６１と第１のドーピングウェル１２１との間に配置される。換言すれば、ゲート酸化物層１６２は第１の直接ドーピングウェル１２１に直接接触する。接点１５０は、アンチヒューズゲート１６０から離れている。

プログラムを書き込む前に、ゲート導電層１６１、ゲート酸化物層１６２及び第１のドーピングウェル１２１はともにコンデンサとして働く。プログラムを書き込んだ後、ゲート酸化物層１６２は意図的に裂かれ、ゲート導電層１６１、ゲート酸化物層１６２及び第１のドーピングウェル１２１はともに抵抗として働く。ゲート酸化物層１６２は所定のプログラミング電圧で容易に裂かれるように十分薄いことが好ましい。

更に、不揮発性メモリセル構造１０４の動作を制御するために追加的な選択ゲート１７０がある。選択ゲート１７０は、図４Ｅに示されるように第２のドーピングウェル１３１上にのみ配置されてもよく、図４Ａ又は４Ｂに示されるように第１のドーピングウェル１２１及び第２のドーピングウェル１３１上の両方に配置されてもよく、図４Ｃ又は４Ｄに示されるように第１のドーピングウェル１２１、第２のドーピングウェル１３１及び基板１１０上に配置される。選択トランジスタ１７２は選択ゲート１７０と対応するドーピングウェル又はドーピング領域とを含む。選択トランジスタ１７２は、例えば、横方向拡散金属酸化物半導体（LDMOS, Laterally Diffused Metal Oxide Semiconductor）又は二重拡散ＭＯＳ（DMOS, Double-diffused MOS）のようなＭＯＳデバイスである。上述の種々の不揮発性メモリセルを踏まえると、本発明は、他の実施形態において不揮発性メモリセルのプログラミング方法もまた提供する。第１に、図５Ａ又は図５Ｂに示されるように、少なくとも１つの不揮発性メモリセル１００が提供される（設けられる）。少なくとも１つのメモリセル構造は、図５Ａに示されるように単体の不揮発性メモリセルであってもよく、図５Ｂに示されるようにアレイ１０９の形態であってもよい。不揮発性メモリセルが単体の不揮発性メモリセルであるとき、アンチヒューズゲート１６０はアンチヒューズ線１６３に電気的に接続され、接点１５０はビット線１５２に電気的に接続される。不揮発性メモリセルがアレイ１０９を形成するとき、不揮発性メモリセル１００の接点１５０は、アレイ１０９内で特定の不揮発性メモリセル１００’を選択するためワード線１７１に接続された選択トランジスタ１７２に接続される。そして、選択トランジスタ１７２は更にビット線１５２に接続される。上述の不揮発性メモリセルの詳細な構造に対する説明を参照されたい。

次に、ビット線１５２は接地され、アンチヒューズ線１６３はコンデンサを抵抗に物理的に変換する（コンデンサを裂く）のに十分高いプログラミング電圧を有する。図６Ａに示されるように、不揮発性メモリセルが単体の不揮発性メモリセルのとき、アンチヒューズ線１６３には、例えば１０Ｖの低さのプログラミング電圧が与えられ、ビット線１５２は接地される。コンデンサは、従って、１０Ｖバイアスにより引き裂かれる。不揮発性メモリセルがアレイを形成するとき、図６Ｂに示されるように、同様にアンチヒューズ線１６３に例えば１０Ｖの低さのプログラミング電圧が与えられ、ビット線１５２の少なくとも１つが接地される。ワード線１７１の少なくとも１つには、アレイ１０９内で特定の不揮発性メモリセルの線（不揮発性メモリセル１００’のような）を選択するための活性化電圧が与えられ、選択されていない他のワード線１７１は不活性なままである。活性化電圧は１．８Ｖと同じ程度に低くてもよい。アンチヒューズ線１６３が接地されることもまた可能であり、ビット線１５２に、１０Ｖ程度の低さのプログラミング電圧が与えられてもよい。

上述の工程を考慮すると、アンチヒューズ線１６３には方法及び場所に関わらず常にプログラミング電圧が与えられてもよい。このことは、アンチヒューズ線１６３はデコードする必要が無いことを意味し、これは本発明の特徴の１つである。また、２つの異なる電圧のみがあり、即ちプログラミング電圧と活性化電圧、は回路の設計を簡素化させるための工程において要求されている。選択ゲートが無い場合、活性化電圧は必要とされない。これは本発明の方法の他の特徴である。更に、プログラミング電圧は１０Ｖと同じ低さであってもよく、活性化電圧はエネルギー及び電力を節約するために１．８Ｖの低さであってもよく、このことは本発明の方法の更に他の特徴である。更に、ビット線１５２とワード線１７２は、より簡素な回路設計を達成するため、活性化電圧と接地電圧との間で容易に切り替えられてもよい。

他の実施形態において、本発明はまた不揮発性メモリセルの読み出し方法を提供する。最初に、図７Ａ又は７Ｂに示されるように、少なくとも１つの不揮発性メモリセルが提供される。少なくとも１つの不揮発性メモリセル１００は、不揮発性メモリセル１００’のようにプログラムが作成されていてもよい。少なくとも１つの不揮発性メモリセル１００は、図５Ａに示されるように単体の不揮発性メモリセル１００であってもよく、図５Ｂに示されるようにアレイ１０９の形態であってもよい。不揮発性メモリセルが単体の不揮発性メモリセルのときには、アンチヒューズ１６０がアンチヒューズ線１６３に電気的に接続され、接点１５０がビット線１５２に電気的に接続される。不揮発性メモリセルがアレイを形成するときには、同様にアンチヒューズゲート１６０はアンチヒューズ線１６３に電気的に接続され、不揮発性メモリセル１００の接点１５０はビット線１５２に接続されている選択トランジスタ１７２に接続される。選択ゲート１７０は、特定の不揮発性メモリセルをアレイ１０９中で選択するためにワード線１７１に更に電気的に接続される。そして選択トランジスタ１７２はビット線１５２に更に接続される。上述の不揮発性メモリセルの詳細な構造の説明を参照されたい。

次に、アンチヒューズゲート１６３は任意的に接地され、ビット線１５２は、不揮発性メモリセル１００又はアレイ１０９を読み出すため読み出し電圧を有し、それは活性化電圧と同じであってもよい。不揮発性メモリセルが単体の不揮発性メモリセルのときには、図８Ａに示されるように、ビット線１５２には、例えば１．８Ｖの低さ程度の読み出し電圧が与えられ、アンチヒューズ線１６３が接地される。メモリセル１００がコンデンサ又は抵抗の状態にあるかを判定するには、小さな読み出し電圧で十分である。

不揮発性メモリセルがアレイを形成するときには、図８Ｂに示されるように、同様にビット線１５２に例えば１．８Ｖ程度の低さの読み出し電圧が与えられ、少なくとも１つのアンチヒューズ線１６３が接地される。ワード線１７１にはアレイ１０９内で特定の不揮発性メモリセルの線を選択するための活性化電圧が与えられ、選択されない他のワード線１７１は不活性のままである。活性化電圧は読み出し電圧と同じでもよく、１．８Ｖの低さであってもよい。結果は、アレイ１０９内で唯一の特定の不揮発性メモリセル１００’が読み出される。ビット線１５２が接地され、アンチヒューズ線１６３に例えば１．８Ｖの低さの読み出し電圧が供給されることもまた可能である。

上述の工程を考慮すれば、アンチヒューズ線１６３は方法及び場所に関わらず常に接地されてもよいことに注目されたい。このことは、アンチヒューズ線１６３がデコードする必要が無いことを意味し、このことは本発明の方法の特徴のうちの１つである。また、２つの異なる電圧のみがあり、即ち、読み出し電圧／活性化電圧及び接地電圧は、回路の設計を簡素化するために読み出し工程において要求され、これが本発明の方法の特徴のうちの他の１つである。更に、活性化電圧と同様読み出し電圧は、エネルギー及び電力を節約するため１．８Ｖの低さであってもよく、これもまた本発明の方法の特徴のうちの他の１つである。また、ビット線１５２及びワード線１７１は、より簡素な回路設計を達成するために読み出し電圧／活性化電圧と接地電圧との間で容易に切り替えられるよう設計されてもよい。例えば、ワード線とビット線とが同時に同じ電圧を有するとき、不揮発性メモリセルの少なくとも１つが読み出される。

本発明の教示を保ちつつ装置及び方法の多数の変形及び置換がなされてもよいことは、当業者は容易に気付くであろう。従って、上述の開示は添付のクレームの境界によってのみ限定されるものとして解釈されるべきである。

Claims (17)

1. 不揮発性メモリセル構造であって、
   第１の導電型を有する基板と、
   前記基板内に配置され、第２の導電型を有する第１のドーピングウェルと、
   前記基板内に配置され、前記第１の導電型を有する第２のドーピングウェルと、
   前記第１のドーピングウェル上に配置されたアンチヒューズゲートであって、前記第１のドーピングウェル上に配置されたゲート導電層と、該ゲート導電層と前記第１のドーピングウェルとの間に配置されるとともに前記第１のドーピングウェルと直接接触するゲート酸化物層とを含むものと、
   前記アンチヒューズゲートから離れているドレインドーピング領域と、を有し、
   前記アンチヒューズゲートから前記ドレインドーピング領域までの電流経路は、前記第１のドーピングウェルと前記第２のドーピングウェルを通過する不揮発性メモリセル構造。
2. 前記第１のドーピングウェルは前記第２のドーピングウェルに直接接触する請求項１に記載の不揮発性メモリセル構造。
3. 前記第１のドーピングウェルは前記第２のドーピングウェルから所定距離離れており、前記電流経路は更に前記基板を通過する請求項１に記載の不揮発性メモリセル構造。
4. 前記ドレインドーピング領域は、前記第２のドーピングウェルの内部に配置される請求項１に記載の不揮発性メモリセル構造。
5. 前記アンチヒューズゲートはコンデンサ又は抵抗のいずれかとして働く請求項１に記載の不揮発性メモリセル構造。
6. 前記アンチヒューズゲートと前記第２のドーピングウェルとの間とともに、前記第１のドーピングウェルの内部に配置されたシャロートレンチアイソレーションを更に有し、
   前記電流経路は更に前記シャロートレンチアイソレーションの周囲を通過する請求項１に記載の不揮発性メモリセル構造。
7. 前記第１のドーピングウェル及び前記第２のドーピングウェルの双方の上に配置された選択ゲートを更に有する請求項１に記載の不揮発性メモリセル構造。
8. 前記第２のドーピングウェル上に配置された選択ゲートと、
   前記第２のドーピングウェルの内部に配置された第１のドレインドーピング領域と、
   前記第２のドーピングウェルの内部に前記アンチヒューズゲートに隣接して配置された第３のドーピング領域であって、前記シャロートレンチアイソレーションが前記第２のドーピング領域と前記第３のドレインドーピング領域との間に配置されるように配置されたものと、
   前記第２のドレインドーピング領域と前記第３のドレインドーピング領域とに電気的に接続された金属ルーティングと、を更に有する請求項１に記載の不揮発性メモリセル構造。
9. 前記シャロートレンチアイソレーションは、調整可能なトレンチ深さを有する請求項１に記載の不揮発性メモリセル構造。
10. 対称性の不揮発性メモリセル構造であって、
    第１の導電型を有する基板と、
    前記基板内に配置された第１のドーピングウェルと、
    前記第１のドーピングウェル内の内部に配置された左側シャロートレンチアイソレーションと右側シャロートレンチアイソレーションとを含む対称性シャロートレンチアイソレーションセットと、
    左側ドレインドーピング領域と右側ドレインドーピング領域とを含む対称性ドレインドーピング領域であって、前記左側ドレインドーピング領域は前記左側シャロートレンチアイソレーションに隣接して配置され、前記右側ドレインドーピング領域は前記右側シャロートレンチアイソレーションに隣接して配置されているものと、
    前記第１のドーピングウェル上に、前記対称性シャロートレンチアイソレーションセットの間に配置されたアンチヒューズゲートであって、前記第１のドーピングウェル上に配置されたゲート導電層と、前記ゲート導電層と前記第１のドーピングウェルとの間に前記第１のドーピングウェルに直接接触して配置して配置されたゲート酸化物層とを含むものと、を有する対称性の不揮発メモリセル構造。
11. 前記第１のドーピングウェルは、前記第１の導電型と異なる第２の導電型を有する請求項１０に記載の対称性の不揮発性メモリセル構造。
12. 前記第１のドーピングウェルを完全に囲み、前記基板と前記第１のドーピングウェルとの間に配置された第２の導電型を有する第２のドーピングウェルを更に有し、
    前記第１のドーピングウェルは前記第２の導電型と異なる前記第１の導電型を有する請求項１０に記載の対称性の不揮発性メモリセル構造。
13. 不揮発性メモリセル構造であって、
    第１の導電型を有する基板と、
    前記基板内に配置され、第２の導電型を有する第１のドーピングウェルと、
    前記第１のドーピングウェル上に配置されたゲート導電層と、該ゲート導電層と前記第１のドーピングウェルとの間に配置され前記第１のドーピングウェルに直接接触するゲート酸化物層とを含み、前記第１のドーピングウェル上に配置されたアンチヒューズゲートと、
    前記第１のドーピングウェルの内部に、前記アンチヒューズゲートから離間して配置されたドレインドーピング領域と、
    該ドレインドーピング領域と前記アンチヒューズゲートとの間に配置されたシャロートレンチアイソレーションと、を有し、
    前記アンチヒューズゲートから前記ドレインドーピング領域への電流経路は前記シャロートレンチアイソレーションの周囲を通過する不揮発性メモリセル構造。
14. 前記シャロートレンチアイソレーションは調整可能なトレンチ深さを有する請求項１３に記載の不揮発性メモリセル構造。
15. 不揮発性メモリセルの読み出し方法であって、
    請求項１に記載の少なくとも１つの不揮発性メモリセルを、前記アンチヒューズゲートがアンチヒューズ線に電気的に接続され、前記ドレインドーピング領域がビット線に電気的に接続されるように設ける工程と、
    前記アンチヒューズ線を接地し、前記ビット線に前記不揮発性メモリセルを読み出すための読み出し電圧を供給する工程と、を有する不揮発性メモリセルの読み出し方法。
16. 不揮発性メモリセルの読み出し方法であって、
    請求項１０に記載の少なくとも１つの不揮発性メモリセルを、前記アンチヒューズゲートがアンチヒューズ線に電気的に接続され、前記ドレインドーピング領域がビット線に電気的に接続されるように設ける工程と、
    前記アンチヒューズ線を接地し、前記ビット線に前記不揮発性メモリセルを読み出すための読み出し電圧を供給する工程と、を有する不揮発性メモリセルの読み出し方法。
17. 不揮発性メモリセルの読み出し方法であって、
    請求項１３に記載の少なくとも１つの不揮発性メモリセルを、前記アンチヒューズゲートがアンチヒューズ線に電気的に接続され、前記ドレインドーピング領域がビット線に電気的に接続されるように設ける工程と、
    前記アンチヒューズ線を接地し、前記ビット線に前記不揮発性メモリセルを読み出すための読み出し電圧を供給する工程と、を有する不揮発性メモリセルの読み出し方法。

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