CN104425513B - 可编程存储器 - Google Patents
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Abstract
本发明提供一种可编程存储器。可编程存储器具有选择晶体管，其包括栅、源和漏极。反熔丝器件被连接至选择晶体管的漏极区域。反熔丝器件包括漏极区域上部衬底上的电介质层，电介质层上的多晶硅层，以及与漏极区域相接触的反熔丝电极线。当选择晶体管被接通且通过反熔丝线施加高电压时，电介质层被击穿且反熔丝器件被编程。
Description
技术领域
本公开涉及一种一次可编程存储器，且更确切地，涉及一种配置成使能够容易将反熔丝器件电介质击穿的存储装置。
背景技术
到现在为止，反熔丝器件已被用于制造互补金属氧化物半导体(CMOS)一次可编程(OTP)非易失性存储器。反熔丝器件通常起到与熔丝相反的作用。在正常状态下，反熔丝是开放电路。当高电压被施加于反熔丝时，其中电介质材料被击穿，反熔丝将电路闭合。使用反熔丝的上述两种状态可以实现一次可编程只读存储器(ROM)。
图1是相关技术存储器单元的电路图。
图1中的存储单元是一次可编程(OTP)只读存储器(ROM)装置，其在存储器晶体管12的栅极的氧化物被击穿时存储数据。配置成选择相应单元和存储器晶体管12的选择晶体管10被连接至有源区域。
在编程时通过向位线施加高电压并接通选择晶体管10以允许一个结(junction)偏置接地，高电位被施加至存储器晶体管12中的电介质层，相应地，存储器晶体管12中的电介质层被击穿。
然而，由于此相关技术通过高电压接通选择晶体管10以将其连接至接地，该编程较复杂。此外，由于反熔丝是通过击穿存储器晶体管12的结重叠区域中的电介质层来接通，大量的电流可能泄露至衬底。
发明内容
本发明的实施例提供一种存储器装置，其中通过接触区域施加高电压，可产生稳定的电介质击穿和/或反熔丝。
根据本发明的某些实施例，可编程存储器包括：选择晶体管，其包括栅、源和漏极区域，以及连接至选择晶体管的漏极区域的反熔丝器件，其中反熔丝器件包括漏极区域上表面上的电介质层、电介质层上的多晶硅层以及联接至漏极区域和/或与漏极区域相接触的第一电极。
当选择晶体管被接通且反熔丝器件被编程时，通过向第一电极和/或反熔丝线施加高电压，电介质被击穿。
一个或多个实施例的详情由附图和下述说明呈现。其他特征将从说明、附图以及权利要求中显而易见。
附图说明
图1是相关技术存储器单元的电路图。
图2是显示根据本公开的一个或多个实施例的示例可编程存储器的截面结构的视图。
图3是根据本公开实施例的示例存储器的单元电路图。
图4是显示根据本公开的一个或多个实施例的示例可编程存储器的平面结构的视图。
图5是显示根据本公开实施例的示例可编程存储器的阵列配置的视图。
具体实施方式
现在将详细地参考本发明的一些实施例，其范例在附图中示出。
根据一个或多个实施例的可编程装置将参照附图予以详细说明。然而，本发明可以体现为许多不同的形式且不应被解释为限于此处所列明的实施例，相反，可以通过增加、替换和修改而容易得出落入本公开实质和范围内的替代性实施例，且能完全向本领域的技术人员传递本发明的概念。
图2是显示根据本公开的一个或多个实施例的示例可编程阵列的截面结构的视图，且图3根据本公开实施例的示例存储器的单元电路图，图4是显示根据本公开的一个或多个实施例的示例可编程存储器的平面结构的视图，且图5是显示根据本公开的一个或多个实施例的示例可编程阵列的阵列配置图。
以下说明中，术语“MOS”用于指场效应晶体管(FET)、金属绝缘半导体(MIS)晶体管、半晶体管、电容器以及可编程存储器的单元的所有结构。根据本公开的实施例，可编程存储器的单元可包括一个晶体管和一个电容器，且晶体管和电容器被分别称为选择晶体管和反熔丝器件。
根据本公开的实施例的示范存储器结构参照图2和图3进行说明。在图2中示出了NMOS型存储器装置，但根据一个或多个实施例，PMOS型的存储器装置也可用于在衬底上(其中注入N型杂质)形成选择晶体管和反熔丝器件。
参考图2和3，在NMOS型存储器装置的情况下，衬底100(其中被注入p型杂质)包括源极区域101(其中被注入n型杂质)和漏极区域102(其中被注入n型杂质)，源极区域101被配置成第一扩散区，漏极区域102被配置成第二扩散区。此外，尽管未在附图中示出，源极区域101和漏极区域102还可包括轻掺杂漏区(LDD)结构。
此外，选择晶体管110(图4)被配置成将位线(如，BL或VBL)连接至反熔丝器件(anti-fuse device)120。选择晶体管110还包括电介质层111(如，栅氧化层)和配置成栅电极的多晶硅层112。可选地，选择线(如，VSG)被电连接至栅电极112，其可与源极区域101和漏极区域102部分重叠。
另外，反熔丝器件120在漏极区域102的上面或上方，并且包括电介质层121和电介质层121上的多晶硅层122，电介质层121在编程时被击穿，多晶硅层122电连接至反熔丝控制线(如，VAF)。反熔丝器件120可包括半晶体管或电容器，其中多晶硅电极122的成分、厚度和击穿电压与多晶硅层112相同，且电容器电介质层121与栅氧化层111具有大体相同的成分以及相同或相似的厚度。反熔丝器件120和选择晶体管110可共有被配置成扩散区的漏极区域102。漏极区域102可与反熔丝触点140(contact)(图4)相接触，反熔丝触点140可以是反熔丝编程线(VAFC)和/或电压，或者可以连接至反熔丝编程线(VAFC)和/或电压p8。反熔丝触点140和/或漏极区域102被配置成反熔丝器件120的底电极编程端子。
尽管未在附图中示出，多晶硅层112和122的两侧可有侧壁间隔件(spacers)。可以应用如薄掺杂层的扩散或扩散区域和栅极区域的掺硅等CMOS处理步骤。另外，在漏极区域102的一侧可有P型杂质掺杂区103，该P型杂质掺杂区103可与衬底偏压电源线和/或电压Vsub相接触以施加衬底电压。
尤其地，与漏极区域102相接触的反熔丝编程(VAFC)线被配置成选择性提供用于击穿反熔丝器件120的电介质层121的高电压。当高电压被施加至位线(VBL)用于编程时，额外的电压也可通过扩散区102和/或反熔丝触点140(或VAFC线)被施加。根据某些实施例，反熔丝器件120的电介质层121的击穿仅可通过扩散区102和/或VAFC线开始。在此，连接至反熔丝器件的VAFC线也可被称为反熔丝电极线。
现在对根据本公开的一次可编程存储器装置的编程操作进行说明。
编程时，0V(如，接地电压)被施加于反熔丝触点140且高电压被施加于VAFC线和/或多晶硅层122，从而在反熔丝电介质层121上形成高电压差(即，高于电介质层121的击穿电压)并击穿电介质层121。此时，0V被施加于选择晶体管以将选择晶体管截止，且VBL电极线(即位线)被接地或被浮置以防止或禁止电流流动。
在此情况下，由于无需通过与源极区域101相接触的VBL线施加电压，与向VBL线施加高电压时相比，泄漏至衬底的电流量可极大地或实质性地减少。
根据某些实施例，编程时高电压被施加于反熔丝编程(如，VAFC)线且预定的电压被施加于VSG线和/或选择栅极112。选择晶体管被接通，且0V被施加于位线(如，VBL线)。接地电压或0V也被施加于VAF线和/或上部反熔丝电极122，这可导致电流从触点140流经反熔丝电介质121和/或反熔丝电介质121上产生高电压差，以使得能够击穿电介质层121。
图5显示根据本发明实施例的示例存储器阵列配置。根据图5，通过向VSG线和VBL线施加电压可选择用于编程的单元区。
此外，通过击穿指定单元区中电容器(如，反熔丝器件)的氧化层(如，电介质层)并通过编程(如，VAFC)线向反熔丝区域施加高电压，反熔丝器件可用作电阻器。当单元区5A和5B(图5中示出的8个单元中)中的各个反熔丝器件的电介质层被击穿时，仅有相应的两个单元的反熔丝器件(如，电容器)用作电阻器。其他单元中，电容器仍作为电容器。例如，为了读取已编程的存储器装置，当选择晶体管110被接通时(如，通过向VSG线施加预定电压并向VAF线和VBL线施加预定电压)，电流仅流经已编程单元5A和5B。因此，读取的值为“0”。此外，对于其他单元区而言，由于反熔丝器件未用作电阻器，没有电流流过。因此，读取的值为“1”。
根据本发明实施例，可通过在反熔丝晶体管结构上增加与漏极区域(其可为扩散区)相接触的线来实现存储器装置。相应地，可以进行精确编程而无需扩大微制作装置结构的面积。
另外，由于反熔丝器件的栅氧化层可通过接触扩散区直接击穿，编程操作可以简单且精确。
本说明书中对“一个实施例”、“某个实施例”、“示例实施例”等的参照意在表明针对所述实施例描述的具体特征、结构或特性包括在本发明的至少一个实施例中。说明书中不同地方出现的上述措辞不一定都指的是同一实施例。此外，在结合任一实施例对特定的特征、结构或特性进行描述时，应理解的是在本领域技术人员的知识范围内可以结合其他实施例来改变此特征、结构或特性。
尽管实施例已通过参照其数个示意实施例来说明，应理解为本领域的技术人员在本公开原理的实质和范围内，可以想出很多其他修改和实施例。更确切地说，可以在本说明书、附图和所附权利要求的范围内对所述主题组合构造的组成部件和/或构造作出多种变型和修改。除了对组成部件和/或构造的变型和修改之外，替代性使用对于本领域的技术人员而言也是显而易见的。
Claims (12)
1.一种可编程存储器，包括：
选择晶体管，其包括栅极区域、源极区域和漏极区域；以及
反熔丝器件，其连接至所述选择晶体管的所述漏极区域，
其中，所述反熔丝器件包括在所述漏极区域上表面上的电介质层，在所述电介质层上的多晶硅层，以及与所述漏极区域接触的第一电极；
所述源极区域被配置为具有第一导电型的第一扩散区；并且
所述漏极区域被配置为具有第二导电型的第二扩散区。
2.如权利要求1所述的可编程存储器，其中在向所述第一电极施加高电压并接通所述选择晶体管时，所述电介质层被击穿。
3.如权利要求1所述的可编程存储器，还包括与所述源极电接触的位线，且在向所述位线和所述第一电极施加高电压且接通所述选择晶体管时，所述电介质层被击穿。
4.如权利要求1所述的可编程存储器，其中所述选择晶体管和所述反熔丝器件共用所述漏极区域。
5.如权利要求1所述的可编程存储器，其中所述选择晶体管的所述栅极包括多晶硅层，且所述选择晶体管在所述栅极与包括所述源极和所述漏极区域的衬底之间还包括栅氧化层。
6.如权利要求5所述的可编程存储器，其中所述反熔丝器件的所述多晶硅层与所述栅极具有相同的成分和相同的厚度。
7.如权利要求1所述的可编程存储器，其中所述漏极区域包括反熔丝接触区且所述可编程存储器还包括在所述反熔丝接触区和编程线之间的触点。
8.如权利要求7所述的可编程存储器，其中所述编程线、所述反熔丝触点以及所述漏极区域被配置成向所述反熔丝器件提供编程电压和/或电流。
9.如权利要求8所述的可编程存储器，还包括位线，其被配置成从所述反熔丝器件传送电压，其中所述选择晶体管电连接至所述位线。
10.一种制备可编程存储器的方法，包括：
在具有第一导电型杂质的衬底中形成具有第一导电型杂质的源极和具有第二导电型杂质的漏极区域；
在所述衬底上形成电介质层；
在所述电介质层上形成多晶硅层；
对所述多晶硅层和所述电介质层图案化以形成(i)与所述源极和所述漏极区域重叠的选择晶体管的栅电极和(ii)所述漏极区域上方的反熔丝器件的电极。
11.如权利要求10所述的方法，还包括在所述漏极区域的一侧的衬底中形成杂质掺杂区，其被配置成向所述衬底施加偏压。
12.如权利要求10所述的方法，还包括形成电连接至所述漏极区域的触点。
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