CN104078465A - 非易失性存储器单元与读取的方法 - Google Patents

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Abstract

本发明公开了一种非易失性存储器单元与读取的方法,非易失性存储器单元包含位于基材中的掺杂井、位于掺杂井上的反熔丝栅极、位于基材中的漏极、位于掺杂井上视情况需要的选择栅极、与位于掺杂井中的浅沟槽隔离。此等非易失性存储器单元结构具有非常弹性的组件安排,而能符合不同操作条件的需求。

Description

非易失性存储器单元与读取的方法
技术领域
本发明大致上涉及一种非易失性存储器单元结构,以及一种写入与读取非易失性存储器单元结构的方法。特别是,本发明针对一种反熔丝形式的非易失性存储器单元结构,以及一种读取此等非易失性存储器单元结构的方法。
背景技术
存储器装置通常可以分为易失性存储器装置与和非易失性存储器装置。在非易失性存储器装置中,储存的数据即使当电源关闭时仍然可以存在。这种持续性的特质使得非易失性存储器装置可以使用在,如移动电话、数码相机、视频播放器或个人数字助理(PDA)的应用中储存数据。
在目前的一次性编程存储器(OTP)技术中,可能有多种的瓶颈。例如,需要超高电压装置,例如13.5V或20V来实现的编程(program)或读取(read)。需要多个电压设备,如特高压、中电压或低电压,来实现编程或读取。当写入(programming)电压大于10V时,在N+/P井的接面(junction)有可能发生接面击穿(junction breakdown)。在写入模式下,则需要,如13.5V或以上的超高电压。然而,这样的高电压会急剧地增加选择晶体管的氧化物的击穿(oxidebreakdown)风险。
鉴于中电压(MV)设备(3.3V或5V)不适用于传统平台的成本或结构考虑,非易失性存储器单元结构是需要调整其性能要求,以实现更简单的结构和更灵活的操作要求。
发明内容
鉴于此,本发明提出了一种反熔丝形式的非易失性存储器单元结构,以及一种读取此等非易失性存储器单元结构的方法。此等非易失性存储器单元结构具有非常弹性的组件安排,而能符合不同操作条件的需求。除此之外,写入或读取步骤中可以不需要用中电压(3.3V或5V),而能与现行的平台兼容。
本发明在第一方面先提出了一种不具有选择栅极(select gate)的非易失性存储器单元结构。此不具有选择栅极的非易失性存储器单元结构,包含基材、第一掺杂井、第二掺杂井、反熔丝栅极、以及漏极/有源极掺杂区。基材具有第一导电型。第一掺杂井具有第二导电型,而位于基材中。第二掺杂井具有第一导电型,也位于基材中。反熔丝栅极位于第一掺杂井上,并包含栅极导电层与栅极氧化物层。栅极导电层位于第一掺杂井上,而栅极氧化物层位于栅极导电层与第一掺杂井之间,并直接接触第一掺杂井,其厚度够薄而可以熔穿(ruptured)。漏极/有源极掺杂区则远离此反熔丝栅极。从反熔丝栅极至漏极/有源极掺杂区的电流在移动时,会通过此第一掺杂井与此第二掺杂井。
在本发明一实施方式中,第一掺杂井直接接触此第二掺杂井。
在本发明另一实施方式中,第一掺杂井与此第二掺杂井经由一预定长度而彼此隔离,因此电流移动时,更会通过基材。
在本发明另一实施方式中,漏极/有源极掺杂区位于此第二掺杂井中。
在本发明另一实施方式中,反熔丝栅极在写入之前作为电容,而在写入之后作为电阻。
在本发明另一实施方式中,非易失性存储器单元结构,更包含浅沟槽隔离。浅沟槽隔离位于此第一掺杂井中,以及位于反熔丝栅极与第二掺杂井之间,使得移动时电流更绕过此浅沟槽隔离。
在本发明另一实施方式中,非易失性存储器单元结构,更包含选择栅极,其位于第一掺杂井与此第二掺杂井之上,以控制非易失性存储器单元结构的活化。
在本发明另一实施方式中,非易失性存储器单元结构,更包含选择栅极、第二漏极/有源极掺杂区、第三漏极/有源极掺杂区、浅沟槽隔离、与金属走线(metal routing)。选择栅极位于此第二掺杂井之上。第二漏极/有源极掺杂区位于第二掺杂井中并邻近选择栅极。第三漏极/有源极掺杂区位于此第一掺杂井中并邻近此反熔丝栅极,使得浅沟槽隔离位于此第二漏极/有源极掺杂区与此第三漏极/有源极掺杂区之间。金属走线电连接此第二漏极/有源极掺杂区与此第三漏极/有源极掺杂区。
在本发明另一实施方式中,此浅沟槽隔离具有可调整的一沟槽深度。
本发明在第二方面又提出了一种对称非易失性存储器单元结构。此等对称非易失性存储器单元结构包含基材、第一掺杂井、对称的浅沟槽隔离组、对称的漏极/有源极掺杂区以及反熔丝栅极。基材具有第一导电型。第一掺杂井位于基材中。对称的浅沟槽隔离组包含左浅沟槽隔离与右浅沟槽隔离,而位于第一掺杂井中。对称的漏极/有源极掺杂区包含左漏极/有源极掺杂区与右漏极/有源极掺杂区,而位于此第一掺杂井中。左漏极/有源极掺杂区邻近此左浅沟槽隔离,而此右漏极/有源极掺杂区邻近此右浅沟槽隔离。反熔丝栅极位于第一掺杂井上、介于此对称的浅沟槽隔离组之间,并包含栅极导电层与栅极氧化物层。栅极导电层位于第一掺杂井上,而栅极氧化物层位于栅极导电层与第一掺杂井之间,并直接接触第一掺杂井,其厚度够薄而可以熔穿。
在本发明一实施方式中,第一掺杂井具有与第一导电型相异的第二导电型。
在本发明另一实施方式中,对称非易失性存储器单元结构,更包含第二导电型的第二掺杂井,其完全围绕第一掺杂井并位于第一掺杂井与基材之间。第一掺杂井具有与一第二导电型相异的此第一导电型。
本发明在第三方面再提出了一种非易失性存储器单元结构。此非易失性存储器单元结构,包含基材、第一掺杂井、反熔丝栅极、漏极/有源极掺杂区、以及浅沟槽隔离。基材具有第一导电型。第一掺杂井具有第二导电型,而位于基材中。反熔丝栅极位于第一掺杂井上,并包含栅极导电层与栅极氧化物层。栅极导电层位于第一掺杂井上,而栅极氧化物层位于栅极导电层与第一掺杂井之间,并直接接触第一掺杂井。漏极/有源极掺杂区位于此第一掺杂井之内并远离此反熔丝栅极。浅沟槽隔离位于漏极/有源极掺杂区与反熔丝栅极之间。当电流从反熔丝栅极至此漏极/有源极掺杂区移动时,会绕过浅沟槽隔离。
在本发明一实施方式中,浅沟槽隔离具有可调整的沟槽深度。
本发明在第四方面,提出了一种读取非易失性存储器单元结构的方法。首先,提供如前所述之至少一非易失性存储器单元。此非易失性存储器单元结构,包含基材、第一掺杂井、第二掺杂井、反熔丝栅极以及漏极/有源极掺杂区。基材具有第一导电型。第一掺杂井具有第二导电型,而位于基材中。第二掺杂井具有第一导电型,也位于基材中。反熔丝栅极位于第一掺杂井上,并包含栅极导电层与栅极氧化物层。栅极导电层位于第一掺杂井上,而栅极氧化物层位于栅极导电层与第一掺杂井之间,并直接接触第一掺杂井,其厚度够薄而可以熔穿。漏极/有源极掺杂区则远离此反熔丝栅极。从此反熔丝栅极至此漏极/有源极掺杂区的电流在移动时,会通过此第一掺杂井与此第二掺杂井。反熔丝栅极电连接至反熔丝线,而此漏极/有源极掺杂区电连接至位线。然后,将反熔丝线接地,并提供位线一读取电压,以读取此非易失性存储器单元。
本发明在第五方面,提出了一种读取非易失性存储器单元结构的方法。首先,提供如前所述的至少一非易失性存储器单元。此非易失性存储器单元结构包含基材、第一掺杂井、对称的浅沟槽隔离组、对称的漏极/有源极掺杂区以及反熔丝栅极。基材具有第一导电型。第一掺杂井位于基材中。对称的浅沟槽隔离组包含左浅沟槽隔离与右浅沟槽隔离,而位于第一掺杂井中。对称的漏极/有源极掺杂区包含左漏极/有源极掺杂区与右漏极/有源极掺杂区,而位于此第一掺杂井中。左漏极/有源极掺杂区邻近此左浅沟槽隔离,而此右漏极/有源极掺杂区邻近此右浅沟槽隔离。反熔丝栅极位于第一掺杂井上、介于此对称的浅沟槽隔离组之间,并包含栅极导电层与栅极氧化物层。栅极导电层位于第一掺杂井上,而栅极氧化物层位于栅极导电层与第一掺杂井之间,并直接接触第一掺杂井,其厚度够薄而可以熔穿。反熔丝栅极电连接至反熔丝线,而漏极/有源极掺杂区电连接至位线。然后,将此熔丝线接地,并提供位线一读取电压,以读取此非易失性存储器单元。
本发明在第六方面,提出了一种读取非易失性存储器单元结构的方法。首先,提供如前所述之至少一非易失性存储器单元。此非易失性存储器单元结构,包含基材、第一掺杂井、反熔丝栅极、漏极/有源极掺杂区以及浅沟槽隔离。基材具有第一导电型。第一掺杂井具有第二导电型,而位于基材中。反熔丝栅极位于第一掺杂井上,并包含栅极导电层与栅极氧化物层。栅极导电层位于第一掺杂井上,而栅极氧化物层位于栅极导电层与第一掺杂井之间,并直接接触第一掺杂井。漏极/有源极掺杂区位于此第一掺杂井之内并远离反熔丝栅极。浅沟槽隔离位于漏极/有源极掺杂区与反熔丝栅极之间。当电流从反熔丝栅极往漏极/有源极掺杂区移动时,会绕过浅沟槽隔离。反熔丝栅极电连接至反熔丝线,而漏极/有源极掺杂区电连接至位线。然后,将反熔丝线接地,并提供此位线读取电压,以读取此非易失性存储器单元。
附图说明
图1A与图1B所示为本发明的非易失性存储器单元结构的两种实例。
图2A、图2B、图2C与图2D所示为本发明的非易失性存储器单元结构的一种实例，其中图2A、图2B、图2C、图2D的上半部为非易失性存储器单元结构的上视图，下半部为非易失性存储器单元结构的侧视图。
图3A、图3B、图3C与图3D所示为本发明的非易失性存储器单元结构的一种实例，其中图3A、图3B、图3C、图3D的上半部为非易失性存储器单元结构的上视图，下半部为非易失性存储器单元结构的侧视图。
图4A、图4B、图4C、图4D与图4E所示为本发明的非易失性存储器单元结构的一种实例，其中图4A、图4B、图4C、图4D、图4E的上半部为非易失性存储器单元结构的上视图，下半部为非易失性存储器单元结构的侧视图
图5A与图5B所示为本发明写入非易失性存储器单元的方法。
图6A与图8A所示为本发明单一的非易失性存储器单元。
图6B与图8B所示为本发明非易失性存储器单元形成阵列。
图7A与图7B所示为本发明一种读取非易失性存储器单元的方法。
其中,附图标记说明如下:
100/100'  非易失性存储器单元
101/102/103/104  非易失性存储器单元结构
109  阵列
110  基材
120/121  第一掺杂井
130/131  第二掺杂井
129/139  路径
140/143  浅沟槽隔离
141  左侧部分
142  右侧部分
150  接触
151  左漏极/有源极掺杂区,第一漏极/有源极掺杂区
152  右漏极/有源极掺杂区,第二漏极/有源极掺杂区
153  第三漏极/有源极掺杂区
154  位线
160  反熔丝栅极
161  栅极导电层
162  栅极氧化物层
163  反熔丝线
170  选择栅极
171  字线
172  选择晶体管
180  金属走线
D  沟槽深度
具体实施方式
本发明涉及了一种新颖的非易失性存储器单元结构。这种新颖的非易失性存储器单元结构具有可调节的电流路径,使得用于新的非易失性存储器单元结构的写入电压和读取电压可以简化为只有高电压或低电压,而不需要中电压。
本发明新颖的非易失性存储器单元结构,由于有视情况才需要的组件,所以可以具有许多结构上的变化。图1A到图4E所示为本发明的非易失性存储器单元结构的多种实例。首先,请参考图1A或图1B,所示为对称结构的非易失性存储器单元的两种实例。本发明的非易失性存储器单元结构101可包括基材110、第一掺杂井120、视情况需要的第二掺杂井130、浅沟槽隔离组、漏极/有源极掺杂区151/152和反熔丝栅极160。基材110可以是半导体材料,例如硅(Si)。此外,基材110可以具有第一导电性,例如,N型或P型,较佳为P型。
第一掺杂井120位于基材110上。也有可能是,会有一个视情况需要而完全包围第一掺杂井120的第二掺杂井130。第一掺杂井120定义路径139的区域,即电流从反熔丝栅极160行进到漏极/有源极掺杂区151/152。如果第二掺杂井130不存在时,如图1A所示,第一掺杂井120是直接与基材110接触,并具有第二导电性,例如,N型或P型,但与第一导电性不同。
要不然,如果第二掺杂井130存在时,如图1B所示,第二掺杂井130是直接与基材110接触,并具有第二导电性,例如,N型或P型,但与第一导电性不同。换句话说,第二掺杂井130位于基材110和第一掺杂井120之间,又具有与第二导电性不同的第一导电性。
浅沟槽隔离140可以是对称的浅沟槽隔离组。例如,对称的浅沟槽隔离组可以包括一个左侧部分141和右侧部分142。左侧部分141和右侧部分142都位于第一掺杂井120之内。特别是,浅沟槽隔离140可具有视情况需要可调整的沟槽深度D。例如,沟槽的深度D可以是
在第一掺杂井120之内也有漏极/有源极掺杂区。漏极/有源极掺杂区可以是对称的,并具有类似于第一掺杂井120的导电性。例如,对称的漏极/有源极掺杂区可以包括一个左漏极/有源极掺杂区151和一个右漏极/有源极掺杂区152。左漏极/有源极掺杂区151邻近于左侧部分141,而右漏极/有源极掺杂区152则邻近于右侧部分142。
如果第二掺杂井130不存在时,如图1A所示,左漏极/有源极掺杂区151位于左侧部分141和基材110之间。右漏极/有源极掺杂区152位于右侧部分142和基材110之间。要不然,如果第二掺杂井130存在时,如图1B所示,左漏极/有源极掺杂区151位于左侧部分141和第二掺杂井130之间。右漏极/有源极掺杂区152位于右侧部分142和第二掺杂井130之间。第一掺杂井120位于第二掺杂井130中,促使了一种提高漏极崩溃耐压(BVD)的结构。
左漏极/有源极掺杂区151和右漏极/有源极掺杂区152,分别与第二掺杂井130或基材110直接接触。另外,左漏极/有源极掺杂区151和右漏极/有源极掺杂区152分别与左侧部分141或右侧部分142直接接触。
反熔丝栅极160一方面是位于第一掺杂井120之上,而在另一方面是位于浅沟槽隔离组,即左侧部分141/右侧部分142之间。一般来说,反熔丝栅极160包括栅极导电层161和栅极氧化物层162。栅极导电层161位于第一掺杂井120之上,并直接位在栅极氧化物层162之上。栅极导电层161可以是N+多晶硅栅极或P+多晶硅栅极。
栅极氧化物层162被夹置在栅极导电层161和第一掺杂井120之间。换句话说,栅极氧化物层162是与第一掺杂井120直接接触的。在写入之前,栅极导电层161、在栅极氧化物层162和第一掺杂井120一起作为电容器来用。在写入之后,栅极导电层161、栅极氧化物层162和第一掺杂井121则一起作为电阻来用。较佳地,栅极氧化物层162会足够薄,而很容易地经由预定的写入电压而加以熔穿。
写入电压用于写入非易失性存储器单元。在本发明中,合适的写入电压就能够将电容转换为电阻。本发明的非易失性存储器单元结构101的特征之一即在于,用于编程非易失性存储器单元结构101的写入电压是可调节的。例如,写入电压可低至10V,而不是较高的写入电压,例如13.5V-20V。
在写入非易失性存储器单元结构101时,电流从反熔丝栅极160朝向左漏极/有源极掺杂区151及/或右漏极/有源极掺杂区152行进。其中路径139是电流经过的一个电流通路。沿着路径139的电阻,决定了用于写入非易失性存储器单元结构101的写入电压。因此,本发明的非易失性存储器单元结构101可具有多种来调整写入电压的方式。在本发明的一个实施例中,优化栅极氧化物层162的厚度,使得它足够薄,而可以很容易地经由预定的写入电压加以熔穿,以满足一次性编程存储器技术的要求。在本发明另一实施例中,可调节沟槽深度D来进行优化,以获得最佳写入电压的实作。
其次,请参阅图2A、图2B、图2C、图2D,其所示为一个非易失性存储器单元结构的范例，其中图2A、图2B、图2C、图2D的上半部为非易失性存储器单元结构的上视图，下半部为非易失性存储器单元结构的侧视图。本发明的非易失性存储器单元结构102包括基材110、第一掺杂井121、视情况需要的掺杂井、接触150、漏极/有源极掺杂区151和一个反熔丝栅极160。基材110可以是半导体材料,例如Si。此外,基材110可以具有第一导电性,例如,N型或P型,较佳为P型。
如图2A所示,有至少一个掺杂井,即第一掺杂井121,其位于基材110中以定义电流经过的路径129。第一掺杂井121具有与基材110不同的第二导电。可能有另一个视情况需要的、位于基材110中的掺杂井而与第一掺杂井121相邻。例如,如果视情况需要的掺杂井不存在时,第一掺杂井121可以被基材110所包围。要不然,如图2B所示,如果视情况需要的掺杂井存在时,视情况需要的掺杂井可以是第二掺杂井131,而具有与第一掺杂井121不同的导电性。
在本发明另一实施例中,如图2C所示,第二掺杂井131和第一掺杂井121彼此直接接触以形成电流经过的路径129。在又一个本发明的实施例中,如图2D所示,第二掺杂井131和第一掺杂井121是被基材110所隔离,而不是彼此直接接触,所以第二掺杂井131、第一掺杂井121与基材110一起形成电流所需要的路径129。
反熔丝栅极160位于第一掺杂井121之上,并包括栅极导电层161和栅极氧化物层162。栅极导电层161位在栅极氧化物层162和第一掺杂井121之上。栅极氧化物层162位于栅极导电层161和第一掺杂井121之间。换句话说,栅极氧化物层162是与第一掺杂井121直接接触。在写入之前,栅极导电层161、栅极氧化物层162和第一掺杂井121一起作为电容器之用。在写入之后,特意将栅极氧化物层162熔穿,使得栅极导电层161、在栅极氧化物层162和第一掺杂井121一起作为电阻器之用。较佳地,栅极氧化物层162足够薄,很容易地以预定的写入电压加以熔穿。
接触150是远离反熔丝栅极160而设置的。在本发明一个实施例中,可能存在一个漏极/有源极掺杂区151,设置在第一掺杂井121或是第二掺杂井131其中一者中,并远离反熔丝栅极160,如图2B、图2C所示。漏极/有源极掺杂区151可具有与第一掺杂井121相同的导电性。从反熔丝栅极160到漏极/有源极掺杂区151的电流路径129通过第一掺杂井121,或者更进一步通过第二掺杂井131,或者又更进一步通过基材110。
本发明的非易失性存储器单元结构102的特征之一在于,只有一个栅极而已,即在非易失性存储器单元结构101中的反熔丝栅极160。没有其他的栅极,例如在非易失性存储器单元结构102中没有选择栅极。本发明的非易失性存储器单元结构102的另一特征在于,没有设置在第一掺杂井121内部或第二掺杂井131内部的浅沟槽隔离,以阻挡路径129。浅沟槽隔离仅仅围绕第一掺杂井121或视情况需要的第二掺杂井131,而不位于第一掺杂井121的内部。
第三,请参考图3A、图3B、图3C、图3D,其所示为出了另一个非易失性存储器单元结构的范例，其中图3A、图3B、图3C、图3D的上半部为非易失性存储器单元结构的上视图，下半部为非易失性存储器单元结构的侧视图。本发明的非易失性存储器单元结构103包括基材110、第一掺杂井121、视情况需要的第二掺杂井131、浅沟槽隔离140、接触150、漏极/有源极掺杂区151和反熔丝栅极160。基材110可以是半导体材料,例如Si。此外,基材110可以具有第一导电性,例如,N型或P型,较佳为P型。浅沟槽隔离140围绕第一掺杂井121或视情况需要的第二掺杂井131。另一个浅沟槽隔离143位于第一掺杂井121内部以及位于反熔丝栅极160和接触150之间,或漏极/有源极掺杂区151,或第二掺杂井131之间。
如图3A所示,具有至少一个掺杂井,即第一掺杂井121,位于基材110中。第一掺杂井121具有与基材110不同的第二导电型。可能有视情况需要的掺杂井而位于基材110中,并与第一掺杂井121相邻。例如,如果视情况需要的掺杂井不存在,第一掺杂井121会被基材110所包围。要不然,则如图3B所示,如果视情况需要的掺杂井存在时,则可以是第二掺杂井131,其具有与第一掺杂井121不同的导电性,而邻近第一掺杂井121。
在本发明另一实施例中,如图3C所示,第二掺杂井131和第一掺杂井121是彼此直接接触的。此外,接触150直接接触漏极/有源极掺杂区151而浅沟槽隔离143是位于第一掺杂井121之内,但在第二掺杂井131之外。在又一个本发明的实施例中,如图3D中所示,第二掺杂井131和第一掺杂井121不与彼此直接接触。还有,接触150直接接触漏极/有源极掺杂区151,而类似地浅沟槽隔离143是位于第一掺杂井121之内,但在第二掺杂井131之外
不管是哪一个实施例,浅沟槽隔离143位于第一掺杂井121之内,以视情况地调整路径129的电阻。例如,浅沟槽隔离143具有可调节的沟槽深度D,例如来调整非易失性存储器单元结构103的写入电压。路径129可以只通过第一掺杂井121,如图3A所示,通过第一掺杂井121和第二掺杂井131,如图3C所示,或者一起通过所有的第一掺杂井121、第二掺杂井131和基材110,如图3D中所示。或是,从反熔丝栅极160到漏极/有源极掺杂区151的路径129绕过浅沟槽隔离143。
反熔丝栅极160位于第一掺杂井121之上,并包括栅极导电层161和栅极氧化物层162。栅极导电层161设置在栅极氧化物层162之上和在第一掺杂井121之上。栅极氧化物层162位于栅极导电层161和第一掺杂井121之间。换句话说,栅极氧化物层162是与第一掺杂井121直接接触。在写入之前,栅极导电层161、栅极氧化物层162和第一掺杂井121一起作为电容器之用。在写入之后,特意熔穿栅极氧化物层162使得栅极导电层161、栅极氧化物层162和第一掺杂井121则一起作为电阻之用。较佳地,栅极氧化物层162会足够薄,而很容易地经由预定的写入电压加以熔穿。
安置接触150远离反熔丝栅极160但与漏极/有源极掺杂区151直接接触。在本发明一个实施例中,有位于第一掺杂井121或第二掺杂井131中的漏极/有源极掺杂区151,并远离反熔丝栅极160,如图3A到图3D所示。漏极/有源极掺杂区151可具有与第一掺杂井121相同的导电性。
本发明的非易失性存储器单元结构103的特征之一在于,只有一个栅极,即反熔丝栅极160,其位在非易失性存储器单元结构103中。换句话说,不存在其他栅极,例如在非易失性存储器单元结构103中没有选择栅极。
再来,本发明的多个非易失性存储器单元结构可形成一起的非易失性存储器单元阵列。这样一来,需要一个视情况的选择栅极来活化非易失性存储器单元阵列中指定的非易失性存储器单元。
接下来,请参考图4A至图4E,其所示为非易失性存储器单元结构的实例，其中图4A、图4B、图4C、图4D、图4E的上半部为非易失性存储器单元结构的上视图，下半部为非易失性存储器单元结构的侧视图。本发明的非易失性存储器单元结构104包括基材110、第一掺杂井121、视情况需要的掺杂井、浅沟槽隔离140、视情况需要的浅沟槽隔离143、接触150、视情况需要的漏极/有源极掺杂区151、反熔丝栅极160与选择栅极170。基材110可以是半导体材料,例如Si。此外,基材110可以具有第一导电性,例如,N型或P型,优选为P型。
浅沟槽隔离140至少围绕第一掺杂井121或进一步围绕视情况需要的第二掺杂井131。接触150可电连接到视情况需要的漏极/有源极掺杂区151。第一漏极/有源极掺杂区151可具有与第一掺杂井121相同的导电性,并位于第二掺杂井131之内。此外,视情况需要的浅沟槽隔离143可以位于第一掺杂井121内或第二掺杂井131内。
如图4A所示,第二掺杂井131和第一掺杂井121彼此直接接触,使得路径129通过第一掺杂井121还有第二掺杂井131两者。图4A和图4D所示为只存在有漏极/有源极掺杂区151。图4B和图4C进一步所示为漏极/有源极掺杂区151和视情况需要的浅沟槽隔离143两者都存在。
在本发明另一实施例中,第二掺杂井131和第一掺杂井121是被基材110所隔离,而没有彼此直接接触,使得路径129可通过第一掺杂井121、基材110和第二掺杂井131,如图4C或图4D所示。
在又一个本发明的实施例中,可能有多个漏极/有源极掺杂区。例如,在图4E中所示,又有第二漏极/有源极掺杂区152和第三漏极/有源极掺杂区153。第二漏极/有源极掺杂区152位于第二掺杂井131的内部又和选择栅极170相邻。第三漏极/有源极掺杂区153位于第一掺杂井121的内部。其中浅沟槽隔离140夹置于第二漏极/有源极掺杂区152以及第三漏极/有源极掺杂区153之间,而浅沟槽隔离143则夹置于反熔丝栅极160与第三漏极/有源极掺杂区153之间。金属走线180是用来电连接第二漏极/有源极掺杂区152以及第三漏极/有源极掺杂区153。如图4E中所示的结构能够透过调节多种尺寸来调整写入电压,例如调整第一掺杂井121、第二掺杂井131、第一漏极/有源极掺杂区151、第二漏极/有源极掺杂区152及/或第三漏极/有源极掺杂区153的尺寸。
如图4E所示,浅沟槽隔离140位于第一掺杂井121/第二掺杂井131之间,或第二漏极/有源极掺杂区152/第三漏极/有源极掺杂区153之间。例如,浅沟槽隔离140具有可调节的沟槽深度D,例如来选择性地调整非易失性存储器单元结构103的写入电压。
反熔丝栅极160位于第一掺杂井121之上,并包括一个栅极导电层161和栅极氧化物层162。栅极导电层161位于栅极氧化物层162之上,和第一掺杂井121之上。栅极氧化物层162位于栅极导电层161和第一掺杂井121之间。换句话说,栅极氧化物层162是与第一掺杂井121直接接触。接触150远离反熔丝栅极160。
在写入之前,栅极导电层161、栅极氧化物层162和第一掺杂井121一起作为电容器之用。在写入之后,特意熔穿栅极氧化物层162使得栅极导电层161、栅极氧化物层162和第一掺杂井121一起作为电阻之用。较佳地,栅极氧化物层162会足够薄,而很容易地经由预定的写入电压加以熔穿。
此外,还有一个额外的选择栅极170来控制非易失性存储器单元结构104的活化。选择栅极170可以只位于第二掺杂井131之上,如图4E所示,或位在第一掺杂井121和第二掺杂井131之上,如图4A或图4B中所示,或位在第一掺杂井121、第二掺杂井131和基材110之上,如图4C或图4D中所示。选择晶体管172包括选择栅极170和相应的掺杂井或掺杂区域。选择晶体管172是个金属氧化物半导体组件,例如横向扩散金属氧化物半导体(LDMOS)或双扩散金属氧化物半导体(DMOS)。鉴于以上的各种非易失性存储器单元,本发明在另一个方面,还涉及了用于写入或编程非易失性存储器单元的方法。首先,如图5A或图5B所示,涉及至少一个非易失性存储器单元100。至少一个非易失性存储器单元可以是单一的非易失性存储器单元,如图5A中所示,或者位在一个阵列109中,如图5B中所示的形式。当非易失性存储器单元为一个单一的非易失性存储器单元时,反熔丝栅极160会电连接到一个反熔丝线163,而接触150会电连接到位线154。当非易失性存储器单元形成阵列时,非易失性存储器单元100的接触150会电连接到选择晶体管172,其又电连接到字线171,以选择阵列109中特定的非易失性存储器单元100'。而选择晶体管172又被进一步连接到位线154。请参考前面对非易失性存储器单元详细结构的描述。
接着,位线154被接地,并且提供反熔丝线163一个写入电压,其足够高,而得以实质上将电容器转换(熔穿电容器)成电阻。当非易失性存储器单元为一个单一的非易失性存储器单元时,如图6A中所示,给与反熔丝线163一个写入电压,如低至10V,而位线154被接地。电容器则因为10V的偏压被熔穿。当非易失性存储器单元形成阵列时,如图6B中所示,同样给与反熔丝线163一个写入电压,如低至10V,而位线154其中的至少一者被接地。字线171其中一者给与一个活化电压来选择阵列109中一排特定的非易失性存储器单元(例如非易失性存储器单元100'),而其他未选择的则维持未活化。活化电压可以低至1.8V。其结果是,在阵列109中只有一个特定的非易失性存储器单元100'被写入。也可能是将反熔丝线163接地,并且给与位线154一个写入电压,如低至10V。
请注意,在上述的步骤中,无论如何或是在何处,总是可以给与反熔丝线163一个写入电压。这意味着,不需要将反熔丝线163译码,这也是本发明的方法的特征之一。此外,只存在有两个不同的电压,即在写入电压与活化电压,在步骤中只需要这两者来来简化电路的设计。如果选择栅极是不存在,就不需要活化电压了。这是本发明方法的另一项的特征。还有,写入电压可以低至10V而活化电压可以低至1.8V,以节省能量和功率,这仍然又是本发明方法的另一个的特征。此外,位线154和字线171设计成能在活化电压/接地之间的轻松切换,来达成较简单的电路设计。
在另一个方面,本发明还涉及了一种读取非易失性存储器单元的方法。首先,如图7A或图7B中所示,涉及至少一个非易失性存储器单元100。至少一个非易失性存储器单元100已经被编程过,例如非易失性存储器单元100'。至少一个非易失性存储器单元100可以是单个的非易失性存储器单元100,如图5A所示,或者位在一个阵列109中,如图5B中所示的形式。当非易失性存储器单元为一个单一的非易失性存储器单元时,电连接反熔丝栅极160到反熔丝线163,而接触150则电连接到位线154。当非易失性存储器单元形成阵列109时,同样的反熔丝栅极160电连接到反熔丝线163,而非易失性存储器单元100的接触150电连接到与位线154电连接的选择晶体管172。选择栅极170还电连接到字线171,以选择阵列109中特定的非易失性存储器单元。而选择晶体管172又被进一步电连接到位线154。请参考前面对非易失性存储器单元详细结构的描述。
接着,将反熔丝线163视情况需要来接地,而提供位线154一个读取电压,其可以与活化电压相同,来读取非易失性存储器单元100或阵列109。当非易失性存储器单元为一个单一的非易失性存储器单元时,如图8A所示,提供位线154一个读取电压,如低至1.8V,而将反熔丝线163接地。一个低的读取电压就足以确定非易失性存储器单元100是处于电容器或电阻器的状态。
当非易失性存储器单元形成阵列时,如图8B中所示,类似地,提供位线154一个读取电压,如低至1.8V,而将反熔丝线163中的至少一者接地。提供字线171的其中一者一个活化电压,来选择阵列109中一排特定的非易失性存储器单元,以及选择哪些保持不活化。活化电压可以是与读取电压相同而低至1.8V。其结果是,阵列109中只有一个特定的非易失性存储器单元100'被读取。另外,也可以将位线154接地,而提供反熔丝线163一个读取电压,如低至1.8V。
请注意,在考虑到上述的步骤中,不管如何以及位在何处始终可以将反熔丝线163接地。这意味着,不需要将反熔丝线163译码,这也是本发明的方法的特征之一。此外,在读出步骤只需要两种不同的电压,即读取电压/活化电压及接地,以简化电路设计,这又是本发明的方法另一种的特征。还有,读取电压以及活化电压可以低至1.8V,以节省能量和功率,这仍然又是本发明方法的另一个特征。此外,可以设计位线154和字线171在读取电压/活化电压和接地之间轻松的切换,以达到较简单的电路设计。例如,当字线和位线都在同一时间提供相同的电压,就读取至少一个非易失性存储器单元。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (17)

1.一种非易失性存储器单元,其特征在于,包含:
一第一导电型的一基材;
一第二导电型的一第一掺杂井,位于该基材中;
该第一导电型的一第二掺杂井,位于该基材中;以及
一反熔丝栅极,位于该第一掺杂井上,并包含:
一栅极导电层,位于该第一掺杂井上;以及
一栅极氧化物层,位于该栅极导电层与该第一掺杂井之间并直接接触该第一掺杂井;以及
一第一漏极/有源极掺杂区,远离该反熔丝栅极,其中从该反熔丝栅极往该漏极/有源极掺杂区的一电流移动时,通过该第一掺杂井与该第二掺杂井。
2.根据权利要求1所述的非易失性存储器单元,其特征在于该第一掺杂井直接接触该第二掺杂井。
3.根据权利要求1所述的非易失性存储器单元,其特征在于该第一掺杂井与该第二掺杂井经由一预定长度隔离,而该电流移动时,更通过该基材。
4.根据权利要求1所述的非易失性存储器单元,其特征在于该漏极/有源极掺杂区位于该第二掺杂井中。
5.根据权利要求1所述的非易失性存储器单元,其特征在于该反熔丝栅极作为一电容与一电阻的其中一者。
6.根据权利要求1所述的非易失性存储器单元,其特征在于更包含一浅沟槽隔离,其位于该第一掺杂井中以及该反熔丝栅极与该第二掺杂井之间,其中该电流更绕过该浅沟槽隔离移动。
7.根据权利要求1所述的非易失性存储器单元,其特征在于更包含:
一选择栅极,其位于该第一掺杂井与该第二掺杂井之上。
8.根据权利要求1所述的非易失性存储器单元,其特征在于更包含:
一选择栅极,其位于该第二掺杂井之上;
一第二漏极/有源极掺杂区,其位于该第二掺杂井中并邻近该选择栅极;
一第三漏极/有源极掺杂区,其位于该第一掺杂井中并邻近该反熔丝栅极,使得一浅沟槽隔离位于该第二漏极/有源极掺杂区与该第三漏极/有源极掺杂区之间;以及
一金属走线,以电连接该第二漏极/有源极掺杂区与该第三漏极/有源极掺杂区。
9.根据权利要求8所述的非易失性存储器单元,其特征在于该浅沟槽隔离具有可调整的一沟槽深度。
10.一种对称非易失性存储器单元,包含:
一第一导电型的一基材;
一第一掺杂井,其位于该基材中;
一对称的浅沟槽隔离组,其位于该第一掺杂井中,并包含一左浅沟槽隔离与一右浅沟槽隔离;
对称的漏极/有源极掺杂区,其位于该第一掺杂井中,并包含一左漏极/有源极掺杂区与一右漏极/有源极掺杂区,其中该左漏极/有源极掺杂区邻近该左浅沟槽隔离,而该右漏极/有源极掺杂区邻近该右浅沟槽隔离;以及
一反熔丝栅极,位于该第一掺杂井上、介于该对称的浅沟槽隔离组之间并包含:
一栅极导电层,位于该第一掺杂井上;以及
一栅极氧化物层,位于该栅极导电层与该第一掺杂井之间并直接接触该第一掺杂井。
11.根据权利要求10所述的对称非易失性存储器单元,其特征在于该第一掺杂井具有与该第一导电型相异的一第二导电型。
12.根据权利要求10所述的对称非易失性存储器单元,其特征在于更包含:
一第二导电型的一第二掺杂井,完全围绕该第一掺杂井并位于该第一掺杂井与该基材之间,其中该第一掺杂井具有与该第二导电型相异的该第一导电型。
13.一种非易失性存储器单元,包含:
一第一导电型的一基材;
一第二导电型的一第一掺杂井,位于该基材中;
一反熔丝栅极,位于该第一掺杂井上,并包含:
一栅极导电层,位于该第一掺杂井上;以及
一栅极氧化物层,位于该栅极导电层与该第一掺杂井之间并直接接触该第一掺杂井;
一漏极/有源极掺杂区,位于该第一掺杂井之内并远离该反熔丝栅极;以及
一浅沟槽隔离,其位于该漏极/有源极掺杂区与该反熔丝栅极之间,其中一电流从该反熔丝栅极往该漏极/有源极掺杂区移动时,绕过该浅沟槽隔离。
14.根据权利要求13所述的非易失性存储器单元,其特征在于该浅沟槽隔离具有可调整的一沟槽深度。
15.一种读取一非易失性存储器单元的方法,包含:
提供根据权利要求1的至少一非易失性存储器单元,其中该反熔丝栅极电连接至一反熔丝线,而该漏极/有源极掺杂区电连接至一位线;以及
将该反熔丝线接地,并提供该位线一读取电压,以读取该非易失性存储器单元。
16.一种读取一非易失性存储器单元的方法,包含:
提供根据权利要求10的至少一非易失性存储器单元,其中该反熔丝栅极电连接至一反熔丝线,而该漏极/有源极掺杂区电连接至一位线;以及
将该反熔丝线接地,并提供该位线一读取电压,以读取该非易失性存储器单元。
17.一种读取一非易失性存储器单元的方法,包含:
提供根据权利要求13的至少一非易失性存储器单元,其中该反熔丝栅极电连接至一反熔丝线,而该漏极/有源极掺杂区电连接至一位线;以及
将该反熔丝线接地,并提供该位线一读取电压,以读取该非易失性存储器单元。
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