CN115188765A - 半导体结构、半导体结构的制造方法和编程方法 - Google Patents

Abstract

本发明实施例提供一种半导体结构、半导体结构的制造方法和编程方法，半导体结构包括：基底，位于基底内相互分立的源极和漏极；位于基底内且间隔设置的选择栅极和反熔丝栅极，选择栅极和反熔丝栅极均位于源极和漏极之间，且选择栅极位于反熔丝栅极与源极之间；栅介质层，栅介质层位于基底内，且与选择栅极和反熔丝栅极相接触，栅介质层还位于选择栅极和反熔丝栅极之间；其中，反熔丝栅极与漏极之间的栅介质层适于击穿形成击穿通道，栅介质层下方的基底适于形成与击穿通道连接的导电通道，且源极与反熔丝栅极经由击穿通道以及导电通道连接。本发明实施例可以缩小半导体结构的尺寸。

Description

半导体结构、半导体结构的制造方法和编程方法

技术领域

本发明实施例涉及半导体领域，特别涉及一种半导体结构、半导体结构的制造方法和编程方法。

背景技术

一次性可编程存储器(OTPROM，简称OTP)为一种半导体结构。一次性可编程存储器的内部结构包括：选择元件和被编程元件。一次性可编程存储器的编程原理为：对选择元件施加电压，以使其选择相应的被编程元件；被编程元件被选择元件选择后，对被编程元件施加电压进行编程，对于反熔丝类型的一次性可编程存储器，通常通过击穿被编程元件的方式进行编程；编程后的被编程元件的特性发生改变，视为一次性可编程存储器内的资料发生改变。

半导体结构尺寸的不断缩小是未来的发展趋势，然而目前的一次性可编程存储器的尺寸还有待进一步缩小。

发明内容

本发明实施例提供一种半导体结构、半导体结构的制造方法和编程方法，以缩小一次性可编程存储器的尺寸。

为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，位于所述基底内相互分立的源极和漏极；位于所述基底内且间隔设置的选择栅极和反熔丝栅极，所述选择栅极和所述反熔丝栅极均位于所述源极和所述漏极之间，且所述选择栅极位于所述反熔丝栅极与所述源极之间；栅介质层，所述栅介质层位于所述基底内，且与所述选择栅极和所述反熔丝栅极相接触，所述栅介质层还位于所述选择栅极和所述反熔丝栅极之间；其中，所述反熔丝栅极与所述漏极之间的所述栅介质层适于击穿形成击穿通道，所述栅介质层下方的所述基底适于形成与所述击穿通道连接的导电通道，且所述源极与所述反熔丝栅极经由所述击穿通道以及所述导电通道连接。

另外，所述栅介质层包括：第一栅介质层，所述第一栅介质层位于所述选择栅极与所述源极之间；第二栅介质层，所述第二栅介质层位于所述反熔丝栅极与所述漏极之间，且所述第一栅介质层的击穿电压大于所述第二栅介质层的击穿电压。

另外，所述第一栅介质层的材料与所述第二栅介质层的材料相同，且所述第一栅介质层的物理厚度大于所述第二栅介质层的物理厚度。

另外，所述第一栅介质层的物理厚度和所述第二栅介质层的物理厚度相同，且所述第一栅介质层的材料的击穿强度大于所述第二栅介质层的材料的击穿强度。

另外，所述第一栅介质层的等效栅氧厚度为1～10nm，所述第二栅介质层的等效栅氧厚度为1～10nm。

另外，所述源极与所述选择栅极的正对面积小于或等于所述漏极与所述反熔丝栅极的正对面积。

另外，所述源极在所述基底内的深度小于或等于所述漏极在所述基底内的深度。

另外，在垂直于所述基底上表面的方向上，所述选择栅极的厚度小于或等于所述反熔丝栅极的厚度，且所述选择栅极的上表面低于所述反熔丝栅极的上表面。

另外，所述漏极的掺杂浓度大于所述源极的掺杂浓度。

另外，位于所述选择栅极与所述反熔丝栅极之间的所述栅介质层的厚度为1～3nm。

另外，还包括：位线，所述位线位于所述基底上，且与所述源极电连接。

本发明实施例还提供一种半导体结构的制造方法，包括：提供基底，在所述基底内形成相互分立的源极和漏极；在所述基底内形成沟槽，所述沟槽还位于所述源极和所述漏极之间；形成填充所述沟槽的栅介质层、选择栅极和反熔丝栅极；所述选择栅极与所述反熔丝栅极间隔设置，且所述选择栅极位于所述反熔丝栅极与所述源极之间；所述栅介质层位于所述沟槽的侧壁和底部，还位于所述选择栅极与所述反熔丝栅极之间。

另外，所述形成填充所述沟槽的栅介质层、选择栅极和反熔丝栅极的步骤包括：形成填充满所述沟槽的初始栅介质层；在所述初始栅介质层内形成间隔设置的第一凹槽和第二凹槽，所述第一凹槽位于所述源极与所述第二凹槽之间；剩余的所述初始栅介质层作为所述栅介质层；形成填充所述第一凹槽的所述选择栅极，形成填充所述第二凹槽的所述反熔丝栅极。

另外，所述形成填充所述沟槽的栅介质层、选择栅极和反熔丝栅极的步骤包括：在所述沟槽的侧壁和底部形成边缘栅介质层；在所述边缘栅介质层上形成初始栅极层，所述初始栅极层填充满所述沟槽；去除部分所述初始栅极层，以形成贯穿所述初始栅极层的凹槽，以及位于所述凹槽两侧的所述选择栅极和所述反熔丝栅极；形成填充所述凹槽的中间栅介质层，所述中间栅介质层以及所述边缘栅介质层构成所述栅介质层。

本发明实施例还提供一种编程方法，包括：提供前述的半导体结构，对所述选择栅极施加第一电压，对所述反熔丝栅极施加第二电压，对所述源极施加第三电压；在所述第一电压、所述第二电压和所述第三电压的作用下，所述反熔丝栅极与所述漏极之间的所述栅介质层被击穿；且所述第二电压大于所述第一电压，所述第一电压大于所述第三电压。

与现有技术相比，本发明实施例提供的技术方案具有以下优点：

选择栅极和反熔丝栅极均位于基底内，从而能够提高基底内空间位置的利用率；选择栅极和反熔丝栅极均位于源极和漏极之间，从而能够减小选择栅极和反熔丝栅极占据的空间位置。因此，本发明实施例能够缩小一次性可编程存储器的尺寸。

另外，栅介质层包括：第一栅介质层，第一栅介质层位于选择栅极与源极之间；第二栅介质层，第二栅介质层位于反熔丝栅极与漏极之间，且第一栅介质层的击穿电压大于第二栅介质层的击穿电压。如此，可以降低第二栅介质层的击穿难度，从而降低编程的难度。

另外，漏极的掺杂浓度大于源极的掺杂浓度。因此，漏极的电阻更小，使得漏极的电场环境更强，从而可以加强对击穿位置的控制。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1为一种一次性可编程存储器的示意图；

图2为图1的俯视图；

图3-图5为本发明一实施例提供的一种半导体结构的示意图；

图6-图9为本发明另一实施例提供的一种半导体结构的制造方法种各步骤对应的结构示意图；

图10-图13为本发明再一实施例提供的一种半导体结构的制造方法种各步骤对应的结构示意图。

具体实施方式

由背景技术可知，一次性可编程存储器的尺寸还有待进一步降低。

图1为一种一次性可编程存储器的正视图，图2为图1的俯视图。参考图1-图2，一次性可编程存储器包括：基底40、源极411、漏极412、选择栅极421、反熔丝栅极422、第一栅介质层431和第二栅介质层432。其中，选择栅极421作为选择元件，第二栅介质层432作为被编程元件。源极411和漏极412间隔设置，且均位于基底40内。选择栅极421位于基底40上，且选择栅极421在基底40上表面的正投影位于源极411和漏极412之间。第一栅介质层431在选择栅极421与基底40之间。反熔丝栅极422位于基底40上，第二栅介质层432覆盖在反熔丝栅极422和基底40之间。在编程过程中，第二栅介质层432被击穿。

由于选择栅极421和反熔丝栅极422均位于基底40上，且分别位于漏极412的两侧，因此，选择栅极421和反熔丝栅极422占据了较大的空间位置，一次性可编程存储器的尺寸较大。

为解决上述问题，本发明实施例提供一种半导体结构，选择栅极和反熔丝栅极均位于基底内，因此，能够提高基底内空间位置的利用率；由于选择栅极和反熔丝栅极均位于源极和漏极之间，因此，能够减小选择栅极和反熔丝栅极占据的空间位置。因此，本发明实施例能够缩小一次性可编程存储器的尺寸。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

本发明一实施例提供一种半导体结构，图3-图5为本实施例提供的半导体结构的示意图。图3为半导体结构的正视图，图4为图3的等效电路图。

参考图3-图4，半导体结构包括：基底10，位于基底10内相互分立的源极111和漏极112；位于基底10内且间隔设置的选择栅极121和反熔丝栅极122，选择栅极121和反熔丝栅极122均位于源极111和漏极112之间，且选择栅极121位于反熔丝栅极122与源极111之间；栅介质层13，栅介质层13位于基底10内，且与选择栅极121和反熔丝栅极122相接触，栅介质层13还位于选择栅极121和反熔丝栅极122之间；其中，反熔丝栅极122与漏极112之间的栅介质层13适于击穿形成击穿通道161，栅介质层13下方的基底10适于形成与击穿通道161连接的导电通道162，且源极111与反熔丝栅极122经由击穿通道161以及导电通道162连接。

选择栅极121和反熔丝栅极122均位于基底10内，相比于二者均位于基底10表面，位于基底10内能够提高基底10空间位置的利用率；选择栅极121和反熔丝栅极122均位于源极111和漏极112之间，因此，相比于二者分别位于漏极112的两侧，位于源极111和漏极112之间能够减小选择栅极121和反熔丝栅极122占据的空间位置。

以下将结合附图进行具体说明。

基底10的材料为半导体材料，比如可以为硅、锗、绝缘体上硅、三五族半导体等。本实施例中，基底10内还具有P型掺杂离子，比如可以为硼。

源极111和漏极112位于基底10内，源极111和漏极112的材料与基底10相同，且具有掺杂离子，本实施例中，源极111和漏极112的具有N型掺杂离子，比如可以为磷。

可以理解的是，在其他实施例中，基底内也可以具有N型掺杂离子，相应的，源极和漏极内具有P型掺杂离子。

本实施例中，漏极112的掺杂浓度大于源极111的掺杂浓度。主要原因在于，掺杂浓度可以改变源极111和漏极112的电阻，当掺杂浓度越大时，电阻越小；由于源极111的掺杂浓度大于漏极112的掺杂浓度，因此漏极112的电阻比源极111的电阻更小，从而使得漏极112具有更强的电场环境；在进行编程过程中，漏极112与反熔丝栅极122之间的介质层13适于击穿形成击穿通道161，漏极112具有的更强的电场环境可以加强对击穿位置的控制，从而降低击穿通道161的形成难度。

选择栅极121与反熔丝栅极122均位于基底10内，相比于位于基底10上，选择栅极121和反熔丝栅极122位于基底10内可以提高基底10的空间利用率；另外，相比于分别位于漏极112相对的两侧，选择栅极121和反熔丝栅极122均位于源极111和漏极112之间，有利于缩小半导体结构的尺寸。

选择栅极121的材料为低电阻金属，比如可以为钨、钼、钽、氮化钛、多晶硅、硅化物、金或银等。

反熔丝栅极122的材料为低电阻金属，比如可以为钨、钼、钽、氮化钛、多晶硅、硅化物、金或银等。

本实施例中，在选择栅极121和反熔丝栅极122的排列方向上，选择栅极121和反熔丝栅极122的宽度相同。如此，可以使得二者具有接近的电性能，从而有利于加强对编程过程的控制。在其他实施例中，选择栅极和反熔丝栅极的宽度也可以不同。

栅介质层13位于基底10内，相比于位于基底10上，栅介质层13位于基底10内可以提高基底10的空间利用率。另外，由于栅介质层13位于选择栅极121和反熔丝栅极122之间，因此，栅介质层13还能起到隔离选择栅极121和反熔丝栅极122的作用。

栅介质层13包括：第一栅介质层131，第一栅介质层131位于选择栅极121与源极111之间；第二栅介质层132，第二栅介质层132位于反熔丝栅极122与漏极112之间，且第一栅介质层131的击穿电压大于第二栅介质层132的击穿电压。也就是说，第一栅介质层131的耐击穿能力大于第二栅介质层132的耐击穿能力。

可以理解的是，当第一栅介质层131具有较大的击穿电压时，能够减小源极111与选择栅极121短路的风险，以保证与第一栅介质层131相接触的基底10能够形成导电沟道，从而实现对反熔丝栅极122的选择。当第二栅介质层132具有较小的击穿电压时，能够降低第二栅介质层132的击穿难度，从而降低击穿通道的形成难度，也即降低编程的难度。

本实施例中，第一栅介质层131的材料与第二栅介质层132的材料相同，且第一栅介质层131的物理厚度大于第二栅介质层132的物理厚度。进一步的，第一栅介质层131和第二栅介质层132的材料可以为氧化硅。

在其他实施例中，也可以使得第一栅介质层和第二栅介质层的物理厚度相同，且第一栅介质层的材料的击穿强度大于第二栅介质层的材料的击穿强度；或者，也可以使得第一栅介质层的物理厚度大于第二栅介质层的物理厚度，同时使得第一栅介质层的材料的击穿强度大于第二栅介质层的材料的击穿强度。

优选地，第一栅介质层131的等效栅氧厚度为1～10nm，例如4nm、6nm或9nm。第二栅介质层132的等效栅氧厚度为1～10nm，例如2nm、4nm或5nm。

栅介质层13还包括：位于选择栅极121与反熔丝栅极122之间的中间栅介质层133，且中间栅介质层133的厚度为1～3nm。当中间栅介质层133的厚度在上述范围内时，可以提高选择栅极121和反熔丝栅极122的隔离效果，避免这二者之间发生漏电或短路；还可以保证与中间栅介质层133相接触的基底10形成导电沟道，以使选择栅极121能够选中反熔丝栅极122。

此外，源极111与选择栅极121的正对面积小于或等于漏极112与反熔丝栅极122的正对面积。

可以理解的是，源极111、选择栅极121以及第一栅介质层131构成一个电容器，漏极112、反熔丝栅极122以及第二栅介质层132构成一个电容器。当电容器两个极板的正对面积越小时，电容值越小；另外，两个极板的正对面积越大时，电容器的击穿电压将会下降，也即耐击穿能力降低。优选地，源极111与选择栅极121的正对面积小于漏极112与反熔丝栅极122的正对面积，此时，源极111与选择栅极121具有较小的正对面积，而漏极112与反熔丝栅极122之间具有较大的正对面积。因此，源极111和选择栅极121之间的寄生电容较小，能够提高半导体结构的运行速率，并且第一栅介质层131不容易被击穿；而漏极112和反熔丝栅极122之间的第二栅介质层132更容易被击穿，从而能够降低击穿通道的形成难度。

进一步地，本实施例中，参考图3，源极111在基底10内的深度小于漏极112在基底10内的深度；且在垂直于基底10上表面的方向上，选择栅极121的厚度等于反熔丝栅极122的厚度。如此，可以使得源极111与选择栅极121具有较小的寄生电容，从而提高半导体结构的运行速率；还可以使得漏极112和反熔丝栅极122之间的第二栅介质层132更容易被击穿。

在其他实施例中，参考图5，在垂直于基底50上表面的方向上，选择栅极521的厚度小于反熔丝栅极522的厚度，且选择栅极521的上表面低于反熔丝栅极522的上表面；且源极511在基底50内的深度等于漏极512在基底50内的深度。如此，也可以使得源极511与选择栅极521具有较小的寄生电容，还可以使得漏极512和反熔丝栅极522之间的第二栅介质层更容易被击穿。

在其他实施例中，还可以为：选择栅极的厚度小于或等于反熔丝栅极的厚度，且源极在基底内的深度小于或等于漏极在基底内的深度。

本实施例中，半导体结构还可以还包括：位线，位线位于基底10上，且与源极111电连接。位线适于向源极111施加相应的电压。

位线的材料为低电阻金属，比如可以为钨、钼、钽、氮化钛、多晶硅、硅化物、金或银等。位线与源极111之间还可以具有位线接触层，位线接触层将位线与源极111电连接，位线接触层的材料可以为多晶硅。

综上所述，本实施例中，由于选择栅极121、反熔丝栅极122和栅介质层13均位于基底10内，因此，能够提高基底内空间位置的利用率。由于选择栅极121和反熔丝栅极122均位于源极111和漏极112之间，因此，能够减小选择栅极121和反熔丝栅极122占据的空间位置。因此，本发明实施例能够缩小一次性可编程存储器的尺寸。

本发明另一实施例还提供一种半导体结构的制造方法，图6-图9为本发明实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。本实施例与前一实施例相同或相似的部分请参考第一实施例，在此不再赘述。

以下将结合附图进行具体说明。

参考图6，提供基底20，在基底20内形成相互分立的源极211和漏极212。

基底20为半导体材料，比如可以为元素半导体、无机化合物半导体或者氧化物半导体。本实施例中，基底20内还具有P型掺杂离子，比如可以为硼。

本实施例中，通过离子注入的方法形成源极211和漏极212。本实施例中，源极211和漏极212的掺杂离子为N型，比如可以为磷。可以理解的是，在其他实施例中，基底内也可以具有N型掺杂离子，相应的，源极和漏极内具有P型掺杂离子。

值得注意的是，本实施例中，源极211和漏极212先于选择栅极和反熔丝栅极形成。在其他实施例中，选择栅极和反熔丝栅极也可先于源极和漏极形成。

在基底20内形成沟槽24，沟槽24还位于源极211和漏极212之间。沟槽24的侧壁还与源极211和漏极212的侧壁相接触。本实施例中，通过干法刻蚀形成沟槽24。

参考图7-图9，形成填充沟槽24的栅介质层23、选择栅极221和反熔丝栅极222。选择栅极221与反熔丝栅极222间隔设置，且选择栅极221位于反熔丝栅极222与源极211之间。

栅介质层23位于沟槽24的侧壁和底部，还位于选择栅极221与反熔丝栅极222之间。

有关栅介质层23、选择栅极221和反熔丝栅极222的材料的相关说明，请参考前一实施例，在此不再赘述。

形成填充沟槽24的栅介质层23、选择栅极221和反熔丝栅极222的步骤包括：

参考图7，形成填充满沟槽的初始栅介质层23a。本实施例中，采用化学气相沉积工艺形成初始栅介质层23a。化学气相沉积工艺具有较快的沉积速率，能够提高生产效率。

参考图8，在初始栅介质层23a(参考图7)内形成间隔设置的第一凹槽251和第二凹槽252，第一凹槽251位于源极211与第二凹槽252之间，剩余的初始栅介质层23a作为栅介质层23。

本实施例中，通过干法刻蚀形成第一凹槽251和第二凹槽252。

栅介质层23包括靠近源极211的第一栅介质层231，靠近漏极212的第二栅介质层232，以及位于第一栅介质层231和第二栅介质层232之间的中间栅介质层233。

第一栅介质层231的物理厚度大于第二栅介质层232的物理厚度，从而使得第一栅介质层231的击穿电压大于第二栅介质层232的击穿电压，进而降低击穿通道形成的难度。

参考图9，形成填充第一凹槽251(参考图8)的选择栅极221，形成填充第二凹槽252(参考图8)的反熔丝栅极222。

本实施例中，通过物理气相沉积法形成选择栅极221和反熔丝栅极222。具体地，形成填充第一凹槽251和第二凹槽252的初始栅极层，初始栅极层还位于基底20的上表面上；对初始栅极层进行回刻，以形成位于第一凹槽251内的选择栅极221以及位于第二凹槽252的反熔丝栅极222。选择栅极221和反熔丝栅极222的顶面低于基底20的顶面。

在选择栅极221和反熔丝栅极222的上表面形成顶面栅介质层234。顶面栅介质层234填充满第一沟槽251和第二沟槽252。

综上所述，本实施例在基底10内形成栅介质层23、选择栅极221和反熔丝栅极222，且选择栅极221和反熔丝栅极222均位于源极211和漏极212之间，因此，有利于提高半导体结构的空间利用率，从而缩小半导体结构的尺寸。另外，通过物理气相沉积法填充第一凹槽251和第二凹槽252的方式，形成选择栅极221和反熔丝栅极222，可以降低刻蚀对选择栅极221和反熔丝栅极222的损伤，从而提高半导体结构的良率。

本发明再一实施例提供一种半导体结构的制造方法，本实施例与前一实施例大致相同，主要区别在于：本实施例中形成栅介质层、选择栅极和反熔丝栅极的方法不同。本实施例与前述实施例相同或相似的部分请参考前述实施例，在此不再赘述。图10-图13为本实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。以下将结合附图进行具体说明。

参考图10，提供基底30，在基底30内形成相互分立的源极311和漏极312。

在基底30内形成沟槽34，沟槽34还位于源极311和漏极312之间。

参考图10-图13，形成填充沟槽34的栅介质层33、选择栅极321和反熔丝栅极322。选择栅极321与反熔丝栅极322间隔设置，且选择栅极321位于反熔丝栅极322与源极311之间。栅介质层33位于沟槽34的侧壁和底部，还位于选择栅极321与反熔丝栅极322之间。有关栅介质层33、选择栅极321和反熔丝栅极322的材料的相关说明，请参考前述实施例，在此不再赘述。

具体地，形成填充沟槽34的栅介质层33、选择栅极321和反熔丝栅极322的步骤包括：

参考图10，在沟槽34的侧壁和底部形成边缘栅介质层33a。本实施例中，边缘栅介质层33a具有靠近源极311的第一栅介质层331，具有靠近漏极312的第二栅介质层332，且第一栅介质层331的厚度大于第二栅介质层332的厚度。进一步地，形成边缘栅介质层33a的步骤包括：形成覆盖沟槽34的侧壁和底部的初始边缘栅介质层，且位于两个侧壁上的初始边缘介质层的厚度相同；对位于靠近漏极312的初始边缘介质层进行刻蚀处理，以减小其厚度，从而形成边缘介质层33a。

本实施例中，通过原子层沉积工艺形成边缘栅介质层33a。原子层沉积工艺能够提高边缘栅介质层33a厚度的均匀性。在其他实施例中，也可以通过化学气相沉积工艺形成边缘栅介质层。

参考图11，在边缘栅介质层33a上形成初始栅极层32，初始栅极层32填充满沟槽34(参考图10)。本实施例中，采用物理气相沉积法形成初始栅极层32。

参考图12，去除部分初始栅极层32(参考图11)，以形成贯穿初始栅极层32的凹槽35，以及位于凹槽35两侧的选择栅极321和反熔丝栅极322。

本实施例中，采用干法刻蚀形成凹槽35。另外，还采用干法刻蚀以减小选择栅极321和反熔丝栅极322的高度，使得选择栅极321和反熔丝栅极322的顶面低于基底30的顶面。

参考图13，形成填充凹槽35(参考图12)的中间栅介质层333，中间介质层333还覆盖选择栅极321和反熔丝栅极322的顶面。中间栅介质层333以及边缘栅介质层33a(参考图10)构成栅介质层33。

综上所述，相比于形成填充满沟槽34的初始栅介质层，在沟槽34的底部和侧壁形成边缘栅介质层33a，可以减少沉积的时间，从而提高生产效率。

本发明又一实施例提供一种编程方法，编程方法包括：提供如前述实施例所述的半导体结构，对选择栅极施加第一电压，对反熔丝栅极施加第二电压，对源极施加第三电压；在第一电压、第二电压和第三电压的作用下，反熔丝栅极与漏极之间的栅介质层被击穿；且第二电压大于第一电压，第一电压大于第三电压。

具体地，在第一电压的作用下，基底中的电子聚集在的栅介质层下，从而形成导电通道，即选择栅极选中了相应的反熔丝栅极；第二电压和第三电压的差值大于或等于反熔丝栅极与漏极之间的栅介质层的击穿电压时，栅介质层被击穿，即反熔丝栅极与漏极之间形成了击穿通道；源极和反熔丝栅极可以经由击穿通道和导电通道连接，此时视为半导体结构内的存储资料发生改变。

具体地，第一电压为2V～4V，第二电压为5V～7V，第三电压为0V～1V。

综上所述，本实施例通过对前述实施例的半导体结构施加第一电压、第二电压和第三电压，从而实现了对半导体结构的编程。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：

基底，位于所述基底内相互分立的源极和漏极；

位于所述基底内且间隔设置的选择栅极和反熔丝栅极，所述选择栅极和所述反熔丝栅极均位于所述源极和所述漏极之间，且所述选择栅极位于所述反熔丝栅极与所述源极之间；

栅介质层，所述栅介质层位于所述基底内，且与所述选择栅极和所述反熔丝栅极相接触，所述栅介质层还位于所述选择栅极和所述反熔丝栅极之间；其中，所述反熔丝栅极与所述漏极之间的所述栅介质层适于击穿形成击穿通道，所述栅介质层下方的所述基底适于形成与所述击穿通道连接的导电通道，且所述源极与所述反熔丝栅极经由所述击穿通道以及所述导电通道连接。

2.根据权利要求1所述半导体结构，其特征在于，所述栅介质层包括：第一栅介质层，所述第一栅介质层位于所述选择栅极与所述源极之间；第二栅介质层，所述第二栅介质层位于所述反熔丝栅极与所述漏极之间，且所述第一栅介质层的击穿电压大于所述第二栅介质层的击穿电压。

3.根据权利要求2所述的半导体结构，其特征在于，所述第一栅介质层的材料与所述第二栅介质层的材料相同，且所述第一栅介质层的物理厚度大于所述第二栅介质层的物理厚度。

4.根据权利要求2所述的半导体结构，其特征在于，所述第一栅介质层的物理厚度和所述第二栅介质层的物理厚度相同，且所述第一栅介质层的材料的击穿强度大于所述第二栅介质层的材料的击穿强度。

5.根据权利要求2所述的半导体结构，其特征在于，所述第一栅介质层的等效栅氧厚度为1～10nm，所述第二栅介质层的等效栅氧厚度为1～10nm。

6.根据权利要求1所述的半导体结构，其特征在于，所述源极与所述选择栅极的正对面积小于或等于所述漏极与所述反熔丝栅极的正对面积。

7.根据权利要求6所述的半导体结构，其特征在于，所述源极在所述基底内的深度小于或等于所述漏极在所述基底内的深度。

8.根据权利要求6所述的半导体结构，其特征在于，在垂直于所述基底上表面的方向上，所述选择栅极的厚度小于或等于所述反熔丝栅极的厚度，且所述选择栅极的上表面低于所述反熔丝栅极的上表面。

9.根据权利要求1所述的半导体结构，其特征在于，所述漏极的掺杂浓度大于所述源极的掺杂浓度。

10.根据权利要求1所述的半导体结构，其特征在于，位于所述选择栅极与所述反熔丝栅极之间的所述栅介质层的厚度为1～3nm。

11.根据权利要求1所述的半导体结构，其特征在于，还包括：位线，所述位线位于所述基底上，且与所述源极电连接。

12.一种半导体结构的制造方法，其特征在于，包括：

提供基底，在所述基底内形成相互分立的源极和漏极；

在所述基底内形成沟槽，所述沟槽还位于所述源极和所述漏极之间；

形成填充所述沟槽的栅介质层、选择栅极和反熔丝栅极；

所述选择栅极与所述反熔丝栅极间隔设置，且所述选择栅极位于所述反熔丝栅极与所述源极之间；

所述栅介质层位于所述沟槽的侧壁和底部，还位于所述选择栅极与所述反熔丝栅极之间。

13.根据权利要求12所述的半导体结构的制造方法，其特征在于，所述形成填充所述沟槽的栅介质层、选择栅极和反熔丝栅极的步骤包括：

形成填充满所述沟槽的初始栅介质层；

在所述初始栅介质层内形成间隔设置的第一凹槽和第二凹槽，所述第一凹槽位于所述源极与所述第二凹槽之间；剩余的所述初始栅介质层作为所述栅介质层；

形成填充所述第一凹槽的所述选择栅极，形成填充所述第二凹槽的所述反熔丝栅极。

14.根据权利要求12所述的半导体结构的制造方法，其特征在于，所述形成填充所述沟槽的栅介质层、选择栅极和反熔丝栅极的步骤包括：

在所述沟槽的侧壁和底部形成边缘栅介质层；

在所述边缘栅介质层上形成初始栅极层，所述初始栅极层填充满所述沟槽；

去除部分所述初始栅极层，以形成贯穿所述初始栅极层的凹槽，以及位于所述凹槽两侧的所述选择栅极和所述反熔丝栅极；

形成填充所述凹槽的中间栅介质层，所述中间栅介质层以及所述边缘栅介质层构成所述栅介质层。

15.一种编程方法，其特征在于，包括：

提供如权利要求1-11所述的半导体结构，对所述选择栅极施加第一电压，对所述反熔丝栅极施加第二电压，对所述源极施加第三电压；在所述第一电压、所述第二电压和所述第三电压的作用下，所述反熔丝栅极与所述漏极之间的所述栅介质层被击穿；且所述第二电压大于所述第一电压，所述第一电压大于所述第三电压。

Images