TW201438152A - 非揮發性記憶體晶胞結構與寫入及讀取之方法 - Google Patents
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Abstract
一種非揮發性記憶體晶胞結構，包含位於基材中之摻雜井、位於摻雜井上之反熔絲閘極、位於基材中之汲極、位於摻雜井上視情況需要之選擇閘極、與位於摻雜井中之淺溝渠隔離。
Description
本發明大致上關於一種非揮發性記憶體晶胞結構，以及一種寫入與讀取非揮發性記憶體晶胞結構的方法。特別是，本發明針對一種反熔絲形式的非揮發性記憶體晶胞結構，以及一種寫入與讀取此等非揮發性記憶體晶胞結構的方法。
記憶體裝置通常可以分為揮發性記憶體裝置與和非揮發性記憶體裝置。在非揮發性記憶體裝置中，儲存的數據即使當電源關閉時仍然可以存在。這種持續性的特質使得非揮發性記憶體裝置可以使用在，如行動電話、數位相機、影片播放器、或個人數位助理(PDA)的應用中儲存資料。
在目前的一次性編程記憶體(OTP)技術中，可能有多種的瓶頸。例如，需要超高電壓裝置，例如13.5V或20V來實現的編程(program)或讀取(read)。需要多個電壓設備，如特高壓、中電壓或低電壓，來實現編程或讀取。當寫入(programming)電壓大於10V時，在N+/P井的接面(junction)有可能發生接面擊穿(junction breakdown)。在寫入模式下，則需要，如13.5V或以上的超高電壓。然而，這樣的高電壓會急劇地增加選擇電晶體的氧化物的擊穿(oxide breakdown)風險。
有鑑於中電壓(MV)設備(3.3V或5V)不適用於當前平台的成本或結構考量，非揮發性記憶體晶胞結構是需要調整其性能要求，以實現更簡單的結構和更靈活的操作要求。
有鑑於此，本發明提出了一種反熔絲形式的非揮發性記憶體晶胞結構，以及一種寫入與讀取此等非揮發性記憶體晶胞結構的方法。此等非揮發性記憶體晶胞結構具有非常彈性的元件安排，而能符合不同操作條件的需求。除此之外，寫入或讀取步驟中可以不需要用中電壓(3.3V或5V)，而能與現行的平台相容。
本發明在第一方面先提出了一種不具有選擇閘極(select gate)之非揮發性記憶體晶胞結構。此不具有選擇閘極之非揮發性記憶體晶胞結構，包含基材、第一摻雜井、第二摻雜井、反熔絲閘極、以及汲極/源極摻雜區。基材具有第一導電型。第一摻雜井具有第二導電型，而位於基材中。第二摻雜井具有第一導電型，也位於基材中。反熔絲閘極位於第一摻雜井上，並包含閘極導電層與閘極氧化物層。閘極導電層位於第一摻雜井上，而閘極氧化物層位於閘極導電層與第一摻雜井之間，並直接接觸第一摻雜井，其厚度夠薄而可以熔穿(ruptured)。汲極/源極摻雜區則遠離此反熔絲閘極。從反熔絲閘極至汲極/源極摻雜區之電流在移動時，會通過此第一摻雜井與此第二摻雜井。
在本發明一實施方式中，第一摻雜井直接接觸此第二摻雜井。
在本發明另一實施方式中，第一摻雜井與此第二摻雜井經由一預定長度而彼此隔離，因此電流移動時，更會通過基材。
在本發明另一實施方式中，汲極/源極摻雜區位於此第二摻雜井中。
在本發明另一實施方式中，反熔絲閘極在寫入之前作為電容，而在寫入之後作為電阻。
在本發明另一實施方式中，非揮發性記憶體晶胞結構，更包含淺溝渠隔離。淺溝渠隔離位於此第一摻雜井中，以及位於反熔絲閘極與第二摻雜井之間，使得移動時電流更繞過此淺溝渠隔離。
在本發明另一實施方式中，非揮發性記憶體晶胞結構，更包含選擇閘極，其位於第一摻雜井與此第二摻雜井之上，以控制非揮發性記憶體晶胞結構的活化。
在本發明另一實施方式中，非揮發性記憶體晶胞結構，更包含選擇閘極、第二汲極/源極摻雜區、第三汲極/源極摻雜區、淺溝渠隔離、與金屬繞線(metal routing)。選擇閘極位於此第二摻雜井之上。第二汲極/源極摻雜區位於第二摻雜井中並鄰近選擇閘極。第三汲極/源極摻雜區位於此第一摻雜井中並鄰近此反熔絲閘極，使得淺溝渠隔離位於此第二汲極/源極摻雜區與此第三汲極/源極摻雜區之間。金屬繞線電連接此第二汲極/源極摻雜區與此第三汲極/源極摻雜區。
在本發明另一實施方式中，此淺溝渠隔離具有可調整之一溝渠深度。
本發明在第二方面又提出了一種對稱非揮發性記憶體晶胞結構。此等對稱非揮發性記憶體晶胞結構包含基材、第一摻雜井、對稱之淺溝渠隔離組、對稱之汲極/源極摻雜區、以及反熔絲閘極。基材具有第一導電型。第一摻雜井位於基材中。對稱之淺溝渠隔離組包含左淺溝渠隔離與右淺溝渠隔離，而位於第一摻雜井中。對稱之汲極/源極摻雜區包含左汲極/源極摻雜區與右汲極/源極摻雜區，而位於此第一摻雜井中。左汲極/源極摻雜區鄰近此左淺溝渠隔離，而此右汲極/源極摻雜區鄰近此右淺溝渠隔離。反熔絲閘極位於第一摻雜井上、介於此對稱之淺溝渠隔離組之間，並包含閘極導電層與閘極氧化物層。閘極導電層位於第一摻雜井上，而閘極氧化物層位於閘極導電層與第一摻雜井之間，並直接接觸第一摻雜井，其厚度夠薄而可以熔穿。
在本發明一實施方式中，第一摻雜井具有與第一導電型相異之第二導電型。
在本發明另一實施方式中，對稱非揮發性記憶體晶胞結構，更包含第二導電型之第二摻雜井，其完全圍繞第一摻雜井並位於第一摻雜井與基
材之間。第一摻雜井具有與一第二導電型相異之此第一導電型。
本發明在第三方面再提出了一種非揮發性記憶體晶胞結構。此非揮發性記憶體晶胞結構，包含基材、第一摻雜井、反熔絲閘極、汲極/源極摻雜區、以及淺溝渠隔離。基材具有第一導電型。第一摻雜井具有第二導電型，而位於基材中。反熔絲閘極位於第一摻雜井上，並包含閘極導電層與閘極氧化物層。閘極導電層位於第一摻雜井上，而閘極氧化物層位於閘極導電層與第一摻雜井之間，並直接接觸第一摻雜井。汲極/源極摻雜區位於此第一摻雜井之內並遠離此反熔絲閘極。淺溝渠隔離位於汲極/源極摻雜區與反熔絲閘極之間。當電流從反熔絲閘極至此汲極/源極摻雜區移動時，會繞過淺溝渠隔離。
在本發明一實施方式中，淺溝渠隔離具有可調整之溝渠深度。
本發明在第四方面，提出了一種讀取非揮發性記憶體晶胞結構的方法。首先，提供如前所述之至少一非揮發性記憶體晶胞。此非揮發性記憶體晶胞結構，包含基材、第一摻雜井、第二摻雜井、反熔絲閘極、以及汲極/源極摻雜區。基材具有第一導電型。第一摻雜井具有第二導電型，而位於基材中。第二摻雜井具有第一導電型，也位於基材中。反熔絲閘極位於第一摻雜井上，並包含閘極導電層與閘極氧化物層。閘極導電層位於第一摻雜井上，而閘極氧化物層位於閘極導電層與第一摻雜井之間，並直接接觸第一摻雜井，其厚度夠薄而可以熔穿。汲極/源極摻雜區則遠離此反熔絲閘極。從此反熔絲閘極至此汲極/源極摻雜區之電流在移動時，會通過此第一摻雜井與此第二摻雜井。反熔絲閘極電連接至反熔絲線，而此汲極/源極摻雜區電連接至位元線。然後，將反熔絲線接地，並提供位元線一讀取電壓，以讀取此非揮發性記憶體晶胞。
本發明在第五方面，提出了一種讀取非揮發性記憶體晶胞結構的方法。首先，提供如前所述之至少一非揮發性記憶體晶胞。此非揮發性記憶體晶胞結構包含基材、第一摻雜井、對稱之淺溝渠隔離組、對稱之汲極/源極摻雜區、以及反熔絲閘極。基材具有第一導電型。第一摻雜井位於基材中。對稱之淺溝渠隔離組包含左淺溝渠隔離與右淺溝渠隔離，而位於第一摻雜井中。對稱之汲極/源極摻雜區包含左汲極/源極摻雜區與右汲極/源極摻雜區，而位於此第一摻雜井中。左汲極/源極摻雜區鄰近此左淺溝渠隔離，而此右汲極/源極摻雜區鄰近此右淺溝渠隔離。反熔絲閘極位於第一摻雜井上、介於此對稱之淺溝渠隔離組之間，並包含閘極導電層與閘極氧化物層。閘極導電層位於第一摻雜井上，而閘極氧化物層位於閘極導電層與第一摻雜井之間，並直接接觸第一摻雜井，其厚度夠薄而可以熔穿。反熔絲閘極電連接至反熔絲線，而汲極/源極摻雜區電連接至位元線。然後，將此熔絲線接地，並提供位元線一讀取電壓，以讀取此非揮發性記憶體晶胞。
本發明在第六方面，提出了一種讀取非揮發性記憶體晶胞結構的方法。首先，提供如前所述之至少一非揮發性記憶體晶胞。此非揮發性記憶體晶胞結構，包含基材、第一摻雜井、反熔絲閘極、汲極/源極摻雜區、以及淺溝渠隔離。基材具有第一導電型。第一摻雜井具有第二導電型，而位於基材中。反熔絲閘極位於第一摻雜井上，並包含閘極導電層與閘極氧化物層。閘極導電層位於第一摻雜井上，而閘極氧化物層位於閘極導電層與第一摻雜井之間，並直接接觸第一摻雜井。汲極/源極摻雜區位於此第一摻雜井之內並遠離反熔絲閘極。淺溝渠隔離位於汲極/源極摻雜區與反熔絲閘極之間。當電流從反熔絲閘極往汲極/源極摻雜區移動時，會繞過淺溝渠隔離。反熔絲閘極電連接至反熔絲線，而汲極/源極摻雜區電連接至位元線。然後，將反熔絲線接地，並提供此位元線讀取電壓，以讀取此非揮發性記憶體晶胞。
101/102/103/104‧‧‧非揮發性記憶體晶胞結構
110‧‧‧基材
120/121‧‧‧第一摻雜井
130/131‧‧‧第二摻雜井
129/139‧‧‧路徑
140/141/142‧‧‧淺溝渠隔離
141‧‧‧左側部分
142‧‧‧右側部分
143‧‧‧淺溝渠隔離
150‧‧‧接觸
151‧‧‧左汲極/源極摻雜區
152‧‧‧右汲極/源極摻雜區/位元線
153‧‧‧第三汲極/源極摻雜區
160‧‧‧反熔絲閘極
161‧‧‧閘極導電層
162‧‧‧閘極氧化層
163‧‧‧反熔絲線
170‧‧‧選擇閘極
172‧‧‧選擇電晶體
第1A圖到第4E圖繪示了本發明的非揮發性記憶體晶胞結構的多種實例。
第5A圖與第5B圖繪示本發明寫入非揮發性記憶體晶胞的方法。
第6A圖與第8A圖繪示本發明單一的非揮發性記憶體晶胞。
第6B圖與第8B圖繪示本發明非揮發性記憶體晶胞形成陣列。
第7A圖與第7B圖繪示本發明一種讀取非揮發性記憶體晶胞的方法。
本發明提供了一種新穎的非揮發性記憶體晶胞結構。這種新穎的非揮發性記憶體晶胞結構具有可調節的電流路徑，使得用於新的非揮發性記憶體晶胞結構的寫入電壓和讀取電壓可以簡化為只有高電壓或低電壓，而不需要中電壓。
本發明新穎的非揮發性記憶體晶胞結構，由於有視情況才需要的元件，所以可以具有許多結構上的變化。第1A圖到第4E圖繪示了本發明的非揮發性記憶體晶胞結構的多種實例。首先，請參考第1A圖或第1B圖，繪示對稱結構的非揮發性記憶體晶胞的兩種實例。本發明的非揮發性記憶體晶胞結構101可包括基材110、第一摻雜井120、視情況需要的第二摻雜井130、淺溝渠隔離組、汲極/源極摻雜區151/152和反熔絲閘極160。基材110可以是半導體材料，例如矽(Si)。此外，基材110可以具有第一導電性，例如，N型或P型，較佳為P型。
第一摻雜井120位於基材110上。也有可能是，會有一個視情況需要而完全包圍第一摻雜井120的第二摻雜井130。第一摻雜井120定義路徑139的區域，即電流從反熔絲閘極160行進到汲極/源極摻雜區151/152。如果第二摻雜井130不存在時，如第1A圖所示，第一摻雜井120是直接與
基材110接觸，並具有第二導電性，例如，N型或P型，但與第一導電性不同。
要不然，如果第二摻雜井130存在時，如第1B圖所示，第二摻雜井130是直接與基材110接觸，並具有第二導電性，例如，N型或P型，但與第一導電性不同。換句話說，第二摻雜井130位於基材110和第一摻雜井120之間，又具有與第二導電性不同的第一導電性。
淺溝渠隔離140可以是對稱的淺溝渠隔離組。例如，對稱的淺溝渠隔離組可以包括一個左側部分141和右側部分142。左側部分141和右側部分142都位於第一摻雜井120之內。特別是，淺溝渠隔離140可具有視情況需要可調整的溝渠深度D。例如，溝渠的深度D可以是3000Å-4000Å。
在第一摻雜井120之內也有汲極/源極摻雜區。汲極/源極摻雜區可以是對稱的，並具有類似於第一摻雜井120的導電性。例如，對稱的汲極/源極摻雜區可以包括一個左汲極/源極摻雜區151和一個右汲極/源極摻雜區152。左汲極/源極摻雜區151鄰近於左側部分141，而右汲極/源極摻雜區152則鄰近於右側部分142。
如果第二摻雜井130不存在時，如第1A圖所示，左汲極/源極摻雜區151位於左側部分141和基材110之間。右汲極/源極摻雜區152位於右側部分142和基材110之間。要不然，如果第二摻雜井130存在時，如第1B圖所示，左汲極/源極摻雜區151位於左側部分141和第二摻雜井130之間。右汲極/源極摻雜區152位於右側部分142和第二摻雜井130之間。第一摻雜井120位於第二摻雜井130中，促使了一種提高汲極崩潰耐壓(BVD)的結構。
左汲極/源極摻雜區151和右汲極/源極摻雜區152，分別與第二摻雜井130或基材110直接接觸。另外，左汲極/源極摻雜區151和右汲極/源極摻雜區152分別與左側部分141或右側部分142直接接觸。
反熔絲閘極160一方面是位於第一摻雜井120之上，而在另一方
面是位於淺溝渠隔離組，即141/142之間。一般來說，反熔絲閘極160包括閘極導電層161和閘極氧化層162。閘極導電層161位於第一摻雜井120之上，並直接位在閘極氧化物層162之上。閘極導電層161可以是N+多晶矽閘極或P+多晶矽閘極。
閘極氧化層162被夾置在閘極導電層161和第一摻雜井120之間。換句話說，閘極氧化層162是與第一摻雜井120直接接觸的。在寫入之前，閘極導電層161、在閘極氧化層162和第一摻雜井120一起作為電容器來用。在寫入之後，閘極導電層161、閘極氧化層162和第一摻雜井121則一起作為電阻來用。較佳地，閘極氧化物層162會足夠薄，而很容易地經由預定的寫入電壓而加以熔穿。
寫入電壓用於寫入非揮發性記憶體晶胞。在本發明中，合適的寫入電壓就能夠將電容轉換為電阻。本發明的非揮發性記憶體晶胞結構101的特徵之一即在於，用於編程非揮發性記憶體晶胞結構101的寫入電壓是可調節的。例如，寫入電壓可低至10V，而不是較高的寫入電壓，例如13.5V-20V。
在寫入非揮發性記憶體晶胞結構101時，電流從反熔絲閘極160朝向左汲極/源極摻雜區151及/或右汲極/源極摻雜區152行進。其中路徑139是電流經過的一個電流通路。沿著路徑139的電阻，決定了用於寫入非揮發性記憶體晶胞結構101的寫入電壓。因此，本發明的非揮發性記憶體晶胞結構101可具有多種來調整寫入電壓的方式。在本發明的一個實施例中，最佳化閘極氧化物層162的厚度，使得它足夠薄，而可以很容易地經由預定的寫入電壓加以熔穿，以滿足一次性編程記憶體技術的要求。在本發明另一實施例中，可調節溝渠的深度D來進行最佳化，以獲得最佳寫入電壓的實作。
其次，請參閱第2A圖、第2B圖、第2C圖、第2D圖，其繪示了一個非揮發性記憶體晶胞結構的範例。本發明的非揮發性記憶體晶胞結構102包括基材110、第一摻雜井121、視情況需要的摻雜井、接觸150、汲極/源極摻雜區151和一個反熔絲閘極160。基材110可以是半導體材料，例如
Si。此外，基材110可以具有第一導電性，例如，N型或P型，較佳為P型。
如第2A圖所示，有至少一個摻雜井，即第一摻雜井121，其位於基材110中以定義電流經過的路徑129。第一摻雜井121具有與基材110不同的第二導電。可能有另一個視情況需要的、位於基材110中的摻雜井而與第一摻雜井121相鄰。例如，如果視情況需要的摻雜井不存在時，第一摻雜井121可以被基材110所包圍。要不然，如第2B圖所示，如果視情況需要的摻雜井存在時，視情況需要的摻雜井可以是第二摻雜井131，而具有與第一摻雜井121不同的導電性。
在本發明另一實施例中，如第2C圖所示，第二摻雜井131和第一摻雜井121彼此直接接觸以形成電流經過的路徑129。在又一個本發明的實施例中，如第2D圖所示，第二摻雜井131和第一摻雜井121是被基材110所隔離，而不是彼此直接接觸，所以第二摻雜井131、第一摻雜井121與基材110一起形成電流所需要的路徑129。
反熔絲閘極160位於第一摻雜井121之上，並包括閘極導電層161和閘極氧化層162。閘極導電層161位在閘極氧化層162和第一摻雜井121之上。閘極氧化層162位於閘極導電層161和第一摻雜井121之間。換句話說，閘極氧化層162是與第一摻雜井121直接接觸。在寫入之前，閘極導電層161、閘極氧化層162和第一摻雜井121一起作為電容器之用。在寫入之後，特意將閘極氧化層162熔穿，使得閘極導電層161、在閘極氧化層162和第一摻雜井121一起作為電阻器之用。較佳地，閘極氧化物層162足夠薄，很容易地以預定的寫入電壓加以熔穿。
接觸150是遠離反熔絲閘極160而設置的。在本發明一個實施例中，可能存在一個汲極/源極摻雜區151，設置在第一摻雜井121或是第二摻雜井131其中一者中，並遠離反熔絲閘極160，如第2B圖、第2C圖所繪示。汲極/源極摻雜區151可具有與第一摻雜井121相同的導電性。從反熔絲閘極160到汲極/源極摻雜區151的電流路徑129通過第一摻雜井121，或者更進
一步通過第二摻雜井131，或者又更進一步通過基材110。
本發明的非揮發性記憶體晶胞結構102的特徵之一在於，只有一個閘極而已，即在非揮發性記憶體晶胞結構101中的反熔絲閘極160。沒有其他的閘極，例如在非揮發性記憶體晶胞結構102中沒有選擇閘極。本發明的非揮發性記憶體晶胞結構102的另一特徵在於，沒有設置在第一摻雜井121內部或第二摻雜井131內部的淺溝渠隔離，以阻擋路徑129。淺溝渠隔離僅僅圍繞第一摻雜井121或視情況需要的第二摻雜井131，而不位於第一摻雜井121的內部。
第三，請參考第3A圖、第3B圖、第3C圖、第3D圖，其繪示出了另一個非揮發性記憶體晶胞結構的範例。本發明的非揮發性記憶體晶胞結構103包括基材110、第一摻雜井121、視情況需要的第二摻雜井131、淺溝渠隔離140、接觸150、汲極/源極摻雜區151和反熔絲閘極160。基材110可以是半導體材料，例如Si。此外，基材110可以具有第一導電性，例如，N型或P型，較佳為P型。淺溝渠隔離140圍繞第一摻雜井121或視情況需要的第二摻雜井131。另一個淺溝渠隔離143位於第一摻雜井121內部以及位於反熔絲閘極160和150接觸之間，或汲極/源極摻雜區151，或第二摻雜井131之間。
如第3A圖所示，具有至少一個摻雜井，即第一摻雜井121，位於基材110中。第一摻雜井121具有與基材110不同的第二導電型。可能有視情況需要的摻雜井而位於基材110中，並與第一摻雜井121相鄰。例如，如果視情況需要的摻雜井不存在，第一摻雜井121會被基材110所包圍。要不然，則如第3B圖所示，如果視情況需要的摻雜井存在時，則可以是第二摻雜井131，其具有與第一摻雜井121不同的導電性，而鄰近第一摻雜井121。
在本發明另一實施例中，如第3C圖所示，第二摻雜井131和第一摻雜井121是彼此直接接觸的。此外，接觸150直接接觸汲極/源極摻雜區151而淺溝渠隔離143是位於第一摻雜井121之內，但在第二摻雜井131之
外。在又一個本發明的實施例中，如第3D圖中所示，第二摻雜井131和第一摻雜井121不與彼此直接接觸。還有，接觸150直接接觸汲極/源極摻雜區151，而類似地淺溝渠隔離143是位於第一摻雜井121之內，但在第二摻雜井131之外
不管是哪一個實施例，淺溝渠隔離143位於第一摻雜井121之內，以視情況地調整路徑129的電阻。例如，淺溝渠隔離143具有可調節的溝渠深度D，例如3000Å-4000Å來調整非揮發性記憶體晶胞結構103的寫入電壓。路徑129可以只通過第一摻雜井121，如第3A圖所示，通過第一摻雜井121和第二摻雜井131，如第3C圖所示，或者一起通過所有的第一摻雜井121、第二摻雜井131和基材110，如第3D圖中所示。或是，從反熔絲閘極160到汲極/源極摻雜區151的路徑129繞過淺溝渠隔離143。
反熔絲閘極160位於第一摻雜井121之上，並包括閘極導電層161和閘極氧化層162。閘極導電層161設置在閘極氧化層162之上和在第一摻雜井121之上。閘極氧化層162位於閘極導電層161和第一摻雜井121之間。換句話說，閘極氧化層162是與第一摻雜井121直接接觸。在寫入之前，閘極導電層161、閘極氧化層162和第一摻雜井121一起作為電容器之用。在寫入之後，特意熔穿閘極氧化層162使得閘極導電層161、閘極氧化層162和第一摻雜井121則一起作為電阻之用。較佳地，閘極氧化物層162會足夠薄，而很容易地經由預定的寫入電壓加以熔穿。
安置接觸150遠離反熔絲閘極160但與汲極/源極摻雜區151直接接觸。在本發明一個實施例中，有位於第一摻雜井121或第二摻雜井131中的汲極/源極摻雜區151，並遠離反熔絲閘極160，如第3A到3D圖所示。汲極/源極摻雜區151可具有與第一摻雜井121相同的導電性。
本發明的非揮發性記憶體晶胞結構103的特徵之一在於，只有一個閘極，即反熔絲閘極160，其位在非揮發性記憶體晶胞結構103中。換句話說，不存在其他閘極，例如在非揮發性記憶體晶胞結構103中沒有選擇閘
極。
再來，本發明的多個非揮發性記憶體晶胞結構可形成一起的非揮發性記憶體晶胞陣列。這樣一來，需要一個視情況的選擇閘極來活化非揮發性記憶體晶胞陣列中指定的非揮發性記憶體晶胞。
接下來，請參考第4A圖至第4E圖，其繪示了非揮發性記憶體晶胞結構的實例。本發明的非揮發性記憶體晶胞結構104包括基材110、第一摻雜井121、視情況需要的摻雜井、淺溝渠隔離140、視情況需要的淺溝渠隔離143、接觸150、視情況需要的汲極/源極摻雜區151、反熔絲閘極160、與選擇閘極170。基材110可以是半導體材料，例如Si。此外，基材110可以具有第一導電性，例如，N型或P型，較佳為P型。
淺溝渠隔離140至少圍繞第一摻雜井121或進一步圍繞視情況需要的第二摻雜井131。接觸150可電連接到視情況需要的汲極/源極摻雜區151。第一汲極/源極摻雜區151可具有與第一摻雜井121相同的導電性，並位於第二摻雜井131之內。此外，視情況需要的淺溝渠隔離143可以位於第一摻雜井121內或第二摻雜井131內。
如第4A圖所示，第二摻雜井131和第一摻雜井121彼此直接接觸，使得路徑129通過第一摻雜井121還有第二摻雜井131兩者。第4A和4D圖繪示只存在有汲極/源極摻雜區151。第4B和4C圖進一步繪示汲極/源極摻雜區151和視情況需要的淺溝渠隔離143兩者都存在。
在本發明另一實施例中，第二摻雜井131和第一摻雜井121是被基材110所隔離，而沒有彼此直接接觸，使得路徑129可通過第一摻雜井121、基材110和第二摻雜井131，如第4C或4D圖所繪示。
在又一個本發明的實施例中，可能有多個汲極/源極摻雜區。例如，在第4E圖中所繪示，又有第二汲極/源極摻雜區152和第三汲極/源極摻雜區153。第二汲極/源極摻雜區152位於第二摻雜井131的內部又和選擇閘極170相鄰。第三汲極/源極摻雜區153位於第一摻雜井121的內部。其中淺溝渠隔
離140夾置於第二汲極/源極摻雜區152以及第三汲極/源極摻雜區153之間，而淺溝渠隔離143則夾置於反熔絲閘極160與第三汲極/源極摻雜區153之間。金屬繞線180是用來電連接第二汲極/源極摻雜區152以及第三汲極/源極摻雜區153。如第4E圖中所示的結構能夠透過調節多種尺寸來調整寫入電壓，例如調整第一摻雜井121、第二摻雜井131、汲極/源極摻雜區151、第二汲極/源極摻雜區152及/或第三汲極/源極摻雜區153的尺寸。
如第4E圖所示，淺溝渠隔離140位於第一摻雜井121/第二摻雜井131之間，或第二汲極/源極摻雜區152/第三汲極/源極摻雜區153之間。例如，淺溝渠隔離140具有可調節的溝渠深度D，例如3000Å-4000Å來選擇性地調整非揮發性記憶體晶胞結構103的寫入電壓。
反熔絲閘極160位於第一摻雜井121之上，並包括一個閘極導電層161和閘極氧化層162。閘極導電層161位於閘極氧化層162之上，和第一摻雜井121之上。閘極氧化層162位於閘極導電層161和第一摻雜井121之間。換句話說，閘極氧化層162是與第一摻雜井121直接接觸。接觸150遠離反熔絲閘極160。
在寫入之前，閘極導電層161、閘極氧化層162和第一摻雜井121一起作為電容器之用。在寫入之後，特意熔穿閘極氧化層162使得閘極導電層161、閘極氧化層162和第一摻雜井121一起作為電阻之用。較佳地，閘極氧化物層162會足夠薄，而很容易地經由預定的寫入電壓加以熔穿。
此外，還有一個額外的選擇閘極170來控制非揮發性記憶體晶胞結構104的活化。選擇閘極170可以只位於第二摻雜井131之上，如第4E圖所示，或位在第一摻雜井121和第二摻雜井131之上，如4A或4B圖中所示，或位在第一摻雜井121、第二摻雜井131和基材110之上，如第4C或4D圖中所示。選擇電晶體172包括選擇閘極170和相應的摻雜井或摻雜區域。選擇電晶體172是個金屬氧化物半導體元件，例如橫向擴散金屬氧化物半導體(LDMOS)或雙擴散金屬氧化物半導體(DMOS)。有鑑於以上的各種非揮
發性記憶體晶胞，本發明在另一個方面，還提供了用於寫入或編程非揮發性記憶體晶胞的方法。首先，如第5A或5B圖所示，提供至少一個非揮發性記憶體晶胞100。至少一個非揮發性記憶體晶胞可以是單一的非揮發性記憶體晶胞，如第5A圖中所示，或者位在一個陣列109中，如第5B圖中所示的形式。當非揮發性記憶體晶胞為一個單一的非揮發性記憶體晶胞時，反熔絲閘極160會電連接到一個反熔絲線163，而接觸150會電連接到位元線152。當非揮發性記憶體晶胞形成陣列時，非揮發性記憶體晶胞100的接觸150會電連接到選擇電晶體172，其又電連接到字元線171，以選擇陣列109中特定的非揮發性記憶體晶胞100'。而選擇電晶體172又被進一步連接到位元線152。請參考前面對非揮發性記憶體晶胞詳細結構的描述。
接著，位元線152被接地，並且提供反熔絲線163一個寫入電壓，其足夠高，而得以實質上將電容器轉換(熔穿電容器)成電阻。當非揮發性記憶體晶胞為一個單一的非揮發性記憶體晶胞時，如第6A圖中所示，給與反熔絲線163一個寫入電壓，如低至10V，而位元線152被接地。電容器則因為10V的偏壓被熔穿。當非揮發性記憶體晶胞形成陣列時，如第6B圖中所示，同樣給與反熔絲線163一個寫入電壓，如低至10V，而位元線152其中的至少一者被接地。字元線171其中一者給與一個活化電壓來選擇陣列109中一排特定的非揮發性記憶體晶胞(例如非揮發性記憶體晶胞100')，而其他未選擇的則維持未活化。活化電壓可以低至1.8V。其結果是，在陣列109中只有一個特定的非揮發性記憶體晶胞100'被寫入。也可能是將反熔絲線163接地，並且給與位元線152一個寫入電壓，如低至10V。
請注意，在上述的步驟中，無論如何或是在何處，總是可以給與反熔絲線163一個寫入電壓。這意味著，不需要將反熔絲線163解碼，這也是本發明的方法的特徵之一。此外，只存在有兩個不同的電壓，即在寫入電壓與活化電壓，在步驟中只需要這兩者來來簡化電路的設計。如果選擇閘極是不存在，就不需要活化電壓了。這是又是本發明方法的另一項的特徵。還
有，寫入電壓可以低至10V而活化電壓可以低至1.8V，以節省能量和功率，這仍然又是本發明方法的另一個的特徵。此外，位元線152和字元線171設計成能在活化電壓/接地之間的輕鬆切換，來達成較簡單的電路設計。
在另一個方面，本發明還提供了一種讀取非揮發性記憶體晶胞的方法。首先，如第7A或7B圖中所示，提供至少一個非揮發性記憶體晶胞100。至少一個非揮發性記憶體晶胞100已經被編程過，例如非揮發性記憶體晶胞100'。至少一個非揮發性記憶體晶胞100可以是單個的非揮發性記憶體晶胞100，如第5A圖所示，或者位在一個陣列109中，如第5B圖中所示的形式。當非揮發性記憶體晶胞為一個單一的非揮發性記憶體晶胞時，電連接反熔絲閘極160到反熔絲線163，而接觸150則電連接到位元線152。當非揮發性記憶體晶胞形成陣列109時，同樣的反熔絲閘極160電連接到反熔絲線163，而非揮發性記憶體晶胞100的接觸150電連接到與位元線152電連接的選擇電晶體172。選擇閘極170還電連接到字元線171，以選擇陣列109中特定的非揮發性記憶體晶胞。而選擇電晶體172又被進一步電連接到位元線152。請參考前面對非揮發性記憶體晶胞詳細結構的描述。
接著，將反熔絲線163視情況需要來接地，而提供位元線152一個讀取電壓，其可以與活化電壓相同，來讀取非揮發性記憶體晶胞100或陣列109。當非揮發性記憶體晶胞為一個單一的非揮發性記憶體晶胞時，如第8A圖所示，提供位元線152一個讀取電壓，如低至1.8V，而將反熔絲線163接地。一個低的讀取電壓就足以確定非揮發性記憶體晶胞100是處於電容器或電阻器的狀態。
當非揮發性記憶體晶胞形成陣列時，如第8B圖中所示，類似地，提供位元線152一個讀取電壓，如低至1.8V，而將反熔絲線163中的至少一者接地。提供字元線171的其中一者一個活化電壓，來選擇陣列109中一排特定的非揮發性記憶體晶胞，以及選擇哪些保持不活化。活化電壓可以是與
讀取電壓相同而低至1.8V。其結果是，陣列109中只有一個特定的非揮發性記憶體晶胞100'被讀取。另外，也可以將位元線152接地，而提供反熔絲線163一個讀取電壓，如低至1.8V。
請注意，在考慮到上述的步驟中，不管如何以及位在何處始終可以將反熔絲線163接地。這意味著，不需要將反熔絲線163解碼，這也是本發明的方法的特徵之一。此外，在讀出步驟只需要兩種不同的電壓，即讀取電壓/活化電壓及接地，以簡化電路設計，這又是本發明的方法另一種的特徵。還有，讀取電壓以及活化電壓可以低至1.8V，以節省能量和功率，這仍然又是本發明方法的另一個特徵。此外，可以設計位元線152和字元線171在讀取電壓/活化電壓和接地之間輕鬆的切換，以達到較簡單的電路設計。例如，當字元線和位元線都在同一時間提供相同的電壓，就讀取至少一個非揮發性記憶體晶胞。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
101‧‧‧非揮發性記憶體晶胞結構
110‧‧‧基材
120‧‧‧第一摻雜井
130‧‧‧第二摻雜井
139‧‧‧路徑
140‧‧‧淺溝渠隔離
141‧‧‧左側部分
142‧‧‧右側部分
151‧‧‧左汲極/源極摻雜區
152‧‧‧右汲極/源極摻雜區/位元線
160‧‧‧反熔絲閘極
161‧‧‧閘極導電層
162‧‧‧閘極氧化層
Claims (17)
- 一種非揮發性記憶體晶胞結構，包含：一第一導電型之一基材；一第二導電型之一第一摻雜井，位於該基材中；該第一導電型之一第二摻雜井，位於該基材中；以及一反熔絲閘極，位於該第一摻雜井上，並包含：一閘極導電層，位於該第一摻雜井上；以及一閘極氧化物層，位於該閘極導電層與該第一摻雜井之間並直接接觸該第一摻雜井；以及一第一汲極/源極摻雜區，遠離該反熔絲閘極，其中從該反熔絲閘極往該汲極/源極摻雜區之一電流移動時，通過該第一摻雜井與該第二摻雜井。
- 如請求項1之非揮發性記憶體晶胞結構，其中該第一摻雜井直接接觸該第二摻雜井。
- 如請求項1之非揮發性記憶體晶胞結構，其中該第一摻雜井與該第二摻雜井經由一預定長度隔離，而該電流移動時，更通過該基材。
- 如請求項1之非揮發性記憶體晶胞結構，其中該汲極/源極摻雜區位於該第二摻雜井中。
- 如請求項1之非揮發性記憶體晶胞結構，其中該反熔絲閘極作為一電容與一電阻之其中一者。
- 如請求項1之非揮發性記憶體晶胞結構，更包含一淺溝渠隔離，其位於該第一摻雜井中以及該反熔絲閘極與該第二摻雜井之間，其中該電流更繞過該 淺溝渠隔離移動。
- 如請求項1之非揮發性記憶體晶胞結構，更包含：一選擇閘極，其位於該第一摻雜井與該第二摻雜井之上。
- 如請求項1之非揮發性記憶體晶胞結構，更包含：一選擇閘極，其位於該第二摻雜井之上；一第二汲極/源極摻雜區，其位於該第二摻雜井中並鄰近該選擇閘極；一第三汲極/源極摻雜區，其位於該第一摻雜井中並鄰近該反熔絲閘極，使得一淺溝渠隔離位於該第二汲極/源極摻雜區與該第三汲極/源極摻雜區之間；以及一金屬繞線(metal routing)，以電連接該第二汲極/源極摻雜區與該第三汲極/源極摻雜區。
- 如請求項8之非揮發性記憶體晶胞結構，其中該淺溝渠隔離具有可調整之一溝渠深度。
- 一種對稱非揮發性記憶體晶胞結構，包含：一第一導電型之一基材；一第一摻雜井，其位於該基材中；一對稱之淺溝渠隔離組，其位於該第一摻雜井中，並包含一左淺溝渠隔離與一右淺溝渠隔離；對稱之汲極/源極摻雜區，其位於該第一摻雜井中，並包含一左汲極/源極摻雜區與一右汲極/源極摻雜區，其中該左汲極/源極摻雜區鄰近該左淺溝渠隔離，而該右汲極/源極摻雜區鄰近該右淺溝渠隔離；以及一反熔絲閘極，位於該第一摻雜井上、介於該對稱之淺溝渠隔離組之間 並包含：一閘極導電層，位於該第一摻雜井上；以及一閘極氧化物層，位於該閘極導電層與該第一摻雜井之間並直接接觸該第一摻雜井。
- 如請求項10之對稱非揮發性記憶體晶胞結構，其中該第一摻雜井具有與該第一導電型相異之一第二導電型。
- 如請求項10之對稱非揮發性記憶體晶胞結構，更包含：一第二導電型之一第二摻雜井，完全圍繞該第一摻雜井並位於該第一摻雜井與該基材之間，其中該第一摻雜井具有與該第二導電型相異之該第一導電型。
- 一種非揮發性記憶體晶胞結構，包含：一第一導電型之一基材；一第二導電型之一第一摻雜井，位於該基材中；一反熔絲閘極，位於該第一摻雜井上，並包含：一閘極導電層，位於該第一摻雜井上；以及一閘極氧化物層，位於該閘極導電層與該第一摻雜井之間並直接接觸該第一摻雜井；一汲極/源極摻雜區，位於該第一摻雜井之內並遠離該反熔絲閘極；以及一淺溝渠隔離，其位於該汲極/源極摻雜區與該反熔絲閘極之間，其中一電流從該反熔絲閘極往該汲極/源極摻雜區移動時，繞過該淺溝渠隔離。
- 如請求項13之非揮發性記憶體晶胞結構，其中該淺溝渠隔離具有可調整之一溝渠深度。
- 一種讀取一非揮發性記憶體晶胞結構的方法，包含：提供如請求項1之至少一非揮發性記憶體晶胞，其中該反熔絲閘極電連接至一反熔絲線，而該汲極/源極摻雜區電連接至一位元線；以及將該反熔絲線接地，並提供該位元線一讀取電壓，以讀取該非揮發性記憶體晶胞。
- 一種讀取一非揮發性記憶體晶胞結構的方法，包含：提供如請求項10之至少一非揮發性記憶體晶胞，其中該反熔絲閘極電連接至一反熔絲線，而該汲極/源極摻雜區電連接至一位元線；以及將該反熔絲線接地，並提供該位元線一讀取電壓，以讀取該非揮發性記憶體晶胞。
- 一種讀取一非揮發性記憶體晶胞結構的方法，包含：提供如請求項13之至少一非揮發性記憶體晶胞，其中該反熔絲閘極電連接至一反熔絲線，而該汲極/源極摻雜區電連接至一位元線；以及將該反熔絲線接地，並提供該位元線一讀取電壓，以讀取該非揮發性記憶體晶胞。
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