TWI830027B - 記憶體裝置及其製造方法 - Google Patents

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禮修 馬
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漢中 賈
林佑明
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Abstract

提供一種記憶體裝置及其製造方法。記憶體裝置包括： 金屬內連線結構，嵌置於介電材料層內，介電材料層上覆於基底的頂表面上；薄膜電晶體，嵌置於選自介電材料層中的第一介電材料層中，且在垂直方向上與基底的頂表面間隔開；以及鐵電記憶體單元，嵌置於介電材料層內。鐵電記憶體單元的第一節點經由金屬內連線結構的子集電性連接至薄膜電晶體的節點，金屬內連線結構的子集位於基底的頂表面上方且在垂直方向上與基底的頂表面間隔開。

Description

記憶體裝置及其製造方法
本發明實施例是有關於一種記憶體裝置及其製造方法。
半導體裝置中的裝置密度一般而言受限於半導體裝置的尺寸按比例縮放的能力。在半導體工業中，一直期望增加積體電路的區域密度(areal density)。為此，單個電晶體已變得越來越小。然而，將單個電晶體製作得更小的速率正在減慢。將周邊電晶體的製作自前段製程(front-end-of-line，FEOL)移動至BEOL可能是有利的，這是由於可在後段製程(back-end-of Line，BEOL)處添加功能而可在FEOL中獲得寶貴的晶片面積。由於薄膜電晶體(thin film transistor，TFT)可在低溫下處理，而不會損壞先前製作的裝置，因此由氧化物半導體製成的TFT是BEOL整合的有吸引力的選項。
本發明實施例提供一種記憶體裝置，其包括金屬內連線結構、薄膜電晶體以及鐵電記憶體單元。金屬內連線結構嵌置於介電材料層內，所述介電材料層上覆於基底的頂表面上。薄膜電晶體嵌置於選自所述介電材料層中的第一介電材料層中，且在垂直方向上與所述基底的所述頂表面間隔開。鐵電記憶體單元嵌置於所述介電材料層內。其中所述鐵電記憶體單元的第一節點經由所述金屬內連線結構的子集電性連接至所述薄膜電晶體的節點，所述金屬內連線結構的所述子集位於所述基底的所述頂表面上方且在垂直方向上與所述基底的所述頂表面間隔開。
本發明實施例提供一種記憶體裝置，其包括金屬內連線結構、薄膜電晶體的陣列以及鐵電記憶體單元的陣列。金屬內連線結構嵌置於介電材料層內，所述介電材料層上覆於基底上。薄膜電晶體的陣列嵌置於選自所述介電材料層中的第一介電材料層內。鐵電記憶體單元的陣列嵌置於選自所述介電材料層中的第二介電材料層內，所述第二介電材料層相同於或不同於所述第一介電材料層。其中所述鐵電記憶體單元的陣列內的每一鐵電記憶體單元包括包含層堆疊的柱結構，所述層堆疊包括第一電極、與所述第一電極的頂表面接觸的鐵電介電材料層及與所述鐵電介電材料層的頂表面接觸的第二電極；且其中所述鐵電記憶體單元的陣列中的每一鐵電記憶體單元包括第一節點，所述第一節點經由所述金屬內連線結構的相應的子集電性連接至用作存取電晶體的相應的薄膜電晶體的節點。
本發明實施例提供一種製造記憶體裝置的方法，其包括：形成第一金屬內連線結構，所述第一金屬內連線結構嵌置於位於基底之上的至少一個下部層階介電材料層內；在所述下部層階介電材料層之上形成薄膜電晶體；在形成所述薄膜電晶體之前或之後，在所述至少一個下部層階介電材料層之上形成鐵電記憶體單元，其中所述鐵電記憶體單元形成於所述薄膜電晶體的層階之下、上方或形成於與所述薄膜電晶體的所述層階相同的層階處；以及在所述薄膜電晶體或所述鐵電記憶體單元之上形成第二金屬內連線結構，其中所述第二金屬內連線結構的子集將所述鐵電記憶體單元的第一節點電性連接至所述薄膜電晶體的節點。
8:基底
9:半導體材料層
100:記憶體陣列區
101:鐵電記憶體單元
101A:第一類型的鐵電記憶體單元
101B:第二類型的鐵電記憶體單元
108:介電頂蓋層
110:連接通孔層階介電材料層
122:金屬障壁層
124:金屬通孔填充材料部分
130:第一電極
130L:第一電極材料層
140:鐵電介電材料層
140L:鐵電介電材料層
160:第二電極
160L:第二電極材料層
170:記憶體層階介電材料層
177:圖案化蝕刻罩幕材料部分
180:金屬通孔部分
190:金屬線部分
200:周邊區
280:金屬通孔部分
290:金屬線部分
601:接觸層階介電材料層
610:第一金屬線層階介電材料層
612:裝置接觸通孔結構
618:第一金屬線結構
620:第二線及通孔層階介電材料層
622:第一金屬通孔結構
628:第二金屬線結構
630:第三線及通孔層階介電材料層
630A:平面絕緣間隔件層
630B:TFT層階介電矩陣層
632:第二金屬通孔結構
638:第三金屬線結構
640:第四線及通孔層階介電材料層
642:第三金屬通孔結構
648:第四金屬線結構
650:第五線及通孔層階介電材料層
650A:平面絕緣間隔件層
650B:TFT層階介電矩陣層
652:第四層階金屬通孔結構
658:第五層階金屬線結構
660:第六線及通孔層階介電材料層
700:CMOS電路系統
701:場效電晶體
720:淺溝渠隔離結構
732:源極區
735:半導體通道
738:汲極區
742:源極側金屬半導體合金區
748:汲極側金屬半導體合金區
750:閘極結構
752:閘極介電層
754:閘極電極
756:介電閘極間隔件
758:閘極頂蓋介電質
801:薄膜電晶體(TFT)
832:源極接觸結構
835:半導電性金屬氧化物層
838:汲極接觸結構
852:薄膜電晶體(TFT)閘極介電層
854:薄膜電晶體(TFT)閘極電極
1710、1720、1730、1740:步驟
hd1:第一水平方向
hd2:第二水平方向
結合附圖閱讀以下詳細說明，將最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據本揭露實施例的在形成互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)電晶體、形成於下部層階介電材料層中的第一金屬內連線結構、以及隔離介電層之後的示例性結構的垂直剖視圖。
圖2是根據本揭露實施例的在形成薄膜電晶體閘極電極之後的示例性結構的垂直剖視圖。
圖3是根據本揭露實施例的在形成薄膜電晶體閘極介電層之後的示例性結構的垂直剖視圖。
圖4是根據本揭露實施例的在形成半導電性金屬氧化物層之後的示例性結構的垂直剖視圖。
圖5是根據本揭露實施例的在形成源極接觸結構及汲極接觸結構之後的示例性結構的垂直剖視圖。
圖6是根據本揭露實施例的在形成TFT層階介電材料層、TFT層階金屬內連線結構、介電頂蓋層、以及連接通孔層階(connection-via-level)介電材料層之後的示例性結構的垂直剖視圖。
圖7是根據本揭露實施例的在形成連接通孔結構的陣列之後的示例性結構的垂直剖視圖。
圖8是根據本揭露實施例的在形成第一電極材料層、鐵電介電材料層及第二電極材料層之後的示例性結構的垂直剖視圖。
圖9是根據本揭露實施例的在形成鐵電記憶體單元的二維陣列之後的示例性結構的垂直剖視圖。
圖10是根據本揭露實施例的在形成記憶體層階介電材料層及記憶體層階金屬內連線結構之後的示例性結構的垂直剖視圖。
圖11是根據本揭露實施例的示例性結構的第一替代配置的垂直剖視圖。
圖12是根據本揭露實施例的示例性結構的第二替代配置的垂直剖視圖。
圖13是根據本揭露實施例的示例性結構的第三替代配置的垂直剖視圖。
圖14是根據本揭露實施例的示例性結構的第四替代配置的垂直剖視圖。
圖15是根據本揭露實施例的示例性結構的第五替代配置的垂直剖視圖。
圖16是根據本揭露實施例的示例性結構的第六替代配置的垂直剖視圖。
圖17是示出用於製造本揭露的半導體裝置的一般處理步驟的流程圖。
以下揭露內容提供用於實施所提供標的的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或 配置之間的關係。
此外，為易於說明，本文中可使用例如「在...之下(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。除非另有明確陳述，否則具有相同參考編號的元件被稱為同一元件，且被認為具有相同的材料成分及相同的厚度範圍。
鐵電材料是當外部電場為零時可具有自發的非零電性極化(即，非零總電性偶極矩)的材料。自發的電性極化可被相反方向上施加的強的外部電場逆轉。電性極化不僅取決於量測時的外部電場，亦取決於外部電場的歷史，且因此具有磁滯迴路(hysteresis loop)。電性極化的最大值被稱為飽和極化。在不再施加(即，關斷)引起飽和極化的外部電場之後保留的電性極化被稱為剩餘極化。為了達成零極化而需要在剩餘極化的相反方向上施加的電場的幅度(magnitude)被稱為矯頑電場(coercive electrical field)。出於形成記憶體裝置的目的，一般而言期望具有高的剩餘極化及高的矯頑場。高的剩餘極化可能會增加電訊號的幅度。高的矯頑場使得記憶體裝置在對抗由雜訊位準電場及干擾引起的擾動方面更加穩定。
一般而言，本揭露的結構及方法可用於形成鐵電記憶體裝置，所述鐵電記憶體裝置包括至少一個鐵電記憶體單元，所述至少一個鐵電記憶體單元連接至嵌置於後段製程(BEOL)金屬內連線層階中的至少一個薄膜電晶體。可在位於所述至少一個鐵電記憶體單元及所述至少一個薄膜電晶體之下的基底中的半導體材料層上設置包括單晶半導體通道的場效電晶體。每一鐵電記憶體單元可包括作為第一節點的第一電極、鐵電介電材料層、及作為第二節點的第二電極。薄膜電晶體可連接至鐵電記憶體單元的節點，且位於半導體材料層上的場效電晶體可連接至鐵電記憶體單元的另一節點。
一般而言，場效電晶體可提供比薄膜電晶體更大的單位面積電流密度，且因此可用作鐵電記憶體單元的程式化電晶體(programming transistor)。作為另外一種選擇，薄膜電晶體可用作程式化電晶體。包括場效電晶體、鐵電記憶體單元及薄膜電晶體的串聯連接可用於將鐵電記憶體單元程式化成第一鐵電狀態，在第一鐵電狀態中，鐵電介電材料層的電性極化指向第一電極，以及用於將鐵電記憶體單元程式化成第二鐵電狀態，在第二鐵電狀態中，鐵電介電材料層的電性極化指向第二電極。第一電極的材料成分及第二電極的材料成分的不對稱性可使得鐵電記憶體單元提供不同的電容或不同的隧穿電阻，以使得鐵電記憶體單元中的資料位元的編碼成為可能。
可提供鐵電記憶體單元的二維陣列及薄膜電晶體的陣 列。半導體材料層上的場效電晶體可被配置成驅動鐵電記憶體單元的相應的列或行。薄膜電晶體中的每一者可被配置成對鐵電記憶體單元中的相應的一個鐵電記憶體單元進行存取。作為另外一種選擇，薄膜電晶體可被配置成驅動鐵電記憶體單元的相應的行或列。半導體材料層上的每一場效電晶體可被配置成對鐵電記憶體單元中的相應的一個鐵電記憶體單元進行存取。作為進一步的替代，半導體材料層上的場效電晶體可被配置成驅動鐵電記憶體單元的相應的列或行。每一薄膜電晶體可被配置成驅動鐵電記憶體單元的相應的行或列。再作為另外一種選擇，半導體材料層上的場效電晶體可被配置成驅動鐵電記憶體單元中的相應的一個鐵電記憶體單元，且每一薄膜電晶體可被配置成驅動鐵電記憶體單元中的相應的一個鐵電記憶體單元。現在參照附圖詳細闡述本揭露的各個態樣。
參照圖1，示出根據本揭露實施例的示例性結構。示例性結構包括基底8，基底8可為半導體基底，例如市場上可購得的矽基底。基底8可至少在基底8的上部部分處包括半導體材料層9。半導體材料層9可為塊狀半導體基底的表面部分，或者可為絕緣體上半導體(semiconductor-on-insulator，SOI)基底的頂部半導體層。在一個實施例中，半導體材料層9包含單晶半導體材料，例如單晶矽。
可在半導體材料層9的上部部分中形成包含例如氧化矽等介電材料的淺溝渠隔離結構720。可在在側向上被淺溝渠隔離結 構720的一部分圍繞的每一區域內形成合適的經摻雜半導體阱(例如p型阱及n型阱)。可在半導體材料層9的頂表面之上形成場效電晶體701。舉例而言，每一場效電晶體701可包括源極區732、汲極區738、半導體通道735、以及閘極結構750，半導體通道735包括基底8的在源極區732與汲極區738之間延伸的表面部分。半導體通道735可包含單晶半導體材料。每一閘極結構750可包括閘極介電層752、閘極電極754、閘極頂蓋介電質758及介電閘極間隔件756。可在每一源極區732上形成源極側金屬半導體合金區742，且可在每一汲極區738上形成汲極側金屬半導體合金區748。
示例性結構可包括記憶體陣列區100，在記憶體陣列區100中隨後可形成鐵電記憶體單元的陣列。示例性結構可更包括周邊區200，在周邊區200中會提供用於鐵電記憶體裝置的陣列的金屬配線。一般而言，CMOS電路系統700中的場效電晶體701可藉由金屬內連線結構的相應的集合而電性連接至相應的鐵電記憶體單元的電極。
周邊區200中的裝置(例如場效電晶體701)可提供對隨後將形成的鐵電記憶體單元的陣列進行操作的功能。具體而言，周邊區中的裝置可被配置成控制鐵電記憶體單元的陣列的程式化操作、抹除操作及感測(讀取)操作。舉例而言，周邊區中的裝置可包括感測電路系統及/或程式化電路系統。形成於半導體材料層9的頂表面上的裝置可包括互補金屬氧化物半導體 (CMOS)電晶體及可選的附加半導體裝置(例如電阻器、二極體、電容器等)，且被統稱為CMOS電路系統700。
CMOS電路系統700中的場效電晶體701中的一或多者可包括半導體通道735，半導體通道735包含基底8中的半導體材料層9的一部分。若半導體材料層9包含例如單晶矽等單晶半導體材料，則CMOS電路系統700中的每一場效電晶體701的半導體通道735可包括例如單晶矽通道等單晶半導體通道。在一個實施例中，CMOS電路系統700中的多個場效電晶體701可包括相應的節點，所述相應的節點隨後電性連接至隨後將形成的相應的鐵電記憶體單元的節點。舉例而言，CMOS電路系統700中的多個場效電晶體701可包括隨後電性連接至隨後將形成的相應的鐵電記憶體單元的節點的相應的源極區732或相應的汲極區738。
在一個實施例中，CMOS電路系統700可包括程式化控制電路，所述程式化控制電路被配置成控制場效電晶體701的集合的閘極電壓(所述場效電晶體701用於對相應的鐵電記憶體單元進行程式化)且控制隨後將形成的薄膜電晶體的閘極電壓。在此實施例中，程式化控制電路可被配置成提供第一程式化脈衝，第一程式化脈衝將所選擇的鐵電記憶體單元中的相應的鐵電介電材料層程式化成第一極化狀態，在第一極化狀態中，鐵電介電材料層中的電性極化指向所選擇的鐵電記憶體單元的第一電極，且程式化控制電路可被配置成提供第二程式化脈衝，第二程式化脈衝將所選擇的鐵電記憶體單元中的鐵電介電材料層程式化成第二 極化狀態，在第二極化狀態中，鐵電介電材料層中的電性極化指向所選擇的鐵電記憶體單元的第二電極。
隨後可在基底8及基底8上的半導體裝置(例如場效電晶體701)之上形成嵌置於介電材料層中的各種金屬內連線結構。在例示性實例中，介電材料層可包括例如接觸件層階(contact-level)介電材料層601、第一金屬線層階(metal-line-level)介電材料層610及第二線及通孔層階(line-and-via-level)介電材料層620。金屬內連線結構可包括：裝置接觸通孔結構612，其形成於接觸層階介電材料層601中且接觸CMOS電路系統700的相應的組件；第一金屬線結構618，其形成於第一金屬線層階介電材料層610中；第一金屬通孔結構622，其形成於第二線及通孔層階介電材料層620的下部部分中；以及第二金屬線結構628，其形成於第二線及通孔層階介電材料層620的上部部分中。
介電材料層(601、610、620)中的每一者可包含介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳、其多孔變體或其組合。金屬內連線結構(612、618、622、628)中的每一者可包含至少一種導電材料，所述至少一種導電材料可為金屬襯墊層(例如金屬氮化物或金屬碳化物)與金屬填充材料的組合。每一金屬襯墊層可包含TiN、TaN、WN、TiC、TaC及WC，且每一金屬填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金、及/或其組合。亦可使 用本揭露預期範圍內的其他合適的材料。在一個實施例中，可藉由雙鑲嵌製程將第一金屬通孔結構622及第二金屬線結構628形成為整合的線及通孔結構。儘管本揭露是使用其中記憶體單元的陣列形成於第二線及通孔層階介電材料層620之上的實施例進行闡述，但在本文中明確預期包括記憶體單元的陣列可形成於不同的金屬內連線層階處的實施例。
隨後可在嵌置金屬內連線結構(612、618、622、628)的介電材料層(601、610、620)之上沈積薄膜電晶體的陣列及鐵電記憶體單元的陣列。在形成薄膜電晶體的陣列或鐵電記憶體單元的陣列之前形成的所有介電材料層的集合被統稱為下部層階介電材料層(601、610、620)。嵌置於下部層階介電材料層(601、610、620)中的所有金屬內連線結構的集合在本文中被稱為第一金屬內連線結構(612、618、622、628)。一般而言，嵌置於至少一個下部層階介電材料層(601、610、620)中的第一金屬內連線結構(612、618、622、628)可形成於位於基底8中的半導體材料層9之上。
在一個實施例中，可在上覆於包含下部層階介電材料層(601、610、620)及第一金屬內連線結構(612、618、622、628)的金屬內連線層階上的金屬內連線層階中形成薄膜電晶體(TFT)。在一個實施例中，可在下部層階介電材料層(601、610、620)之上形成具有均勻厚度的平面介電材料層。平面介電材料層在本文中被稱為平面絕緣間隔件層630A。平面絕緣間隔件層630A 包含介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或多孔介電材料，且可藉由化學氣相沈積來沈積。平面絕緣間隔件層630A的厚度可介於30奈米至300奈米的範圍內，但亦可使用更小或更大的厚度。
參照圖2，可在平面絕緣間隔件層630A的頂表面上沈積至少一種金屬材料。可以微影方式將所沈積的金屬材料圖案化成離散的金屬條，以形成至少一個薄膜電晶體(TFT)閘極電極854，所述至少一個薄膜電晶體(TFT)閘極電極854可為TFT閘極電極854的陣列。可在所述至少一個下部層階介電材料層(601、610、620)之上形成TFT閘極電極854的一維陣列或二維陣列。在使用TFT閘極電極854的一維陣列的實施例中，每一TFT閘極電極854可用作場效電晶體701的列的共用TFT閘極電極854。
在一個實施例中，TFT閘極電極854可沿著第一水平方向hd1(被稱為行方向)在側向上間隔開，且可沿著與第一水平方向hd1垂直的第二水平方向hd2(本文中被稱為列方向)在側向上延伸。第一水平方向hd1處於圖2所示垂直剖視圖的平面內，且第二水平方向hd2與圖2所示垂直剖視圖的平面垂直。每一TFT閘極電極854可沿著第一水平方向hd1具有均勻的寬度，所述寬度是隨後將形成的相應的薄膜電晶體的閘極長度。舉例而言，隨後將形成的薄膜電晶體的閘極長度可介於20奈米至200奈米的範圍內，但亦可使用更小或更大的閘極長度。
TFT閘極電極854的所述至少一種金屬材料可包括至少 一種導電金屬氮化物材料(例如TiN、TaN及/或WN)、元素金屬(例如W、Cu、Ru、Co、Mo、Ni、Al等)及/或至少兩種元素金屬的金屬間合金。可藉由物理氣相沈積、化學氣相沈積、電鍍或無電鍍覆來沈積TFT閘極電極854的所述至少一種金屬材料。TFT閘極電極854的厚度可介於10奈米至50奈米的範圍內，但亦可使用更小或更大的厚度。可例如藉由以下方式將所述至少一種金屬材料圖案化成TFT閘極電極854：在所述至少一種金屬材料之上施加光阻層並將光阻層圖案化；以及使用例如非等向性蝕刻製程等蝕刻製程穿過所述至少一種金屬材料而轉印光阻層中的圖案。隨後可例如藉由灰化來移除光阻層。
參照圖3，可藉由閘極介電材料的共形沈積而在TFT閘極電極854之上形成薄膜電晶體(TFT)閘極介電層852。可用於TFT閘極介電層852的閘極介電材料包括但不限於氧化矽、氮氧化矽、介電金屬氧化物(例如氧化鋁、氧化鉿、氧化釔、氧化鑭等)、或其堆疊。其他合適的介電材料處於本揭露的預期範圍內。可藉由原子層沈積或化學氣相沈積來沈積TFT閘極介電層852。TFT閘極介電層852的厚度可介於1奈米至12奈米(例如2奈米至6奈米)的範圍內，但亦可使用更小或更大的厚度。
參照圖4，可在TFT閘極介電層852之上沈積半導電性金屬氧化物材料層。可將半導電性金屬氧化物材料層圖案化成至少一個半導電性金屬氧化物層835，例如半導電性金屬氧化物層835的二維陣列。半導電性金屬氧化物材料層包含半導電性金屬氧 化物材料，即，能夠在利用電性摻雜劑(所述電性摻雜劑可為p型摻雜劑或n型摻雜劑)合適地進行摻雜時提供介於1.0西門子/米(S/m)至1.0×105西門子/米的範圍內的電導率的金屬氧化物材料。在本征(intrinsic)狀態下或在低位準電性摻雜的條件下，半導電性金屬氧化物材料可為半導電的或絕緣的，且一般而言可具有介於1.0×10-10西門子/米至1.0×10西門子/米的範圍內的電導率。可用於半導電性金屬氧化物材料層的示例性半導電性金屬氧化物材料包括但不限於氧化銦鎵鋅(indium gallium zinc oxide，IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、經摻雜的氧化鋅、經摻雜的氧化銦、經摻雜的氧化鎘、以及由其衍生的各種其他經摻雜變體。其他合適的半導電性金屬氧化物材料處於本揭露的預期範圍內。在一個實施例中，半導電性金屬氧化物材料層可包含氧化銦鎵鋅。
半導電性金屬氧化物材料層可包含多晶半導電性金屬氧化物材料或者非晶半導電性金屬氧化物材料，所述非晶半導電性金屬氧化物材料可隨後被退火成具有更大平均晶粒尺寸(grain size)的多晶半導電性金屬氧化物材料。可藉由物理氣相沈積來沈積半導電性金屬氧化物材料層。半導電性金屬氧化物材料層的厚度可介於1奈米至100奈米(例如2奈米至50奈米及/或4奈米至15奈米)的範圍內，但亦可使用更小及更大的厚度。
可在半導電性金屬氧化物材料層之上施加光阻層(未示出)，且可以微影方式將光阻層圖案化成至少一個離散的光阻材料 部分。在一個實施例中，光阻層可被圖案化成光阻材料部分的二維陣列，使得每一圖案化光阻材料部分上覆於TFT閘極電極854中的相應的一個TFT閘極電極854上。在一個實施例中，沿著第二水平方向hd2排列的一列圖案化光阻材料部分可上覆於具有沿著第二水平方向延伸的條形形狀的TFT閘極電極854上。可例如藉由使用光阻層的光阻材料部分作為蝕刻罩幕的非等向性蝕刻製程來蝕刻半導電性金屬氧化物材料層的未遮罩部分。半導電性金屬氧化物材料層的剩餘部分包括至少一個半導電性金屬氧化物層835，所述至少一個半導電性金屬氧化物層835可為半導電性金屬氧化物層835的二維陣列。隨後可例如藉由灰化來移除光阻層。
每一半導電性金屬氧化物層835可具有矩形水平橫截面形狀或圓角矩形水平橫截面形狀。每一半導電性金屬氧化物層835可具有沿著第一水平方向hd1在側向上延伸的一對縱向(lengthwise)邊緣。每一半導電性金屬氧化物層835亦可具有沿著第二水平方向hd2在側向上延伸的一對橫向(withthwise)邊緣。TFT閘極電極854的一部分位於半導電性金屬氧化物層835的中間部分之下，使得在平面圖中TFT閘極電極854跨越半導電性金屬氧化物層835的所述兩個縱向邊緣。
可選地，可向半導電性金屬氧化物層835的不上覆於TFT閘極電極854上的部分中植入電性摻雜劑(例如p型摻雜劑或n型摻雜劑)。在此實施例中，可使用遮罩的離子植入製程。
參照圖5，可在所述至少一個半導電性金屬氧化物層835 (例如半導電性金屬氧化物層835的二維陣列)之上沈積至少一種導電材料。所述至少一種導電材料可包括導電金屬氮化物材料(例如TiN、TaN及/或WN)、元素金屬(例如W、Ti、Ta、Mo、Ru、Co、Ni、Cu、Al等)、及/或金屬間合金。其他合適的導電材料處於本揭露的預期範圍內。可藉由物理氣相沈積、化學氣相沈積、電鍍及/或無電鍍覆來沈積所述至少一種導電材料。所述至少一種導電材料的厚度可介於5奈米至100奈米(例如10奈米至50奈米)的範圍內，但亦可使用更小及更大的厚度。
可將所述至少一種導電材料圖案化成源極接觸結構832及汲極接觸結構838。舉例而言，可在所述至少一種導電材料之上施加光阻層(未示出)，且可以微影方式將所述光阻層圖案化成覆蓋每一半導電性金屬氧化物層835的端部部分的離散的材料部分。半導電性金屬氧化物層835的被光阻層覆蓋的部分可沿著第一水平方向hd1(即每一半導電性金屬氧化物層835的縱向方向)相對於與TFT閘極電極854交疊的區域在側向上偏移。可例如藉由使用光阻層作為蝕刻罩幕實行非等向性蝕刻製程來移除所述至少一種導電材料的未遮罩部分。所述至少一種導電材料的剩餘部分包括源極接觸結構832及汲極接觸結構838。可在每一半導電性金屬氧化物層835上形成一對源極接觸結構與汲極接觸結構838。可在相應的半導電性金屬氧化物層835的源極區上形成每一源極接觸結構832。可在相應的半導電性金屬氧化物層835的汲極區上形成每一汲極接觸結構838。每一半導電性金屬氧化物層835 的上覆於TFT閘極電極854上且位於一對源極區與汲極區之間的一部分構成薄膜電晶體801的通道區。
可在所述至少一個下部層階介電材料層(601、610、620)之上形成至少一個薄膜電晶體801。在一個實施例中，半導電性金屬氧化物層835可為多晶的。每一薄膜電晶體801可包含多晶半導電性金屬氧化物材料作為通道材料。在一個實施例中，可在所述至少一個下部層階介電材料層(601、610、620)之上形成薄膜電晶體801的二維陣列。在一個實施例中，薄膜電晶體801的二維陣列可被形成為二維週期性矩形陣列，在二維週期性矩形陣列中，沿著第二水平方向hd2在側向上延伸的TFT閘極電極854的集合以第一節距(pitch)沿著第一水平方向重複，所述第一節距是二維週期性矩形陣列沿著第一水平方向hd1的節距。二維週期性矩形陣列可沿著第二水平方向hd2具有第二節距。
每一TFT 801可包括：相應的TFT閘極電極854；TFT閘極介電層852的上覆於TFT閘極電極854上的相應的部分；上覆於相應的TFT閘極電極854上的相應的半導電性金屬氧化物層835；相應的源極接觸結構832，其與源極區(所述源極區為相應的半導電性金屬氧化物層835的第一端部部分)的頂表面接觸；以及相應的汲極接觸結構838，其與汲極區(所述汲極區為相應的半導電性金屬氧化物層835的第二端部部分)的頂表面接觸。
參照圖6，可在平面絕緣間隔件層630A及薄膜電晶體801之上沈積TFT層階介電矩陣層630B，且可將TFT層階介電矩 陣層630B平坦化以提供平整的頂表面。TFT層階介電矩陣層630B可包含自平坦化介電材料(例如可流動氧化物(flowable oxide，FOX))或可平坦化介電材料(例如未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃)。平面絕緣間隔件層630A及TFT層階介電矩陣層630B被統稱為TFT層階介電材料層(630A、630B)。在TFT層階介電材料層(630A、630B)直接形成於第二線及通孔層階介電材料層620的層階上方的實施例中，TFT層階介電材料層(630A、630B)可為第三線及通孔層階介電材料層630。
在此實施例中，可在第三線及通孔層階介電材料層630內嵌置薄膜電晶體801。在此實施例中，第三線及通孔層階介電材料層630可包括在形成薄膜電晶體801之前形成於第二線及通孔層階介電材料層之上的平面絕緣間隔件層630A以及形成於薄膜電晶體801之上的TFT層階介電矩陣層630B。
可在第三線及通孔層階介電材料層630內形成第二金屬通孔結構632及第三金屬線結構638。舉例而言，可在第三線及通孔層階介電材料層630之上施加第一光阻層(未示出)，且可以微影方式將第一光阻層圖案化以形成線形溝渠或接墊形溝渠的圖案。可實行第一非等向性蝕刻製程，以在第三線及通孔層階介電材料層630的上部部分中形成線溝渠及/或接墊溝渠。線溝渠及/或接墊溝渠可上覆於薄膜電晶體801的至少一個節點的相應的集合上。可移除第一光阻層，且可在第三線及通孔層階介電材料層630之上施加第二光阻層。可以微影方式將第二光阻層圖案化以形 成位於線溝渠及/或接墊溝渠的區域內的離散的開口。可實行第二非等向性蝕刻製程，以在位於第二光阻層中的開口之下的區域中形成通孔空腔。通孔空腔中的每一者可在垂直方向上延伸至薄膜電晶體801的相應的節點。舉例而言，通孔空腔的第一子集可在垂直方向上延伸至源極接觸結構832中的相應的一個源極接觸結構832的頂表面。通孔空腔的第二子集可在垂直方向上延伸至汲極接觸結構838中的相應的一個汲極接觸結構838的頂表面。通孔空腔的第三子集可在垂直方向上延伸至TFT閘極電極854中的相應的一個TFT閘極電極854的頂表面。隨後可例如藉由灰化來移除第二光阻層。可在第三線及通孔層階介電材料層630中形成整合的線及通孔空腔以及可選的接墊空腔。每一整合的線及通孔空腔可包括線空腔及至少一個通孔空腔。每一接墊空腔可包括被配置成在其中形成金屬接墊的空隙。
可在第三線及通孔層階介電材料層630中的空腔中的每一者中沈積至少一種導電材料(例如導電金屬氮化物襯墊與導電金屬填充材料層的組合)。舉例而言，導電金屬氮化物襯墊可包含導電金屬材料(例如TiN、TaN及/或WN)。導電金屬填充材料層可包含金屬填充材料(例如W、Ti、Ta、Mo、Ru、Co、Cu)、另一種元素金屬或金屬間合金。可自包括第三線及通孔層階介電材料層630的頂表面的水平面上方移除所述至少一種導電材料的多餘部分。所述至少一種導電材料的剩餘部分包括第二金屬通孔結構632及第三金屬線結構638。第三金屬線結構638與至少一個第 二金屬通孔結構632的每一連續組合形成整合的線及通孔結構(632、638)。
第二金屬通孔結構632的子集可與TFT閘極電極854、源極接觸結構832及汲極接觸結構838中的相應一者接觸。薄膜電晶體801可用作存取電晶體，所述存取電晶體控制對相應的單個鐵電記憶體單元、隨後將形成的鐵電記憶體單元的相應的列、或隨後將形成的鐵電記憶體單元的相應的行的存取。
可在金屬內連線結構及介電材料層之上依序形成介電頂蓋層108及連接通孔層階介電材料層110。舉例而言，可在第三金屬線結構638的頂表面上以及第三線及通孔層階介電材料層630的頂表面上形成介電頂蓋層108。介電頂蓋層108包含介電頂蓋材料，介電頂蓋材料可保護下伏的金屬內連線結構(例如第三金屬線結構638)。在一個實施例中，介電頂蓋層108可包含可提供高的抗蝕刻性的材料(即，介電材料)，且亦可在對連接通孔層階介電材料層110進行蝕刻的後續非等向性蝕刻製程期間用作蝕刻停止材料。舉例而言，介電頂蓋層108可包含碳化矽或氮化矽，且可具有介於5奈米至30奈米的範圍內的厚度，但亦可使用更小或更大的厚度。
連接通孔層階介電材料層110可包含可用於介電材料層(601、610、620、630)的任何材料。舉例而言，連接通孔層階介電材料層110可包含藉由分解正矽酸四乙酯(tetraethylorthosilicate，TEOS)而沈積的未經摻雜的矽酸鹽玻璃 或經摻雜的矽酸鹽玻璃。連接通孔層階介電材料層110的厚度可介於50奈米至200奈米的範圍內，但亦可使用更小或更大的厚度。介電頂蓋層108及連接通孔層階介電材料層110可被形成為平面毯覆(未圖案化的)層，所述平面毯覆(未圖案化的)層具有遍佈記憶體陣列區100及周邊區200延伸的相應的平坦頂表面及相應的平坦底表面。
參照圖7，可形成穿過連接通孔層階介電材料層110及介電頂蓋層108的通孔空腔。舉例而言，可在連接通孔層階介電材料層110之上施加光阻層(未示出)，且可將光阻層圖案化以在記憶體陣列區100的上覆於第三金屬內連線結構638中的相應的一個第三金屬內連線結構638的區域內形成開口。可實行非等向性蝕刻，以穿過連接通孔層階介電材料層110及介電頂蓋層108而轉印光阻層中的圖案。由於隨後在下部電極接觸通孔空腔中形成底部電極連接通孔結構，因此由非等向性蝕刻製程形成的通孔空腔在本文中被稱為下部電極接觸通孔空腔。下部電極接觸通孔空腔可具有錐形側壁，錐形側壁(相對於垂直方向)具有介於1度至10度的範圍內的錐角。可在每一下部電極接觸通孔空腔的底部處在實體上暴露出第三金屬內連線結構638的頂表面。隨後可例如藉由灰化來移除光阻層。
可形成金屬障壁層作為材料層。金屬障壁層可覆蓋第三金屬內連線結構638的在實體上暴露出的頂表面、下部電極接觸通孔空腔的錐形側壁、以及連接通孔層階介電材料層110的頂表 面，而沒有任何孔洞穿過其中。金屬障壁層可包含導電金屬氮化物(例如TiN、TaN及/或WN)。亦可使用本揭露預期範圍內的其他合適的材料。金屬障壁層的厚度可介於3奈米至20奈米的範圍內，但亦可使用更小或更大的厚度。
可在下部電極接觸通孔空腔的剩餘體積中沈積例如鎢或銅等金屬填充材料。可藉由平坦化製程(例如化學機械平坦化)來移除金屬填充材料的上覆於包括連接通孔層階介電材料層110的最頂部表面的水平面上的部分及金屬障壁層的上覆於所述水平面上的部分。金屬填充材料的位於相應的通孔空腔中的每一剩餘部分包括金屬通孔填充材料部分124。金屬障壁層的位於相應的通孔空腔中的每一剩餘部分包括金屬障壁層122。金屬障壁層122與填充通孔空腔的金屬通孔填充材料部分124的每一組合構成連接通孔結構(122、124)。可在下伏的金屬內連線結構上在連接通孔層階介電材料層110中形成連接通孔結構(122、124)的陣列。
參照圖8，可在第三線及通孔層階介電材料層630之上依序沈積包括第一電極材料層130L、鐵電介電材料層140L及第二電極材料層160L的層堆疊。可藉由相應的化學氣相沈積製程或相應的物理氣相沈積製程來沈積層堆疊內的層。層堆疊內的每一層可被沈積成始終具有相應的均勻厚度的平面毯覆材料層(planar blanket material layer)。
第一電極材料層130L可包含過渡金屬、導電金屬氮化物及導電金屬碳化物中的至少一者及/或可本質上由過渡金屬、導 電金屬氮化物及導電金屬碳化物中的至少一者組成。在一個實施例中，第一電極材料層130L包含至少一種金屬材料(例如TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金、及/或其組合)。亦可使用本揭露預期範圍內的其他合適的材料。舉例而言，第一電極材料層130L可包含元素金屬(例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt)及/或可本質上由元素金屬(例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt)組成。第一電極材料層130L的厚度可介於10奈米至100奈米的範圍內，但亦可使用更小及更大的厚度。
鐵電介電材料層140L包含具有兩個穩定的電性極化方向的鐵電材料。所述兩個穩定的方向可為向上的方向及向下的方向。鐵電介電材料層140L的鐵電材料可包括選自鈦酸鋇、硬硼鈣石(colemanite)、鈦酸鉍、鈦酸鋇銪、鐵電聚合物、碲化鍺、無水鉀鎂礬(langbeinite)、鉭酸鉛鈧、鈦酸鉛、鋯鈦酸鉛、鈮酸鋰、聚偏二氟乙烯、鈮酸鉀、酒石酸鉀鈉(potassium sodium tartrate)、磷酸鈦氧鉀、鈦酸鉍鈉、鉭酸鋰、鈦酸鉛鑭、鋯鈦酸鉛鑭、磷酸二氫銨及磷酸二氫鉀中的至少一種材料。可例如藉由物理氣相沈積來沈積鐵電介電材料層140L。鐵電介電材料層140L的厚度可介於2奈米至20奈米(例如4奈米至10奈米)的範圍內，但亦可使用更小及更大的厚度。
第二電極材料層160L包含頂部電極材料，頂部電極材料可包括可用於第一電極材料層130L的任何金屬材料。第二電極 材料層160L可包含過渡金屬、導電金屬氮化物及導電金屬碳化物中的至少一者及/或可本質上由過渡金屬、導電金屬氮化物及導電金屬碳化物中的至少一者組成。可用於第二電極材料層160L的示例性金屬材料包括但不限於TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金、及/或其組合。亦可使用本揭露預期範圍內的其他合適的材料。舉例而言，第二電極材料層160L可包含元素金屬(例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt)及/或可本質上由元素金屬(例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt)組成。第二電極材料層160L的厚度可介於10奈米至100奈米的範圍內，但亦可使用更小及更大的厚度。
在隨後將形成的鐵電記憶體單元包括相應的鐵電穿隧接面的實施例中，可在第一電極材料層130L與鐵電介電材料層140L之間或者在鐵電介電材料層140L與第二電極材料層160L之間可選地形成例如氧化鎂層等介電隧穿障壁層。在此種實施例中，介電隧穿障壁層的厚度可介於0.6奈米至3.0奈米的範圍內，但亦可使用更小及更大的厚度。
參照圖9，可在第二電極材料層160L之上形成至少一個圖案化蝕刻罩幕材料部分177。舉例而言，所述至少一個圖案化蝕刻罩幕材料部分177可包括圖案化光阻材料部分的二維陣列，圖案化光阻材料部分是藉由施加光阻材料層並以微影方式將光阻材料層圖案化而形成。在一個實施例中，所述至少一個圖案化蝕刻罩幕材料部分177可包括圖案化光阻材料部分的二維週期性陣 列(例如二維矩形陣列)。每一圖案化光阻材料部分可具有圓形、矩形、圓角矩形、橢圓形或任何其他閉合曲線形狀的水平橫截面形狀。在其中所述至少一個圖案化蝕刻罩幕材料部分177包括至少一個圖案化蝕刻罩幕材料部分(例如光阻材料部分)的二維陣列的實施例中，所述至少一個圖案化蝕刻罩幕材料部分177沿著週期性的每一水平方向的節距可在介於20奈米至400奈米(例如40奈米至200奈米)的範圍內，但亦可使用更小及更大的節距。
可實行非等向性蝕刻製程，以穿過層堆疊(160L、140L、130L)而轉印所述至少一個圖案化蝕刻罩幕材料部分177中的圖案。非等向性蝕刻製程對層堆疊(160L、140L、130L)的未遮罩部分進行蝕刻且形成至少一個鐵電記憶體單元101，所述至少一個鐵電記憶體單元101可包括鐵電記憶體單元101的二維陣列。
每一鐵電記憶體單元101包括垂直堆疊，所述垂直堆疊包括第一電極130、鐵電介電材料層140及第二電極160。每一第二電極160是第二電極材料層160L的圖案化部分。每一鐵電介電材料層140是鐵電介電材料層140L的圖案化部分。每一第一電極130是第一電極材料層130L的圖案化部分。
每一鐵電記憶體單元101內的層的側壁可在垂直方向上重合(coincident)，即可位於包括至少一個上覆層的側壁及/或至少一個下伏層的側壁的垂直平面內。每一鐵電記憶體單元101內的層的側壁可為垂直的，或者可具有介於0.1度至30度的範圍內的錐角。隨後可例如藉由灰化來移除所述至少一個圖案化蝕刻罩 幕材料部分177。可選地，可在鐵電記憶體單元101的陣列周圍形成介電間隔件(未示出)。
可形成鐵電記憶體單元101的陣列。每一鐵電記憶體單元101可包括第一電極130、上覆於第一電極130上的第二電極160、以及位於第一電極130與第二電極160之間的鐵電介電材料層140。在其中鐵電記憶體單元101包括相應的鐵電穿隧接面的實施例中，例如氧化鎂層等介電隧穿障壁層(未明確示出)可作為介面層位於第一電極130與鐵電介電材料層140之間或者位於鐵電介電材料層140與第二電極160之間。
參照圖10，可在鐵電記憶體單元101的陣列及連接通孔層階介電材料層110的周圍以及鐵電記憶體單元101的陣列及連接通孔層階介電材料層110之上形成記憶體層階介電材料層170。記憶體層階介電材料層170包含可平坦化的介電材料(例如未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃)。可藉由共形沈積製程(例如化學氣相沈積製程)或自平坦化沈積製程(例如旋轉塗佈)來沈積記憶體層階介電材料層170的介電材料。
可使用至少一個微影圖案化步驟及至少一個非等向性蝕刻製程，以在記憶體層階介電材料層170中形成內連線空腔。舉例而言，可在記憶體層階介電材料層170之上施加第一光阻層(未示出)，且可以微影方式將第一光阻層圖案化以在第一光阻層中形成離散的開口。可實行第一非等向性蝕刻製程，以在記憶體層階介電材料層170中形成通孔空腔。在移除第一光阻層之後， 可在記憶體層階介電材料層170之上施加第二光阻層(未示出)，且可以微影方式將第二光阻層圖案化以在第二光阻層中形成線形開口。可實行第二非等向性蝕刻製程，以在記憶體層階介電材料層170中形成線空腔。隨後可移除第二光阻層。可形成穿過記憶體層階介電材料層170的內連線通孔空腔。在一個實施例中，可將內連線空腔形成為整合的線空腔及通孔空腔。在此實施例中，每一整合的線空腔及通孔空腔可包括線空腔及至少一個通孔空腔。可在形成於記憶體陣列區100中的每一通孔空腔的底部處在實體上暴露出第二電極160的頂表面，且可在形成於周邊區200中的每一通孔空腔的底部處在實體上暴露出金屬線結構(例如第三金屬線結構638)的頂表面。
可在內連線空腔中沈積至少一種金屬材料。所述至少一種金屬材料在本文中被稱為至少一種記憶體層階金屬材料。在一個實施例中，可在內連線空腔中及記憶體層階介電材料層170之上沈積金屬障壁材料層(例如TiN層、TaN層、及/或WN層)及金屬填充材料(例如W、Cu、Co、Ru、Mo或金屬間合金)。其他合適的金屬障壁及填充材料處於本揭露的預期範圍內。
可實行例如化學機械平坦化製程等平坦化製程，以自記憶體層階介電材料層170上方移除所述至少一種記憶體層階金屬材料。化學機械平坦化製程可自包括記憶體層階介電材料層170的頂表面的水平面上方移除材料部分。所述至少一種記憶體層階金屬材料的填充內連線空腔的剩餘部分包括記憶體層階金屬內連 線結構(180、190、280、290)。記憶體層階金屬內連線結構(180、190、280、290)可包括形成於記憶體陣列區100中的第一記憶體層階線及通孔結構(180、190)以及形成於周邊區200中的第二記憶體層階線及通孔結構(280、290)。
每一第一記憶體層階線及通孔結構(180、190)可包括：相應的金屬通孔部分180，與第二電極160的頂表面接觸；以及相應的金屬線部分190，上覆於相應的金屬通孔部分180上且鄰接相應的金屬通孔部分180。每一第二記憶體層階線及通孔結構(280、290)可包括：相應的金屬通孔部分280，其與金屬線結構(例如第三金屬線結構638)的頂表面接觸；以及相應的金屬線部分290，上覆於相應的金屬通孔部分280上且鄰接相應的金屬通孔部分280。記憶體層階金屬內連線結構(180、190、280、290)的頂表面可位於包括記憶體層階介電材料層170的頂表面的水平面內。
在其中介電頂蓋層108、連接通孔層階介電材料層110及記憶體層階介電材料層170形成於第三線及通孔層階介電材料層630上方的實施例中，介電頂蓋層108、連接通孔層階介電材料層110及記憶體層階介電材料層170的組合構成第四線及通孔層階介電材料層630。
一般而言，記憶體層階介電材料層170嵌置鐵電記憶體單元101的陣列且在側向上環繞鐵電記憶體單元101的陣列。可穿過記憶體層階介電材料層170形成金屬內連線結構(例如第一記憶體層階金屬內連線結構(180、190))和金屬通孔部分。
在第一金屬內連線結構(612、618、622、628)上方形成的所有金屬內連線結構的集合在本文中被統稱為第二金屬內連線結構(632、638、180、190、280、290)。可在薄膜電晶體801及鐵電記憶體單元101之上形成第二金屬內連線結構(632、638、180、190、280、290)。第二金屬內連線結構(632、638、180、190、280、290)的子集將相應的鐵電記憶體單元101的第一節點電性連接至薄膜電晶體801的相應的節點。一般而言，每一鐵電記憶體單元101的第一節點可為第一電極130或第二電極160。薄膜電晶體801的電性連接至相應的鐵電記憶體單元101的第一節點的節點可為連接至源極接觸結構832的源極區、連接至汲極接觸結構838的汲極區、或TFT閘極電極854。儘管圖10示出其中每一薄膜電晶體801的源極區電性連接至相應的鐵電記憶體單元101的第一電極130的實施例，但本文中明確預期其中薄膜電晶體801的任何電性節點經由第二金屬內連線結構(632、638、180、190、280、290)的相應的子集電性連接至相應的鐵電記憶體單元101的第一電極130或第二電極160的實施例。
在一個實施例中，可如上所述形成場效電晶體701，場效電晶體701包括包含基底8中的半導體材料層9的一部分的相應的半導體通道735。在一個實施例中，每一鐵電記憶體單元101的第二節點可經由第一金屬內連線結構(612、618、622、628)的相應的子集及第二金屬內連線結構(632、638、180、190、280、290)的相應的子集電性連接至相應的場效電晶體701的節點。舉 例而言，若鐵電記憶體單元101的第一節點是第一電極130，則鐵電記憶體單元101的第二節點是第二電極160，且反之亦然。儘管本文中的各種實施例是使用包括位於半導體材料層9內的平面半導體通道的場效電晶體進行闡述，但本文中明確預期包括其中使用鰭式場效電晶體及/或全環繞閘極場效電晶體來取代平面場效電晶體或除了平面場效電晶體之外亦使用鰭式場效電晶體及/或全環繞閘極場效電晶體的實施例。
一般而言，薄膜電晶體801可嵌置於第一介電材料層(例如TFT層階介電矩陣層630B)中，且鐵電記憶體單元101可嵌置於選自位於第一介電材料層上方或第一介電材料層下方的介電材料層中的第二介電材料層(例如記憶體層階介電材料層170)中。在圖9所示實例中，包括記憶體層階介電材料層170的第二介電材料層位於包括TFT層階介電材料層630B的第一介電材料層上方。在一對薄膜電晶體801與鐵電記憶體單元101之間提供電性連接的第二金屬內連線結構(632、638、180、190、280、290)的每一子集可在第一介電材料層與第二介電材料層之間延伸。
在一個實施例中，鐵電記憶體單元101中的至少一者及/或每一者可包括鐵電穿隧接面，所述鐵電穿隧接面根據相應的鐵電介電材料層140內的鐵電材料的極化方向而提供兩種隧穿電阻值，且薄膜電晶體801與場效電晶體701的組合可被配置成提供隧穿鐵電穿隧接面的電流。
在一個實施例中，鐵電記憶體單元101包括可程式化鐵 電電容器，所述可程式化鐵電電容器根據鐵電介電材料層140內的鐵電材料的極化方向而提供具有兩種不同的電容值的兩種不同的電容性狀態，且薄膜電晶體801與場效電晶體701的組合可被配置成為可程式化鐵電電容器提供充電電流。
一般而言，每一鐵電記憶體單元101可包括第一電極130、鐵電介電材料層140及第二電極160的垂直堆疊。鐵電記憶體單元101可包括鐵電穿隧接面及可程式化鐵電電容器中的一者。每一鐵電穿隧接面可根據鐵電介電材料層140內的鐵電材料的極化方向而提供兩種隧穿電阻值。每一可程式化鐵電電容器可根據鐵電介電材料層140內的鐵電材料的極化方向而提供具有兩種不同的電容值的兩種不同的電容性狀態。
在一個實施例中，場效電晶體701及薄膜電晶體801可被配置成使得場效電晶體701可對鐵電記憶體單元101的列進行存取。在一個實施例中，場效電晶體701的集合可被配置成對鐵電記憶體單元101的相應的列進行存取。薄膜電晶體801可被配置成對鐵電記憶體單元101中的相應的一個鐵電記憶體單元101進行存取。
在一個實施例中，鐵電記憶體單元101的二維陣列可被排列成具有M個列及N個行。在鐵電記憶體單元101的二維陣列內可存在總共M×N個鐵電記憶體單元101。鐵電記憶體單元101的每一列可沿著第二水平方向hd2在側向上延伸，且可沿著第一水平方向hd1重複M次。鐵電記憶體單元101的每一行可沿著第 一水平方向hd1在側向上延伸，且可沿著第二水平方向hd2重複N次。M個場效電晶體701可被配置成對N個鐵電記憶體單元101的對應的列進行存取。可提供排列成M個列及N個行的薄膜電晶體801的M×N陣列，且薄膜電晶體801中的每一者可電性連接至鐵電記憶體單元中的相應的一個鐵電記憶體單元。
參照圖11，根據本揭露的實施例示出示例性結構的第一替代配置。可在包括TFT層階介電材料層(630A、630B)的第三線及通孔層階介電材料層630與包括鐵電記憶體單元101的內連線層階之間形成嵌置第三金屬通孔結構642及第四金屬線結構648的第四線及通孔層階介電材料層640。介電頂蓋層108、連接通孔層階介電材料層110及記憶體層階介電材料層170的組合形成於第五金屬內連線層階中且構成第五線及通孔層階介電材料層650。
在一個實施例中，場效電晶體701及薄膜電晶體801可被配置成使得薄膜電晶體801可對鐵電記憶體單元101的行進行存取。在一個實施例中，薄膜電晶體801的集合可被配置成對鐵電記憶體單元101的相應的行進行存取。場效電晶體701可被配置成對鐵電記憶體單元101中的相應的一個鐵電記憶體單元101進行存取。
在一個實施例中，鐵電記憶體單元101的二維陣列可排列成M個列及N個行。在鐵電記憶體單元101的二維陣列內可存在總共M×N個鐵電記憶體單元101。鐵電記憶體單元101的每 一列可沿著第二水平方向hd2在側向上延伸，且可沿著第一水平方向hd1重複M次。鐵電記憶體單元101的每一行可沿著第一水平方向hd1在側向上延伸，且可沿著第二水平方向hd2重複N次。N個薄膜電晶體801可被配置成對M個鐵電記憶體單元101的相應的行進行存取。可提供排列成M個列及N個行的場效電晶體701的M×N陣列，且場效電晶體701中的每一者可電性連接至鐵電記憶體單元中的相應的一個鐵電記憶體單元。在一個實施例中，場效電晶體701及薄膜電晶體801可被配置成使得每一薄膜電晶體801對單個鐵電記憶體單元101進行存取，且每一場效電晶體701對單個鐵電記憶體單元101進行存取。
參照圖12，示出根據本揭露實施例的示例性結構的第二替代配置。介電頂蓋層108、連接通孔層階介電材料層110及記憶體層階介電材料層170的組合形成於第四金屬內連線層階中，且構成第四線及通孔層階介電材料層640。在此種配置中，可由薄膜電晶體801對鐵電記憶體單元101的行進行存取。
在一個實施例中，鐵電記憶體單元101的二維陣列可排列成M個列及N個行。在鐵電記憶體單元101的二維陣列內可存在總共M×N個鐵電記憶體單元101。鐵電記憶體單元101的每一列可沿著第二水平方向hd2在側向上延伸，且可沿著第一水平方向hd1重複M次。鐵電記憶體單元101的每一行可沿著第一水平方向hd1在側向上延伸，且可沿著第二水平方向hd2重複N次。可提供排列成具有M個列及N個行的薄膜電晶體801的M×N陣 列，且薄膜電晶體801中的每一者可被配置成對M×N個鐵電記憶體單元101中的相應的一個鐵電記憶體單元101進行存取。可提供排列成M個列及N個行的場效電晶體701的M×N陣列，且場效電晶體701中的每一者可電性連接至M×N個鐵電記憶體單元101中的相應的一個鐵電記憶體單元101。
在替代配置中，鐵電記憶體單元101的二維陣列可排列成M個列及N個行。在鐵電記憶體單元101的二維陣列內可存在總共M×N個鐵電記憶體單元101。可配置M個場效電晶體701及N個薄膜電晶體801，使得每一場效電晶體701對位於相應的行內的N個鐵電記憶體單元101的相應的集合進行存取，且每一薄膜電晶體801對位於相應的列內的M個鐵電記憶體單元101的相應的集合進行存取。因此，可藉由激活場效電晶體701及薄膜電晶體801來選擇單個鐵電記憶體單元101。
在另一替代配置中，鐵電記憶體單元101的二維陣列可排列成M個列及N個行。在鐵電記憶體單元101的二維陣列內可存在總共M×N個鐵電記憶體單元101。可配置N個場效電晶體701及M個薄膜電晶體801，使得每一場效電晶體701對位於相應的行內的M個鐵電記憶體單元101的相應的集合進行存取，且每一薄膜電晶體801對位於相應的列內的N個鐵電記憶體單元101的相應的集合進行存取。因此，可藉由激活場效電晶體701及薄膜電晶體801來選擇單個鐵電記憶體單元101。
參照圖13，可藉由改變其中形成鐵電記憶體單元101 的陣列及薄膜電晶體801的陣列的層階而自圖10至圖12中所示的配置中的任意者得到根據本揭露實施例的示例性結構的第三替代配置。具體而言，薄膜電晶體801可嵌置於第一介電材料層(例如第五線及通孔層階介電材料層650)內。在此實施例中，第五線及通孔層階介電材料層650可包括平面絕緣間隔件層650A(平面絕緣間隔件層650A提供與上述平面絕緣間隔件層630A相同的功能)及TFT層階介電矩陣層650B(TFT層階介電矩陣層650B提供與上述TFT層階介電矩陣層630B相同的功能)的垂直堆疊。第四層階金屬通孔結構652及第五層階金屬線結構658可用於向薄膜電晶體801提供電性配線。
鐵電記憶體單元101可嵌置於選自介電材料層(例如第三線及通孔層階介電材料層630)中的第二介電材料層內。在此實施例中，第三線及通孔層階介電材料層630可包括介電頂蓋層108、連接通孔層階介電材料層110及記憶體層階介電材料層170。記憶體層階金屬內連線結構(180、190、280、290)可用作嵌置於第三線及通孔層階介電材料層630內的第二金屬通孔結構及第三金屬線結構。在此實施例中，嵌置薄膜電晶體801的第一介電材料層及嵌置鐵電記憶體單元101的第二介電材料層中的每一者可位於所述至少一個下部層階介電材料層(601、610、620)上方。第二介電材料層可位於第一介電材料層下方。第二金屬內連線結構(180、190、280、290、642、648、652、658)嵌置於上覆於下部層階介電材料層(601、610、620)上的介電材料層(630、 640、650)內。在薄膜電晶體801與鐵電記憶體單元101之間提供電性連接的金屬內連線結構在第一介電材料層與第二介電材料層之間延伸。
參照圖14，可藉由在同一層階處形成鐵電記憶體單元101的陣列與薄膜電晶體801的陣列而自圖10至圖12中所示的配置中的任意者得到根據本揭露實施例的示例性結構的第四替代配置。在所示實例中，可使用平面絕緣間隔件層630A來取代介電蓋層108與連接通孔層階介電材料層110的組合。在一個實施例中，可在形成薄膜電晶體801的陣列之前形成鐵電記憶體單元101的陣列。在另一實施例中，可在形成薄膜電晶體801的陣列之後形成鐵電記憶體單元101的陣列。
在一個實施例中，鐵電記憶體單元101的陣列可與薄膜電晶體801的陣列交錯，以便減小每一對相連接的薄膜電晶體801與鐵電記憶體單元101之間的電性配線的側向距離。可提供串聯連接的鐵電記憶體單元101與薄膜電晶體801的陣列。在此種配置中，可由場效電晶體701對鐵電記憶體單元101及薄膜電晶體801的列進行存取，或者可由場效電晶體701對鐵電記憶體單元101及薄膜電晶體801的行進行存取。舉例而言，可由場效電晶體701對薄膜電晶體801進行存取。舉例而言，可提供串聯連接的鐵電記憶體單元101與薄膜電晶體801的M×N陣列，且M個場效電晶體701可對包括位於同一列內的鐵電記憶體單元101與薄膜電晶體801的N個串聯連接的相應的列進行存取。作為另外一種 選擇，N個場效電晶體701可對包括位於同一行內的鐵電記憶體單元101與薄膜電晶體801的M個串聯連接的相應的列進行存取。
在此種配置中，在側向上環繞薄膜電晶體801的陣列的第一介電材料層與在側向上環繞鐵電記憶體單元101的陣列的第二介電材料層可為相同的。因此，TFT層階介電矩陣層630B可為記憶體層階介電材料層170。在一個實施例中，在鐵電記憶體單元101與薄膜電晶體801之間提供電性連接的金屬內連線結構的每一集合可嵌置於共用介電材料層(例如TFT層階介電矩陣層630B)中，所述共用介電材料層是第一介電材料層及第二介電材料層。
參照圖15，可藉由沿著垂直方向複製薄膜電晶體801的陣列與鐵電記憶體單元101的陣列的組合至少一次而自圖10至圖14中所示的配置中的任意者得到根據本揭露實施例的示例性結構的第五替代配置。可沿著垂直方向形成薄膜電晶體801的陣列與鐵電記憶體單元101的陣列的多個組合。在所示實例中，薄膜電晶體801的第一陣列與鐵電記憶體單元101的第一陣列的組合可形成於第三線及通孔層階介電材料層630及第四線及通孔層階介電材料層640的層階之上。薄膜電晶體801的第二陣列與鐵電記憶體單元101的第二陣列的組合可形成於第五線及通孔層階介電材料層650及第六線及通孔層階介電材料層660的層階之上。可將用於對所選擇的鐵電記憶體單元101進行尋址的配線方案中的任意者單獨用於薄膜電晶體801的陣列與鐵電記憶體單元101的陣列的每一組合。在一個實施例中，場效電晶體701可對位於不 同的金屬內連線層階處的鐵電記憶體單元101的多個層階進行尋址。舉例而言，場效電晶體701可同時對位於薄膜電晶體801的第一陣列與鐵電記憶體單元101的第二陣列的組合內的鐵電記憶體單元101的列及位於薄膜電晶體801的第二陣列與鐵電記憶體單元101的第二陣列的組合內的鐵電記憶體單元的另一列進行尋址。
參照圖16，可藉由在同一層階處形成不同類型的鐵電記憶體單元101而自圖10至圖15中所示的配置中的任意者得到根據本揭露實施例的示例性結構的第六替代配置。舉例而言，可藉由在對應於圖9所示處理步驟的處理步驟處將包括第一電極材料層130L、鐵電介電材料層140L及第二電極材料層160L的層堆疊圖案化來形成至少一個第一類型的鐵電記憶體單元101A及至少一個第二類型的鐵電記憶體單元101B。
在例示性實例中，第一類型的鐵電記憶體單元101A可包括鐵電穿隧接面，所述鐵電穿隧接面根據鐵電介電材料層140內的鐵電材料的極化方向而提供兩種隧穿電阻值，且第一薄膜電晶體801及第一場效電晶體701可被配置成提供隧穿鐵電穿隧接面的電流。第二類型的鐵電記憶體單元101B可包括可程式化鐵電電容器，所述可程式化鐵電電容器根據鐵電介電材料層140內的鐵電材料的極化方向而提供具有兩種不同的電容值的兩種不同的電容性狀態，且第二薄膜電晶體801及第二場效電晶體701可被配置成為可程式化鐵電電容器提供充電電流。
參照圖17，流程圖示出用於製造本揭露的各種實施例的半導體裝置的一般處理步驟。參照步驟1710及圖1，可在基底8之上形成嵌置於至少一個下部層階介電材料層(601、610、620)內的第一金屬內連線結構(612、618、622、628)。參照步驟1720及圖2至圖5，可在下部層階介電材料層(601、610、620)之上形成薄膜電晶體801。參照步驟1730以及圖6至圖9及圖11至圖16，在形成薄膜電晶體801之前或之後，可在所述至少一個下部層階介電材料層(601、610、620)之上形成鐵電記憶體單元101，其中鐵電記憶體單元101形成於薄膜電晶體801之下、上方或形成於與薄膜電晶體801的層階相同的層階處。參照步驟1740及圖6至圖16，可在薄膜電晶體801或鐵電記憶體單元101之上形成第二金屬內連線結構(632、638、642、648、652、658、180、190、280、290)。第二金屬內連線結構(632、638、642、648、652、658、180、190、280、290)的子集將鐵電記憶體單元101的第一節點電性連接至薄膜電晶體801的節點。
參照所有圖式且根據本揭露的各種實施例，提供一種記憶體裝置，所述記憶體裝置包括：金屬內連線結構(612、618、622、628、632、638、642、648、652、658、180、190、280、290)，嵌置於介電材料層(601、610、620、630、640、650、660)內，所述介電材料層上覆於基底8的頂表面上；薄膜電晶體801，嵌置於選自介電材料層中的第一介電材料層(例如第三線及通孔層階介電材料層630、第四線及通孔層階介電材料層640或第五線及通 孔層階介電材料層650)內，且在垂直方向上與基底8的頂表面間隔開；以及鐵電記憶體單元101，嵌置於介電材料層內，其中鐵電記憶體單元101的第一節點(130或160)經由金屬內連線結構(632、638、642、648、652、658、180、190、280、290)的子集電性連接至薄膜電晶體801的節點(835、832、838)，所述金屬內連線結構(632、638、642、648、652、658、180、190、280、290)的所述子集位於基底8的頂表面上方且在垂直方向上與基底8的所述頂表面間隔開。
在一個實施例中，記憶體裝置包括場效電晶體701，場效電晶體701包括包含基底8的一部分的半導體通道，其中鐵電記憶體單元101的第二節點(160或130)電性連接至場效電晶體701的節點。在一個實施例中，基底8包含單晶半導體材料；且薄膜電晶體801包含多晶半導電性金屬氧化物材料作為通道材料。
在一個實施例中，鐵電記憶體單元101包括層堆疊，所述層堆疊包括第一電極130、鐵電介電材料層140及第二電極160；第一電極130及第二電極160中的一者包括鐵電記憶體單元101的電性連接至薄膜電晶體801的節點的第一節點；且第一電極130及第二電極160中的另一者包括鐵電記憶體單元101的電性連接至場效電晶體701的節點的第二節點。
在一個實施例中，記憶體裝置包括程式化控制電路，所述程式化控制電路包括CMOS電路系統700的一部分，CMOS電路系統700包括被配置成控制薄膜電晶體801的閘極電壓及場效 電晶體701的閘極電壓的附加的場效電晶體701。CMOS電路系統700可被配置成提供：第一程式化脈衝，將鐵電介電材料層140程式化成第一極化狀態，在第一極化狀態中，鐵電介電材料層中的電性極化指向第一電極130；以及第二程式化脈衝，將鐵電介電材料層程式化成第二極化狀態，在第二極化狀態中，鐵電介電材料層中的電性極化指向第二電極160。
一般而言，每一鐵電記憶體單元101可在第一電極130與第二電極160之間具有內建的結構不對稱性及電性不對稱性。不對稱性可例如藉由在第一電極130與第二電極160之間提供不同的材料，及/或藉由插入合適的介面層(例如包含氧化鎂的鐵電隧穿障壁層)來提供。第一電極130與第二電極160之間的不對稱性會引起鐵電記憶體單元101在所述兩種鐵電狀態之間具有鐵電記憶體單元101的隧穿電阻或電容方面的差異，且可由可設置於CMOS電路系統700內的感測電路來感測。感測電路可被配置成偵測所選擇的鐵電記憶體單元101的隧穿電流或電容，此可藉由選擇場效電晶體701及薄膜電晶體801來激活。
在一個實施例中，薄膜電晶體801的電性連接至鐵電記憶體單元101的第一節點或第二節點的節點包括薄膜電晶體801的源極區(及源極接觸結構832)或汲極區(及汲極接觸結構838)；且場效電晶體701的節點包括場效電晶體701的源極區732或汲極區738。
在一個實施例中，鐵電記憶體單元101包括鐵電穿隧接 面，所述鐵電穿隧接面根據鐵電介電材料層140內的鐵電材料的極化方向而提供兩種隧穿電阻值；且薄膜電晶體801及場效電晶體701被配置成提供隧穿鐵電穿隧接面的電流。
在一個實施例中，鐵電記憶體單元101包括可程式化鐵電電容器，所述可程式化鐵電電容器根據鐵電介電材料層140內的鐵電材料的極化方向而提供具有兩種不同的電容值的兩種不同的電容性狀態；且薄膜電晶體801及場效電晶體701被配置成為可程式化鐵電電容器提供充電電流。
在一個實施例中，鐵電記憶體單元101嵌置於選自位於第一介電材料層上方或第一介電材料層下方的介電材料層中的第二介電材料層(例如，第三線及通孔層階介電材料層630、第四線及通孔層階介電材料層640或第五線及通孔層階介電材料層650)；且金屬內連線結構(632、638、642、648、652、658、180、190、280、290)的子集在第一介電材料層與第二介電材料層之間延伸。
在一個實施例中，鐵電記憶體單元101位於與薄膜電晶體801相同的層階處且在側向上被第一介電材料層環繞；且金屬內連線結構(180、190、280、290)的子集嵌置於第一介電材料層內，如圖14中所示。
根據本揭露的另一態樣，提供一種記憶體裝置，所述記憶體裝置包括：金屬內連線結構(612、618、622、628、632、638、642、648、652、658、180、190、280、290)，嵌置於介電材料層 內，所述介電材料層上覆於基底8上；薄膜電晶體801的陣列，嵌置於選自介電材料層(601、610、620、630、640、650、660)中的第一介電材料層內；以及鐵電記憶體單元101的陣列，嵌置於選自介電材料層(601、610、620、630、640、650、660)中的第二介電材料層內，第二介電材料層相同於或不同於所述第一介電材料層，其中鐵電記憶體單元101的陣列內的每一鐵電記憶體單元101包括包含層堆疊的柱結構，層堆疊包括第一電極130、與第一電極130的頂表面接觸的鐵電介電材料層140、以及與鐵電介電材料層140的頂表面接觸的第二電極160；且其中每一鐵電記憶體單元101包括第一節點，所述第一節點經由金屬內連線結構(632、638、642、648、652、658、180、190、280、290)的相應的子集電性連接至用作存取電晶體的相應的薄膜電晶體801的節點。
在一個實施例中，記憶體裝置包括至少一個場效電晶體701，所述至少一個場效電晶體701包括包含基底8的一部分(例如半導體材料層9的一部分)的半導體通道，其中場效電晶體701的節點經由金屬內連線結構(612、618、622、628、632、638、642、648、6652、658、180、190、280、290)的附加子集電性連接至鐵電記憶體單元101的陣列內的至少一個鐵電記憶體單元101的第二節點。
在一個實施例中，所述至少一個場效電晶體701內的每一場效電晶體701電性連接至選自鐵電記憶體單元101的陣列(所 述陣列可為鐵電記憶體單元101的列或鐵電記憶體單元101的行)中的相應的多個鐵電記憶體單元101的第二節點。
在一個實施例中，鐵電記憶體單元101的陣列內的每一鐵電記憶體單元101包括鐵電穿隧接面，所述鐵電穿隧接面根據鐵電介電材料層140內的鐵電材料的極化方向而提供兩種隧穿電阻值；且薄膜電晶體801的陣列及所述至少一個場效電晶體701被配置成提供隧穿鐵電記憶體單元101的陣列內的所選擇的鐵電穿隧接面的電流。
在一個實施例中，鐵電記憶體單元101的陣列內的每一鐵電記憶體單元101包括可程式化鐵電電容器，所述可程式化鐵電電容器根據鐵電介電材料層140內的鐵電材料的極化方向而提供具有兩種不同的電容值的兩種不同的電容性狀態；且薄膜電晶體801的陣列及所述至少一個場效電晶體701被配置成為鐵電記憶體單元101的陣列內的所選擇的可程式化鐵電電容器提供充電電流。
本揭露的各種實施例可用於提供包括至少一個鐵電記憶體單元101(例如鐵電記憶體單元101的二維陣列)的鐵電記憶體裝置，可藉由位於基底8中的半導體材料層9上的至少一個薄膜電晶體801與至少一個場效電晶體701的組合來對所述至少一個鐵電記憶體單元101進行存取。藉由使用電晶體的至少兩個層階(在使用薄膜電晶體801的二或更多個層階的實施例中，其可為電晶體的三或更多個層階)的垂直堆疊，可減少平面視圖中電 晶體所佔據的總裝置面積，且可提供具有更高的鐵電裝置密度的半導體晶片。
本揭露的各種實施例提供一種製造記憶體裝置的方法，其包括：形成第一金屬內連線結構，所述第一金屬內連線結構嵌置於位於基底之上的至少一個下部層階介電材料層內；在所述下部層階介電材料層之上形成薄膜電晶體；在形成所述薄膜電晶體之前或之後，在所述至少一個下部層階介電材料層之上形成鐵電記憶體單元，其中所述鐵電記憶體單元形成於所述薄膜電晶體的層階之下、上方或形成於與所述薄膜電晶體的所述層階相同的層階處；以及在所述薄膜電晶體或所述鐵電記憶體單元之上形成第二金屬內連線結構，其中所述第二金屬內連線結構的子集將所述鐵電記憶體單元的第一節點電性連接至所述薄膜電晶體的節點。
在上述製造記憶體裝置的方法中，更包括：形成包括半導體通道的場效電晶體，所述半導體通道包含所述基底的一部分，其中所述鐵電記憶體單元的第二節點經由所述第一金屬內連線結構的子集電性連接至所述場效電晶體的節點。
在上述製造記憶體裝置的方法中，其中形成所述鐵電記憶體單元包括：依序沈積包括第一電極材料層、鐵電介電材料層及第二電極材料層的層堆疊；以及在所述第二電極材料層之上形成圖案化蝕刻罩幕材料部分；以及對所述層堆疊的未被遮罩部分進行非等向性蝕刻，其中所述層堆疊的位於所述圖案化蝕刻罩幕 材料部分之下的剩餘部分包括所述鐵電記憶體單元。
在上述製造記憶體裝置的方法中，其中形成所述薄膜電晶體包括：在所述至少一個下部層階介電材料層之上形成薄膜電晶體閘極電極；在所述薄膜電晶體閘極電極之上形成薄膜電晶體閘極介電層；在所述薄膜電晶體閘極介電層之上沈積半導電性金屬氧化物材料層並將所述半導電性金屬氧化物材料層圖案化；以及在所述半導電性金屬氧化物材料層的圖案化部分上形成源極接觸結構及汲極接觸結構。
在上述製造記憶體裝置的方法中，其中：所述鐵電記憶體單元包括第一電極、鐵電介電材料層及第二電極的垂直堆疊；且所述鐵電記憶體單元包括以下中的一者：鐵電穿隧接面，根據所述鐵電介電材料層內的鐵電材料的極化方向而提供兩種隧穿電阻值；以及可程式化鐵電電容器，根據所述鐵電介電材料層內的鐵電材料的極化方向而提供具有兩種不同的電容值的兩種不同的電容性狀態。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
1710、1720、1730、1740:步驟

Claims (9)

  1. 一種記憶體裝置，包括：金屬內連線結構，嵌置於介電材料層內，所述介電材料層上覆於基底的頂表面上；薄膜電晶體，嵌置於選自所述介電材料層中的第一介電材料層中，且在垂直方向上與所述基底的所述頂表面間隔開；以及鐵電記憶體單元，嵌置於所述介電材料層內，所述鐵電記憶體單元位於與所述薄膜電晶體相同的層階處且在側向上被所述第一介電材料層環繞，所述鐵電記憶體單元包括層堆疊，且所述層堆疊包括第一電極、所述鐵電介電材料層及第二電極，其中所述鐵電記憶體單元的第一節點經由所述金屬內連線結構的子集電性連接至所述薄膜電晶體的節點，所述金屬內連線結構的所述子集位於所述基底的所述頂表面上方且在垂直方向上與所述基底的所述頂表面間隔開，場效電晶體；程式化控制電路，所述程式化控制電路被配置成控制所述薄膜電晶體的閘極電壓及所述場效電晶體的閘極電壓且被配置成提供：第一程式化脈衝，所述第一程式化脈衝將所述鐵電記憶體單元的鐵電介電材料層程式化成第一極化狀態，在所述第一極化狀態中，所述鐵電介電材料層中的電性極化指向所述第一電極；以及 第二程式化脈衝，所述第二程式化脈衝將所述鐵電介電材料層程式化成第二極化狀態，在所述第二極化狀態中，所述鐵電介電材料層中的所述電性極化指向所述第二電極。
  2. 如請求項1所述的記憶體裝置，其中所述場效電晶體包括包含所述基底的一部分的半導體通道，其中所述鐵電記憶體單元的第二節點電性連接至所述場效電晶體的節點。
  3. 如請求項1所述的記憶體裝置，其中：所述第一電極及所述第二電極中的一者包括所述鐵電記憶體單元的所述第一節點，所述鐵電記憶體單元的所述第一節點電性連接至所述薄膜電晶體的所述節點；且所述第一電極及所述第二電極中的另一者包括所述鐵電記憶體單元的所述第二節點，所述鐵電記憶體單元的所述第二節點電性連接至所述場效電晶體的所述節點。
  4. 如請求項1所述的記憶體裝置，其中：所述鐵電記憶體單元包括鐵電穿隧接面，所述鐵電穿隧接面根據鐵電介電材料層內的鐵電材料的極化方向而提供兩種隧穿電阻值；且所述薄膜電晶體及所述場效電晶體被配置成提供隧穿所述鐵電穿隧接面的電流，或者，其中：所述鐵電記憶體單元包括可程式化鐵電電容器，所述可程式化鐵電電容器根據鐵電介電材料層內的鐵電材料的極化方向而提供具有兩種不同的電容值的兩種不同的電容性狀態；且 所述薄膜電晶體及所述場效電晶體被配置成為所述可程式化鐵電電容器提供充電電流。
  5. 如請求項1所述的記憶體裝置，其中所述金屬內連線結構的所述子集嵌置於所述第一介電材料層內。
  6. 一種記憶體裝置，包括：金屬內連線結構，嵌置於介電材料層內，所述介電材料層上覆於基底上；薄膜電晶體的陣列，嵌置於選自所述介電材料層中的第一介電材料層內；以及鐵電記憶體單元的陣列，嵌置於選自所述介電材料層中的第二介電材料層內，所述第二介電材料層相同於或不同於所述第一介電材料層，其中所述鐵電記憶體單元的陣列內的每一鐵電記憶體單元包括包含層堆疊的柱結構，所述層堆疊包括第一電極、與所述第一電極的頂表面接觸的鐵電介電材料層及與所述鐵電介電材料層的頂表面接觸的第二電極；且其中所述鐵電記憶體單元的陣列中的每行或每列鐵電記憶體單元包括多個第一節點，所述多個第一節點經由所述金屬內連線結構的相應的子集電性連接至用作存取電晶體的至少一個相應的薄膜電晶體的節點。
  7. 如請求項6所述的記憶體裝置，更包括至少一個場效電晶體，所述至少一個場效電晶體包括包含所述基底的一部分 的半導體通道，其中所述場效電晶體的節點經由所述金屬內連線結構的附加子集電性連接至所述鐵電記憶體單元的陣列內的至少一個鐵電記憶體單元的第二節點。
  8. 一種製造記憶體裝置的方法，包括：形成第一金屬內連線結構，所述第一金屬內連線結構嵌置於位於基底之上的至少一個下部層階介電材料層內；在所述下部層階介電材料層之上形成薄膜電晶體陣列；在形成所述薄膜電晶體陣列之前或之後，在所述至少一個下部層階介電材料層之上形成鐵電記憶體單元陣列，其中所述鐵電記憶體單元陣列形成於與所述薄膜電晶體陣列的所述層階相同的層階處；以及在所述薄膜電晶體陣列或所述鐵電記憶體單元陣列之上形成第二金屬內連線結構，所述鐵電記憶體單元陣列中的每行或每列鐵電記憶體單元包括多個第一節點，所述多個第一節點經由所述第二金屬內連線結構的相應的子集電性連接至薄膜電晶體陣列中用作存取電晶體的至少一個相應的薄膜電晶體的節點。
  9. 如請求項8所述的方法，其中形成所述薄膜電晶體陣列中的薄膜電晶體包括：在所述至少一個下部層階介電材料層之上形成薄膜電晶體閘極電極；在所述薄膜電晶體閘極電極之上形成薄膜電晶體閘極介電層； 在所述薄膜電晶體閘極介電層之上沈積半導電性金屬氧化物材料層並將所述半導電性金屬氧化物材料層圖案化；以及在所述半導電性金屬氧化物材料層的圖案化部分上形成源極接觸結構及汲極接觸結構。
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