KR20220001459A - 백 엔드 오브 라인(beol) 박막 액세스 트랜지스터를 사용하는 강유전성 메모리 디바이스 및 이를 형성하기 위한 방법 - Google Patents

백 엔드 오브 라인(beol) 박막 액세스 트랜지스터를 사용하는 강유전성 메모리 디바이스 및 이를 형성하기 위한 방법 Download PDF

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한-종 치아
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Abstract

메모리 디바이스는, 기판의 상단 표면 위에 놓인 유전체 물질층들 내에 매립된 금속 상호접속 구조물, 유전체 물질층들 중에 선택된 제1 유전체 물질층에 매립되고 기판의 상단 표면으로부터 수직으로 이격된 박막 트랜지스터, 및 유전체 물질층 내에 매립된 강유전성 메모리 셀을 포함한다. 강유전성 메모리 셀의 제1 노드는 기판의 상단 표면 위에 위치하고 이 상단 표면으로부터 수직으로 이격된 금속 상호접속 구조물의 서브세트를 통해 박막 트랜지스터의 노드에 전기적으로 접속된다.

Description

백 엔드 오브 라인(BEOL) 박막 액세스 트랜지스터를 사용하는 강유전성 메모리 디바이스 및 이를 형성하기 위한 방법 {FERROELECTRIC MEMORY DEVICE USING BACK-END-OF-LINE(BEOL) THIN FILM ACCESS TRANSISTORS AND METHODS FOR FORMING THE SAME}
관련 출원
본 출원은 2020년 6월 29일에 출원된 "반도체 구조물 및 그 형성 방법(Semiconductor Structure and Method of Forming the Same)"이라는 발명의 명칭의 미국 특허 가출원 제63/045,385호의 우선권 혜택을 주장하며, 그 전체 내용은 모든 목적을 위해 여기에 참조로 포함된다.
반도체 디바이스의 디바이스 밀도는 일반적으로 반도체 디바이스의 크기를 조정할 수 있는 능력에 의해 제한된다. 반도체 산업에서는 집적 회로의 면적 밀도를 높이려는 끊임없는 요구가 있다. 이를 위해 개별 트랜지스터는 점점 더 작아졌다. 그러나 개별 트랜지스터를 더 작게 만들 수 있는 속도는 느려지고 있다. BEOL(back-end-of-line)에서 기능이 추가되고 FEOL(front-end-of-line)에서 귀중한 칩 영역이 사용 가능하게 될 수 있기 때문에, 주변 트랜지스터(peripheral transistors)를 제조의 FEOL에서 BEOL로 이동하는 것이 유리할 수 있다. 산화물 반도체로 제조된 박막 트랜지스터(thin film transistor; TFT)는 TFT가 저온에서 프로세싱되어 이전에 제조된 디바이스에 손상을 주지 않기 때문에 BEOL 통합에 매력적인 옵션이다.
메모리 디바이스는, 기판의 상단 표면 위에 놓인 유전체 물질층들 내에 매립된 금속 상호접속 구조물, 유전체 물질층들 중에 선택된 제1 유전체 물질층에 매립되고 기판의 상단 표면으로부터 수직으로 이격된 박막 트랜지스터, 및 유전체 물질층 내에 매립된 강유전성 메모리 셀을 포함한다. 강유전성 메모리 셀의 제1 노드는 기판의 상단 표면 위에 위치하고 이 상단 표면으로부터 수직으로 이격된 금속 상호접속 구조물의 서브세트를 통해 박막 트랜지스터의 노드에 전기적으로 접속된다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 실시예에 따라 상보 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 트랜지스터, 하부 레벨 유전체 물질층에 형성된 제1 금속 상호접속 구조물, 및 분리 유전체층의 형성 후 예시적인 구조물의 수직 단면도이다.
도 2는 본 개시의 실시예에 따른 박막 트랜지스터 게이트 전극의 형성 후 예시적인 구조물의 수직 단면도이다.
도 3은 본 개시의 실시예에 따른 박막 트랜지스터 게이트 유전체층의 형성 후 예시적인 구조물의 수직 단면도이다.
도 4는 본 개시의 실시예에 따른 반도체성 금속 산화물층의 형성 후 예시적인 구조물의 수직 단면도이다.
도 5는 본 개시의 실시예에 따른 소스 콘택 구조물 및 드레인 콘택 구조물의 형성 후 예시적인 구조물의 수직 단면도이다.
도 6은 본 개시의 실시예에 따른 TFT 레벨 유전체 물질층, TFT 레벨 금속 상호접속 구조물, 유전체 캡층, 및 접속 비아 레벨(connection-via-level) 유전체 물질층의 형성 후 예시적인 구조물의 수직 단면도이다.
도 7은 본 개시의 실시예에 따른 접속 비아 구조물의 어레이의 형성 후 예시적인 구조물의 수직 단면도이다.
도 8은 본 개시의 실시예에 따른 제1 전극 물질층, 강유전성 유전체 물질층 및 제2 전극 물질층의 형성 후 예시적인 구조물의 수직 단면도이다.
도 9는 본 개시의 실시예에 따른 강유전성 메모리 셀의 2차원 어레이의 형성 후 예시적인 구조물의 수직 단면도이다.
도 10은 본 개시의 실시예에 따른 메모리 레벨 유전체 물질층 및 메모리 레벨 금속 상호접속 구조물의 형성 후 예시적인 구조물의 수직 단면도이다.
도 11은 본 개시의 실시예에 따른 예시적인 구조물의 제1 대안적 구성의 수직 단면도이다.
도 12는 본 개시의 실시예에 따른 예시적인 구조물의 제2 대안적 구성의 수직 단면도이다.
도 13은 본 개시의 실시예에 따른 예시적인 구조물의 제3 대안적 구성의 수직 단면도이다.
도 14는 본 개시의 실시예에 따른 예시적인 구조물의 제4 대안적 구성의 수직 단면도이다.
도 15는 본 개시의 실시예에 따른 예시적인 구조물의 제5 대안적 구성의 수직 단면도이다.
도 16은 본 개시의 실시예에 따른 예시적인 구조물의 제6 대안적 구성의 수직 단면도이다.
도 17은 본 개시의 반도체 디바이스를 제조하기 위한 일반적인 프로세싱 단계를 도시하는 흐름도이다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 달리(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다. 동일한 참조 번호를 가진 요소는 동일한 요소를 나타내며, 달리 명시되지 않는한 동일한 물질 조성 및 동일한 두께 범위를 갖는 것으로 간주된다.
강유전성 물질은 외부 전기장이 0일 때 자발 넌제로(spontaneous nonzero) 전기 분극(즉, 넌제로 총 전기 쌍극자 모멘트)을 가질 수 있는 물질이다. 자발 전기 분극은 반대 방향으로 인가된 강한 외부 전기장에 의해 반전될 수 있다. 전기 분극은 측정 시점의 외부 전기장뿐만 아니라 외부 전기장의 이력(history)에도 의존하므로 이력 곡선을 가진다. 전기 분극의 최댓값을 포화 분극이라고 한다. 포화 분극을 유도하는 외부 전기장이 더 이상 인가되지 않은(즉, 턴오프) 후에 남아 있는 전기 분극을 잔여 분극이라고 한다. 제로 분극을 달성하기 위해 잔여 분극의 반대 방향으로 인가되어야 하는 전기장의 크기를 항전기장(coercive electrical field)이라고 한다. 메모리 디바이스를 형성하기 위해, 일반적으로 높은 잔류 분극과 높은 항전기장을 갖는 것이 바람직하다. 높은 잔류 분극은 전기 신호의 크기를 증가시킬 수 있다. 높은 항전기장은 메모리 디바이스를 노이즈 수준의 전기장 및 간섭으로 인한 섭동에 대해 더 안정적으로 만든다.
일반적으로, 본 개시의 구조물 및 방법은 BEOL(back-end-of-line; BEOL) 금속 상호접속 레벨에 매립된(embedded) 적어도 하나의 박막 트랜지스터에 접속된 적어도 하나의 강유전성 메모리 셀을 포함하는 강유전성 메모리 디바이스를 형성하는 데 사용될 수 있다. 단결정 반도체 채널을 포함하는 전계 효과 트랜지스터는 적어도 하나의 강유전성 메모리 셀 및 적어도 하나의 박막 트랜지스터 아래에 있는 기판의 반도체 물질층 상에 제공될 수 있다. 각각의 강유전성 메모리 셀은 제1 노드인 제1 전극, 강유전성 유전체 물질층, 및 제2 노드인 제2 전극을 포함할 수 있다. 박막 트랜지스터는 강유전성 메모리 셀의 노드에 접속되고, 반도체 물질층에 위치한 전계 효과 트랜지스터는 강유전성 메모리 셀의 또 다른 노드에 접속될 수 있다.
일반적으로 전계 효과 트랜지스터는 박막 트랜지스터보다 큰 면적당 전류 밀도를 제공할 수 있으므로 강유전성 메모리 셀의 프로그래밍 트랜지스터로서 사용될 수 있다. 대안적으로, 박막 트랜지스터가 프로그래밍 트랜지스터로서 사용될 수 있다. 전계 효과 트랜지스터, 강유전성 메모리 셀 및 박막 트랜지스터를 포함하는 직렬 접속은, 강유전성 유전체 물질층의 전기 분극이 제1 전극을 향하는 제1 강유전성 상태로 강유전성 메모리 셀을 프로그래밍하고, 강유전성 유전체 물질층의 전기 분극이 제2 전극을 향하는 제2 강유전성 상태로 강유전성 메모리 셀을 프로그래밍하기 위해 사용될 수 있다. 제1 전극 및 제2 전극의 물질 조성의 비대칭성은 강유전성 메모리 셀이 상이한 커패시턴스 또는 상이한 터널링 저항을 제공하게 하여 강유전성 메모리 셀에서 데이터 비트의 인코딩이 가능하도록 할 수 있다.
강유전성 메모리 셀의 2차원 어레이 및 박막 트랜지스터 어레이가 제공될 수 있다. 반도체 물질층 상의 전계 효과 트랜지스터는 강유전성 메모리 셀의 각각의 행 또는 열을 구동하도록 구성될 수 있다. 각각의 박막 트랜지스터는 각각의 강유전성 메모리 셀에 액세스하도록 구성될 수 있다. 대안적으로, 박막 트랜지스터는 강유전성 메모리 셀의 각각의 열 또는 행을 구동하도록 구성될 수 있다. 반도체 물질층 상의 각각의 전계 효과 트랜지스터는 각각의 강유전성 메모리 셀에 액세스하도록 구성될 수 있다. 추가 대안으로서, 반도체 물질층 상의 전계 효과 트랜지스터는 강유전성 메모리 셀의 각각의 행 또는 열을 구동하도록 구성될 수 있다. 각각의 박막 트랜지스터는 강유전성 메모리 셀의 각각의 열 또는 행을 구동하도록 구성될 수 있다. 또 다른 대안으로, 반도체 물질층 상의 전계 효과 트랜지스터는 각각의 강유전성 메모리 셀을 구동하도록 구성될 수 있고, 각각의 박막 트랜지스터는 각각의 강유전성 메모리 셀을 구동하도록 구성될 수 있다. 이제, 본 개시의 다양한 양상이 첨부된 도면을 참조하여 더 상세히 설명된다.
도 1을 참조하면, 본 개시의 실시예에 따른 예시적인 구조물이 도시되어 있다. 예시적인 구조물은 시판되는 실리콘 기판과 같은 반도체 기판일 수 있는 기판(8)을 포함한다. 기판(8)은 자신의 적어도 상부 부분에 반도체 물질층(9)을 포함할 수 있다. 반도체 물질층(9)은 벌크 반도체 기판의 표면 부분일 수 있거나, SOI(semiconductor-on-insulator) 기판의 상단 반도체층일 수 있다. 일 실시예에서, 반도체 물질층(9)은 단결정 실리콘과 같은 단결정 반도체 물질을 포함한다.
실리콘 산화물과 같은 유전체 물질을 포함하는 얕은 트렌치 분리 구조물(720)가 반도체 물질층(9)의 상부 부분에 형성될 수 있다. p형 웰 및 n형 웰과 같은 적절한 도핑된 반도체 웰은 얕은 트렌치 격리 구조물(720)의 일부분에 의해 측방향으로 둘러싸인 각 영역 내에 형성될 수 있다. 전계 효과 트랜지스터(701)는 반도체 물질층(9)의 상단 표면 위에 형성될 수 있다. 예를 들어, 각각의 전계 효과 트랜지스터(701)는 소스 영역(732), 드레인 영역(738), 소스 영역(732)과 드레인 영역(738) 사이에서 연장되는 기판(8)의 표면 부분을 포함하는 반도체 채널(735), 및 게이트 구조물(750)을 포함할 수 있다. 반도체 채널(735)은 단결정 반도체 물질을 포함할 수 있다. 각각의 게이트 구조물(750)은 게이트 유전체층(752), 게이트 전극(754), 게이트 캡 유전체(758), 및 유전체 게이트 스페이서(756)를 포함할 수 있다. 소스 측 금속-반도체 합금 영역(742)이 각 소스 영역(732) 상에 형성될 수 있고, 드레인 측 금속-반도체 합금 영역(748)이 각각의 드레인 영역(738) 상에 형성될 수 있다.
예시적인 구조물은 강유전성 메모리 셀들의 어레이가 연속적으로 형성될 수 있는 메모리 어레이 영역(100)을 포함할 수 있다. 예시적인 구조물은 강유전성 메모리 디바이스들의 어레이를 위한 금속 배선이 제공되는 주변 영역(200)을 더 포함할 수 있다. 일반적으로, CMOS 회로(700)의 전계 효과 트랜지스터(701)는 각각의 금속 상호접속 구조물 세트에 의해 각각의 강유전성 메모리 셀의 전극에 전기적으로 접속될 수 있다.
주변 영역(200) 내의 디바이스(예컨대, 전계 효과 트랜지스터(701))는 후속적으로 형성될 강유전성 메모리 셀의 어레이를 동작시키는 기능을 제공할 수 있다. 구체적으로, 주변 영역의 디바이스는 강유전성 메모리 셀 어레이의 프로그래밍 동작, 소거 동작, 및 감지(판독) 동작을 제어하도록 구성될 수 있다. 예를 들어, 주변 영역의 디바이스는 감지 회로 및/또는 프로그래밍 회로를 포함할 수 있다. 반도체 물질층(9)의 상단 표면 상에 형성된 디바이스는 상보 금속 산화물 반도체(CMOS) 트랜지스터 및 선택적으로 추가 반도체 디바이스(예컨대, 저항기, 다이오드, 커패시터 등)를 포함할 수 있으며, 총괄하여 CMOS 회로(700)라고 지칭된다.
CMOS 회로(700)의 전계 효과 트랜지스터(701) 중 하나 이상은 기판(8)의 반도체 물질층(9)의 일부분을 포함하는 반도체 채널(735)을 포함할 수 있다. 반도체 물질층(9)이 단결정 실리콘과 같은 단결정 반도체 물질을 포함하는 경우, CMOS 회로(700)의 각 전계 효과 트랜지스터(701)의 반도체 채널(735)은 단결정 실리콘 채널과 같은 단결정 반도체 채널을 포함할 수 있다. 일 실시예에서, CMOS 회로(700)의 복수의 전계 효과 트랜지스터(701)는 후속적으로 형성될 각각의 강유전성 메모리 셀의 노드에 후속적으로 전기적으로 접속되는 각각의 노드를 포함할 수 있다. 예를 들어, CMOS 회로(700)의 복수의 전계 효과 트랜지스터(701)는 후속적으로 형성될 각각의 강유전성 메모리 셀의 노드에 후속적으로 전기적으로 접속되는 각각의 소스 영역(732) 또는 각각의 드레인 영역(738)을 포함할 수 있다.
일 실시예에서, CMOS 회로(700)는 각각의 강유전성 메모리 셀을 프로그래밍하고 후속적으로 형성될 박막 트랜지스터의 게이트 전압을 제어하는 데 사용되는 전계 효과 트랜지스터(701)의 세트의 게이트 전압을 제어하도록 구성된 프로그래밍 제어 회로를 포함할 수 있다. 이 실시예에서, 프로그래밍 제어 회로는, 선택된 강유전성 메모리 셀 내의 각각의 강유전성 유전체 물질층을, 강유전성 유전체 물질층 내의 전기 분극이 선택된 강유전성 메모리 셀의 제1 전극을 향하는(point toward) 제1 분극 상태로 프로그래밍하는 제1 프로그래밍 펄스를 제공하고, 선택된 강유전성 메모리 셀 내의 강유전성 유전체 물질층을, 강유전성 유전체 물질층 내의 전기 분극이 선택된 강유전성 메모리 셀의 제2 전극을 향하는 제2 분극 상태로 프로그래밍하는 제2 프로그래밍 펄스를 제공하도록 구성될 수 있다.
유전체 물질층에 매립된 다양한 금속 상호접속 구조물이 기판(8) 및 그 위에 있는 반도체 디바이스(예를 들어, 전계 효과 트랜지스터(701)) 위에 후속적으로 형성될 수 있다. 예시적인 예에서, 유전체 물질층은 예를 들어, 콘택 레벨 유전체 물질층(601), 제1 금속 라인 레벨 유전체 물질층(610), 및 제2 라인-비아 레벨 유전체 물질층(620)을 포함할 수 있다. 금속 상호접속 구조물은, 콘택 레벨 유전체 물질층(601)에 형성된 디바이스 콘택 비아 구조물(612)을 포함하고, CMOS 회로(700)의 각각의 컴포넌트, 제1 금속 라인 레벨 유전체 물질층(610)에 형성된 제1 금속 라인 구조물(618), 제2 라인-비아 레벨 유전체 물질층(620)의 하부 부분에 형성된 제1 금속 비아 구조물(622), 및 제2 라인-비아 레벨 유전체 물질층(620)의 상부 부분에 형성된 제2 금속 라인 구조물(628)과 접촉한다.
각각의 유전체 물질층(601, 610, 620)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기 실리케이트 유리, 비정질 플루오르화 탄소, 이들의 다공성 변형체, 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. 금속 상호접속 구조물(612, 618, 622, 628) 각각은, 금속 라이너층(예컨대, 금속 질화물 또는 금속 탄화물)과 금속 충전 물질의 조합일 수 있는 적어도 하나의 전도성 물질을 포함할 수 있다. 각 금속 라이너층은 TiN, TaN, WN, TiC, TaC 및 WC를 포함할 수 있으며, 각 금속 충전 물질 부분은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금 및/또는 이들의 조합을 포함할 수 있다. 고려되는 개시 범위 내의 다른 적절한 물질이 또한 사용될 수 있다. 일 실시예에서, 제1 금속 비아 구조물(622) 및 제2 금속 라인 구조물(628)은 이중 다마신 프로세스에 의해 통합된 라인 및 비아 구조물로 형성될 수 있다. 본 개시는, 메모리 셀 어레이가 제2 라인-비아 레벨 유전체 물질층(620) 위에 형성되는 실시예를 사용하여 설명되지만, 메모리 셀 어레이가 상이한 금속 상호접속 레벨에 형성될 수 있는 실시예가 여기서 명백하게 고려된다.
박막 트랜지스터의 어레이 및 강유전성 메모리 셀의 어레이는 금속 상호접속 구조물(612, 618, 622, 628)을 매립하는 유전체 물질층(601, 610, 620) 위에 후속적으로 퇴적될 수 있다. 박막 트랜지스터 어레이 또는 강유전성 메모리 셀 어레이를 형성하기 전에 형성되는 모든 유전체 물질층의 세트를 총칭하여 하부 레벨 유전체 물질층(601, 610, 620)이라고 한다. 하부 레벨 유전체 물질층(601, 610, 620)에 매립되는 모든 금속 상호접속 구조물의 세트는 여기서 제1 금속 상호접속 구조물(612, 618, 622, 628)로 지칭된다. 일반적으로, 적어도 하나의 하부 레벨 유전체 물질층(601, 610, 620) 내에 매립된 제1 금속 상호접속 구조물(612, 618, 622, 628)은 기판(8)에 위치한 반도체 물질층(9) 위에 형성될 수 있다.
일 실시예에서, 박막 트랜지스터(TFT)는 하부 레벨 유전체 물질층(601, 610, 620) 및 제1 금속 상호접속 구조물(612, 618, 622, 628)을 포함하는 금속 상호접속 레벨 위에 놓이는 금속 상호접속 레벨에 형성될 수 있다. 일 실시예에서, 균일한 두께를 갖는 평면 유전체 물질층이 하부 레벨 유전체 물질층(601, 610, 620) 위에 형성될 수 있다. 평면 유전체 물질층은 여기서 평면 절연 스페이서층(630A)으로 지칭된다. 평면 절연 스페이서층(630A)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기 실리케이트 유리, 또는 다공성 유전체 물질과 같은 유전체 물질을 포함하고, 화학적 증기 퇴적에 의해 퇴적될 수 있다. 평면 절연 스페이서층(630A)의 두께는 30 nm 내지 300 nm의 범위일 수 있지만, 더 작은 두께와 더 큰 두께가 또한 사용될 수 있다.
도 2를 참조하면, 평면 절연 스페이서층(630A)의 상단 표면 상에 적어도 하나의 금속 물질이 퇴적될 수 있다. 퇴적된 금속 물질은 TFT 게이트 전극(854)의 어레이일 수 있는 적어도 하나의 TFT 게이트 전극(854)을 형성하기 위해 개별 금속 스트립으로 리소그래피 방식으로 패터닝될 수 있다. TFT 게이트 전극(854)의 1차원 어레이 또는 2차원 어레이가 적어도 하나의 하부 레벨 유전체 물질층(601, 610, 620) 위에 형성될 수 있다. TFT 게이트 전극(854)의 1차원 어레이가 사용되는 실시예에서, 각각의 TFT 게이트 전극(854)은 전계 효과 트랜지스터(701)의 행에 대한 공통 TFT 게이트 전극(854)으로서 사용될 수 있다.
일 실시예에서, TFT 게이트 전극(854)은 제1 수평 방향(hd1)(열 방향이라고 함)을 따라 측방향으로 이격될 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)(여기서는 행 방향이라고 함)을 따라 측방향으로 연장될 수 있다. 제1 수평 방향(hd1)은 도 2의 수직 단면도의 평면 내에 있고, 제2 수평 방향(hd2)은 도 2의 수직 단면도의 평면에 수직이다. 각각의 TFT 게이트 전극(854)은 제1 수평 방향(hd1)을 따라 균일한 폭을 가질 수 있으며, 이 폭은 후속적으로 형성될 각 박막 트랜지스터의 게이트 길이이다. 예를 들어, 후속적으로 형성될 박막 트랜지스터의 게이트 길이는 20 nm 내지 200 nm 범위 내일 수 있지만, 더 짧고 더 큰 게이트 길이도 사용될 수 있다.
TFT 게이트 전극(854)의 적어도 하나의 금속 물질은 적어도 하나의 전도성 금속 질화물 물질(예컨대, TiN, TaN 및/또는 WN), 원소 금속(예컨대, W, Cu, Ru, Co, Mo, Ni, Al 등) 및/또는 적어도 2개의 원소 금속의 금속 간 합금을 포함할 수 있다. TFT 게이트 전극(854)의 적어도 하나의 금속 물질은 물리적 증기 퇴적, 화학적 증기 퇴적, 전기 도금 또는 무전해 도금에 의해 퇴적될 수 있다. TFT 게이트 전극(854)의 두께는 더 작은 두께와 더 큰 두께가 또한 사용될 수 있지만 10 nm 내지 50 nm의 범위 내일 수 있다. 적어도 하나의 금속 물질은 예를 들어, 적어도 하나의 금속 물질 위에 포토레지스트층을 도포 및 패터닝하고, 이방성 에칭 프로세스와 같은 에칭 프로세스를 사용하여 적어도 하나의 금속 물질을 통해 포토레지스트층의 패턴을 전사함으로써 TFT 게이트 전극(854) 내로 패터닝될 수 있다. 포토레지스트층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 3을 참조하면, 박막 트랜지스터(TFT) 게이트 유전체층(852)은 게이트 유전체 물질의 컨포멀 퇴적에 의해 TFT 게이트 전극(854) 위에 형성될 수 있다. TFT 게이트 유전체층(852)에 사용될 수 있는 게이트 유전체 물질은 실리콘 산화물, 실리콘 산질화물, 유전체 금속 산화물(알루미늄 산화물, 하프늄 산화물, 이트륨 산화물, 란탄 산화물 등), 또는 그 스택을 포함하지만 이에 제한되지 않는다. 다른 적절한 유전체 물질은 고려되는 개시 범위 내에 있다. TFT 게이트 유전체층(852)은 원자층 퇴적 또는 화학적 증기 퇴적에 의해 퇴적될 수 있다. TFT 게이트 전극(852)의 두께는 더 작은 두께와 더 큰 두께가 또한 사용될 수 있지만 1 nm 내지 12 nm, 예를 들면, 2 nm 내지 6 nm 범위 내일 수 있다.
도 4를 참조하면, 반도체성 금속 산화물 물질층이 TFT 게이트 유전체층(852) 위에 퇴적될 수 있다. 반도체성 금속 산화물 물질층은 예를 들어, 반도체성 금속 산화물층(835)의 2차원 어레이와 같은 적어도 하나의 반도체성 금속 산화물층(835)으로 패터닝될 수 있다. 반도체성 금속 산화물 물질층은 반도체성 금속 산화물 물질, 즉, 전기 도펀트(p형 도펀트 또는 n형 도펀트일 수 있음)로 적절한 도핑시 1.0 S/m 내지 1.0 x 105 S/m 범위 내의 전기 전도성을 제공할 수 있는 금속 산화물 물질을 포함한다. 고유 상태(intrinsic state)에서 또는 낮은 수준의 전기 도핑 조건하에서, 반도체성 금속 산화물 물질은 반도체성 또는 절연성일 수 있으며, 일반적으로 1.0 x 10-10 S/m 내지 1.0 x 10 S/m 범위 내의 전기 전도도를 가질 수 있다. 반도체성 금속 산화물 물질층에 사용될 수 있는 예시적인 반도체성 금속 산화물 물질은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 텅스텐 산화물, 인듐 아연 산화물, 인듐 주석 산화물, 갈륨 산화물, 인듐 산화물, 도핑된 아연 산화물, 도핑된 인듐 산화물, 도핑된 카드뮴 산화물, 및 그로부터 유도된 다양한 다른 도핑된 변형체를 포함하지만, 이들에 제한되지는 않는다. 다른 적절한 반도체성 금속 산화물 물질은 고려되는 개시 범위 내에 있다. 일 실시예에서, 반도체성 금속 산화물 물질층은 인듐 갈륨 아연 산화물을 포함할 수 있다.
반도체성 금속 산화물 물질층은 다결정 반도체성 금속 산화물 물질, 또는 더 큰 평균 입자 크기를 갖는 다결정 반도체성 금속 산화물 물질로 후속적으로 어닐링될 수 있는 비정질 반도체성 금속 산화물 물질을 포함할 수 있다. 반도체성 금속 산화물 물질층은 물리적 증기 퇴적에 의해 퇴적될 수 있다. 반도체성 금속 산화물 물질층의 두께는 더 작은 두께와 더 큰 두께가 또한 사용될 수 있지만 1 nm 내지 100 nm, 예를 들면, 2 nm 내지 15 nm 범위 내일 수 있다.
포토레지스트층(미도시)이 반도체성 금속 산화물 물질층 위에 도포될 수 있고, 적어도 하나의 개별 포토레지스트 물질 부분으로 리소그래피 패터닝될 수 있다. 일 실시예에서, 포토레지스트층은 각각의 패터닝된 포토레지스트 물질 부분이 각각의 TFT 게이트 전극(854) 위에 놓이도록 포토레지스트 물질 부분의 2차원 어레이로 패터닝될 수 있다. 일 실시예에서, 제2 수평 방향(hd2)을 따라 배열되는 패터닝된 포토레지스트 물질 부분의 행은 제2 수평 방향을 따라 연장되는 스트립 형상을 갖는 TFT 게이트 전극(854) 위에 놓일 수 있다. 반도체성 금속 산화물 물질층의 마스킹되지 않은 부분은 예를 들어, 포토레지스트층의 포토레지스트 물질 부분을 에칭 마스크로 사용하는 이방성 에칭 프로세스에 의해 에칭될 수 있다. 반도체성 금속 산화물 물질층의 잔여 부분은 적어도 하나의 반도체성 금속 산화물층(835)을 포함하며, 이는 반도체성 금속 산화물층(835)의 2차원 어레이일 수 있다. 포토레지스트층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
각각의 반도체성 금속 산화물층(835)은 직사각형 수평 단면 형상 또는 둥근 직사각형 수평 단면 형상을 가질 수 있다. 각각의 반도체성 금속 산화물층(835)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 한 쌍의 길이 방향 에지를 가질 수 있다. 각각의 반도체성 금속 산화물층(835)은 또한 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 한 쌍의 폭 방향 에지를 가질 수 있다. TFT 게이트 전극(854)의 일부는 TFT 게이트 전극(854)이 평면에서 볼 때 반도체성 금속 산화물층(835)의 2개의 길이 방향 에지를 교차하도록 반도체성 금속 산화물층(835)의 중간 부분 아래에 있다.
선택적으로, 전기 도펀트(예컨대, p형 도펀트 또는 n형 도펀트)는 TFT 게이트 전극(854) 위에 있지 않은 반도체성 금속 산화물층(835)의 부분에 주입될 수 있다. 이 실시예에서, 마스킹된 이온 주입 프로세스가 사용될 수 있다.
도 5를 참조하면, 적어도 하나의 전도성 물질이 적어도 하나의 반도체성 금속 산화물층(835)(예컨대, 반도체성 금속 산화물층(835)의 2차원 어레이) 위에 퇴적될 수 있다. 적어도 하나의 전도성 물질은 전도성 금속 질화물 물질(예컨대, TiN, TaN 및/또는 WN), 원소 금속(예컨대, W, Ti, Ta, Mo, Ru, Co, Ni, Cu, Al, 등) 및/또는 금속 간 합금을 포함할 수 있다. 다른 적절한 유전체 물질은 고려되는 개시 범위 내에 있다. 적어도 하나의 전도성 물질은 물리적 증기 퇴적, 화학적 증기 퇴적, 전기 도금 및/또는 무전해 도금에 의해 퇴적될 수 있다. 적어도 하나의 전도성 물질의 두께는 더 작은 두께와 더 큰 두께가 또한 사용될 수 있지만 5 nm 내지 100 nm, 예를 들면, 10 nm 내지 50 nm 범위 내일 수 있다.
적어도 하나의 전도성 물질은 소스 콘택 구조물(832) 및 드레인 콘택 구조물(838)로 패터닝될 수 있다. 예를 들어, 포토레지스트층(도시되지 않음)이 적어도 하나의 전도성 물질 위에 도포될 수 있고, 각각의 반도체성 금속 산화물층(835)의 단부 부분을 덮는 별개의 물질 부분들로 리소그래피 방식으로 패터닝될 수 있다. 포토레지스트층에 의해 덮이는 반도체성 금속 산화물층(835)의 부분은 제1 수평 방향(hd1), 즉, 각 반도체성 금속 산화물층(835)의 길이 방향을 따라 TFT 게이트 전극(854)과 중첩되는 영역으로부터 측방향으로 오프셋될 수 있다. 예를 들어, 포토레지스트층을 에칭 마스크로 사용하는 이방성 에칭 프로세스를 수행함으로써, 적어도 하나의 전도성 물질의 마스킹되지 않은 부분이 제거될 수 있다. 적어도 하나의 전도성 물질의 잔여 부분은 소스 콘택 구조물(832) 및 드레인 콘택 구조물(838)을 포함한다. 한 쌍의 소스 콘택 구조물 및 드레인 콘택 구조물(838)가 각각의 반도체성 금속 산화물층(835) 상에 형성될 수 있다. 각각의 소스 콘택 구조물(832)은 각각의 반도체성 금속 산화물층(835)의 소스 영역 상에 형성될 수 있다. 각각의 드레인 콘택 구조물(838)은 각각의 반도체성 금속 산화물층(835)의 드레인 영역 상에 형성될 수 있다. TFT 게이트 전극(854) 위에 놓이고 한 쌍의 소스 영역과 드레인 영역 사이에 위치한 각 반도체성 금속 산화물층(835)의 일부는 박막 트랜지스터(801)의 채널 영역을 구성한다.
적어도 하나의 하부 레벨 유전체 물질층(601, 610, 620) 위에 적어도 하나의 박막 트랜지스터(801)가 형성될 수 있다. 일 실시예에서, 반도체성 금속 산화물층(835)은 다결정질일 수 있다. 각각의 박막 트랜지스터는 채널 물질로서 다결정 반도체성 금속 산화물 물질을 포함할 수 있다. 하나의 실시예에서, 박막 트랜지스터(801)의 2차원 어레이가 적어도 하나의 하부 레벨 유전체 물질층(601, 610, 620) 위에 형성될 수 있다. 일 실시예에서, 박막 트랜지스터(801)의 2차원 어레이는, 제2 수평 방향(hd1)을 따라 측방향으로 연장되는 TFT 게이트 전극(854)의 세트가 제1 수평 방향(hd1)을 따른 2차원 주기적 직사각형 어레이의 피치인 제1 피치를 사용하여 제1 수평 방향을 따라 반복되는, 2차원 주기적 직사각형 어레이로 형성될 수 있다. 2차원 주기적 직사각형 어레이는 제2 수평 방향(hd2)을 따라 제2 피치를 가질 수 있다.
각각의 TFT(801)는, 각각의 TFT 게이트 전극(854), TFT 게이트 전극(854) 위에 놓인 TFT 게이트 유전체층(852)의 각각의 부분, 각각의 TFT 게이트 전극(854) 위에 놓인 각각의 반도체성 금속 산화물층(835), 각각의 반도체성 금속 산화물층(835)의 제1 단부인 소스 영역의 상단 표면과 접촉하는 각각의 소스 콘택 구조물(832), 및 각각의 반도체성 금속 산화물층(835)의 제2 단부인 드레인 영역의 상단 표면과 접촉하는 각각의 드레인 콘택 구조물(838)을 포함할 수 있다.
도 6을 참조하면, TFT 레벨 유전체 매트릭스층(630B)은 평면 절연 스페이서층(630A) 및 박막 트랜지스터(801) 위에 퇴적될 수 있고, 평평한 상단 표면을 제공하도록 평탄화될 수 있다. TFT 레벨 유전체 매트릭스층(630B)은 예를 들어, 유동성 산화물(FOX)과 같은 자기 평탄화(self-planarizing) 유전체 물질, 또는 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 평탄화 가능한 유전체 물질을 포함할 수 있다. 평면 절연 스페이서층(630A) 및 TFT 레벨 유전체 매트릭스층(630B)은 총괄적으로 TFT 레벨 유전체 물질층(630A, 630B)으로 지칭된다. TFT 레벨 유전체 물질층(630A, 630B)이 제2 라인-비아 레벨 유전체 물질층(620)의 레벨 바로 위에 형성되는 실시예들에서, TFT 레벨 유전체 물질층(630A, 630B)은 제3 라인-비아 레벨 유전체 물질층(630)일 수 있다.
이 실시예에서, 박막 트랜지스터(801)는 제3 라인-비아 레벨 유전체 물질층(630) 내에 매립될 수 있다. 이 실시예에서, 제3 라인-비아 레벨 유전체 물질층(630)은, 박막 트랜지스터(801)를 형성하기 전에 제2 라인-비아 레벨 유전체 물질층 위에 형성되는 평면 절연 스페이서층(630A), 및 박막 트랜지스터(801) 위에 형성되는 TFT 레벨 유전체 매트릭스층(630B)을 포함할 수 있다.
제2 금속 비아 구조물(632) 및 제3 금속 라인 구조물(638)은 제3 라인-비아 레벨 유전체 물질층(630) 내에 형성될 수 있다. 예를 들어, 제1 포토레지스트층(미도시)이 제3 라인-비아 레벨 유전체 물질층(630) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 라인형 트렌치 또는 패드형 트렌치의 패턴을 형성할 수 있다. 제3 라인-비아 레벨 유전체 물질층(630)의 상부 부분에 라인 트렌치 및/또는 패드 트렌치를 형성하기 위해 제1 이방성 에칭 프로세스가 수행될 수 있다. 라인 트렌치 및/또는 패드 트렌치는 박막 트랜지스터(801)의 적어도 하나의 노드의 각각의 세트 위에 놓일 수 있다. 제1 포토레지스트층이 제거될 수 있고, 제2 포토레지스트층이 제3 라인-비아 레벨 유전체 물질층(630) 위에 도포될 수 있다. 제2 포토레지스트층은 리소그래피 방식으로 패터닝되어 라인 트렌치 및/또는 패드 트렌치의 영역 내에 위치한 개별 개구를 형성할 수 있다. 제2 포토레지스트층의 개구 아래에 있는 영역에 비아 공동(via cavities)을 형성하기 위해 제2 이방성 에칭 프로세스가 수행될 수 있다. 각각의 비아 공동은 박막 트랜지스터(801)의 각 노드까지 수직으로 연장될 수 있다. 예를 들어, 비아 공동의 제1 서브세트는 소스 콘택 구조물(832) 중 각각의 상단 표면까지 수직으로 연장될 수 있다. 비아 공동의 제2 서브세트는 드레인 콘택 구조물(838) 중 각각의 상단 표면까지 수직으로 연장될 수 있다. 비아 공동의 제3 서브세트는 TFT 게이트 전극(854) 각각의 상단 표면까지 수직으로 연장할 수 있다. 제2 포토레지스트층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다. 통합된 라인 및 비아 공동 및 선택적인 패드 공동은 제3 라인-비아 레벨 유전체 물질층(630)에 형성될 수 있다. 각각의 통합된 라인 및 비아 공동은 라인 공동 및 적어도 하나의 비아 공동을 포함할 수 있다. 각각의 패드 공동은 내부에 금속 패드를 형성하도록 구성된 공동을 포함할 수 있다.
전도성 금속 질화물 라이너 및 전도성 금속 충전 물질층의 조합과 같은 적어도 하나의 전도성 물질은 제3 라인-비아 레벨 유전체 물질층(630)의 공동 각각에 퇴적될 수 있다. 예를 들어, 전도성 금속 질화물 라이너는 TiN, TaN 및/또는 WN과 같은 전도성 금속 물질을 포함할 수 있다. 전도성 금속 충전 물질층은 W, Ti, Ta, Mo, Ru, Co, Cu, 또 다른 원소 금속 또는 금속 간 합금과 같은 금속 충전 물질을 포함할 수 있다. 적어도 하나의 전도성 물질의 과잉 부분은 제3 라인-비아 레벨 유전체 물질층(630)의 상단 표면을 포함하는 수평면 위에서 제거될 수 있다. 적어도 하나의 전도성 물질의 잔여 부분은 제2 금속 비아 구조물(632) 및 제3 금속 라인 구조물(638)을 포함한다. 제3 금속 라인 구조물(638)과 적어도 하나의 제2 금속 비아 구조물(632)의 각각의 연속적인 조합은 통합된 라인 및 비아 구조물(632, 638)을 형성한다.
제2 금속 비아 구조물(632)의 서브세트는 TFT 게이트 전극(854), 소스 콘택 구조물(832) 및 드레인 콘택 구조물(838) 각각에 접촉할 수 있다. 박막 트랜지스터(801)는 각각의 단일 강유전성 메모리 셀, 후속적으로 형성될 각각의 강유전성 메모리 셀의 행, 또는 후속적으로 형성될 각각의 강유전성 메모리 셀의 열에 대해 액세스를 제어하는 액세스 트랜지스터로서 기능할 수 있다.
유전체 캡층(108) 및 접속 비아 레벨 유전체 물질층(110)은 금속 상호접속 구조물 및 유전체 물질층 위에 순차적으로 형성될 수 있다. 예를 들어, 유전체 캡층(108)은 제3 금속 라인 구조물(638)의 상단 표면 상에 그리고 제3 라인-비아 레벨 유전체 물질층(630)의 상단 표면 상에 형성될 수 있다. 유전체 캡층(108)은 제3 금속 라인 구조물(638)과 같은 하부 금속 상호접속 구조물을 보호할 수 있는 유전체 캡핑 물질을 포함한다. 일 실시예에서, 유전체 캡층(108)은 높은 에칭 저항을 제공할 수 있는 물질, 즉, 유전체 물질을 포함할 수 있고 또한 접속 비아 레벨 유전체 물질층(110)을 에칭하는 후속 이방성 에칭 프로세스 동안 에칭 정지 물질로서 기능할 수 있다. 예를 들어, 유전체 캡층(108)은 실리콘 탄화물 또는 실리콘 질화물을 포함할 수 있고, 더 작은 두께와 더 큰 두께가 또한 사용될 수 있지만, 5 nm 내지 30 nm 범위의 두께를 가질 수 있다.
접속 비아 레벨 유전체 물질층(110)은 유전체 물질층(601, 610, 620, 630)에 사용될 수 있는 임의의 물질을 포함할 수 있다. 예를 들어, 접속 비아 레벨 유전체 물질층(110)은 도핑되지 않은 실리케이트 유리, 또는 테트라에틸오르토실리케이트(TEOS)의 분해에 의해 퇴적된 도핑된 실리케이트 유리를 포함할 수 있다. 접속 비아 레벨 유전체 물질층(110)의 두께는 50 nm 내지 200 nm의 범위일 수 있지만, 더 작은 두께와 더 큰 두께가 또한 사용될 수 있다. 유전체 캡층(108) 및 접속 비아 레벨 유전체 물질층(110)은, 메모리 어레이 영역(100) 및 주변 영역(200) 전체에 걸쳐 연장되는, 각각의 평면 상부 표면 및 각각의 평면 하부 표면을 갖는 평면 블랭킷(패터닝되지 않은) 층으로서 형성될 수 있다.
도 7을 참조하면, 비아 공동은 접속 비아 레벨 유전체 물질층(110) 및 유전체 캡층(108)을 통해 형성될 수 있다. 예를 들어, 포토레지스트층(미도시)은 접속 비아 레벨 유전체 물질층(110) 위에 도포될 수 있고, 패터닝되어 제3 금속 상호접속 구조물들(638) 중 각각 위에 놓인 메모리 어레이 영역(100)의 영역 내에 개구를 형성할 수 있다. 이방성 에칭은 접속 비아 레벨 유전체 물질층(110) 및 유전체 캡층(108)을 통해 포토레지스트층의 패턴을 전사하기 위해 수행될 수 있다. 하단 전극 접속 비아 구조물이 하부 전극 콘택 비아 공동에서 후속적으로 형성되기 때문에, 이방성 에칭 프로세스에 의해 형성된 비아 공동은 본 개시에서 하부 전극 콘택 비아 공동이라고 지칭된다. 하부 전극 콘택 비아 공동은 1도 내지 10도 범위의 테이퍼링 각도(각각 수직 방향 내)를 갖는 테이퍼링된 측벽을 가질 수 있다. 제3 금속 상호접속 구조물(638)의 상단 표면은 각각의 하부 전극 콘택 비아 공동의 하단에서 물리적으로 노출될 수 있다. 포토레지스트층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
금속 장벽층은 물질층으로서 형성될 수 있다. 금속 장벽층은 제3 금속 상호접속 구조물(638)의 물리적으로 노출된 상단 표면, 하부 전극 콘택 비아 공동의 테이퍼링된 측벽, 및 임의의 관통 홀(hole)이 없이 접속 비아 레벨 유전체 물질층(110)의 상단 표면을 덮을 수 있다. 금속 장벽층은 TiN, TaN 및/또는 WN과 같은 전도성 금속 질화물을 포함할 수 있다. 고려되는 개시 범위 내의 다른 적절한 물질이 또한 사용될 수 있다. 금속 장벽층의 두께는 3 nm 내지 20nm의 범위 내일 수 있지만, 더 작은 두께와 더 큰 두께가 또한 사용될 수 있다.
텅스텐 또는 구리와 같은 금속 충전 물질은 하부 전극 콘택 비아 공동의 잔여 체적에 퇴적될 수 있다. 접속 비아 레벨 유전체 물질층(110)의 최상부 표면을 포함하는 수평면 위에 놓인 금속 충전 물질 및 금속 장벽층의 부분은 형성하기 위해 화학적 기계적 평탄화와 같은 평탄화 프로세스에 의해 제거될 수 있다. 각각의 비아 공동에 위치한 금속 충전 물질의 각각의 잔여 부분은 금속 비아 충전 물질 부분(124)을 포함한다. 각각의 비아 공동에서 금속 장벽층의 각각의 잔여 부분은 금속 장벽층(122)을 포함한다. 금속 장벽층(122) 및 비아 공동을 채우는 금속 비아 충전 물질 부분(124)의 각각의 조합은 접속 비아 구조물(122, 124)을 구성한다. 접속 비아 구조물(122, 124)의 어레이는 하부 금속 상호접속 구조물 상의 접속 비아 레벨 유전체 물질층(110)에 형성될 수 있다.
도 8을 참조하면, 제1 전극 물질층(130L), 강유전성 유전체 물질층(140L), 및 제2 전극 물질층(160L)을 포함하는 층 스택이 제3 라인-비아 레벨 유전체 물질층(630) 위에 순차적으로 퇴적될 수 있다. 층 스택 내의 층은 각각의 화학적 증기 퇴적 프로세스 또는 각각의 물리적 증기 퇴적 프로세스에 의해 퇴적될 수 있다. 층 스택 내의 각 층은 전체적으로 각각의 균일한 두께를 갖는 평면 블랭킷 물질층으로서 퇴적될 수 있다.
제1 전극 물질층(130L)은 전이 금속, 전도성 금속 질화물 및 전도성 금속 탄화물 중 적어도 하나를 포함할 수 있고 그리고/또는 이 적어도 하나로 본질적으로 구성될 수 있다. 일 실시예에서, 제1 전극 물질층(130L)은 TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, 이들의 합금 및/또는 이들의 조합과 같은 적어도 하나의 금속 물질을 포함한다. 고려되는 개시 범위 내의 다른 적절한 물질이 또한 사용될 수 있다. 예를 들어, 제1 전극 물질층(130L)은 W, Cu, Ti, Ta, Ru, Co, Mo 또는 Pt와 같은 원소 금속을 포함할 수 있고 그리고/또는 이 원소 금속으로 본질적으로 구성될 수 있다. 제1 전극 물질층(130L)의 두께는 10 nm 내지 100 nm의 범위 내일 수 있지만, 더 작은 두께와 더 큰 두께가 또한 사용될 수 있다.
강유전성 유전체 물질층(140L)은 전기 분극을 위한 2개의 안정된 방향을 갖는 강유전성 물질을 포함한다. 2개의 안정된 방향은 위쪽 방향과 아래쪽 방향일 수 있다. 강유전성 유전체 물질층(140L)의 강유전성 물질은 티탄산 바륨, 콜레마나이트, 티탄산 비스무트, 티탄산 유로퓸 바륨, 강유전성 중합체, 텔루르화게르마늄, 랑베나이트, 탄탈산 납 스마이듐, 티탄산 납, 티탄산 지르콘산 납, 니오브산 리튬, 폴리비닐리덴 플루오라이드, 니오브산 칼륨, 타타르산 나트륨 칼륨, 인산 티타닐 칼륨, 티탄산 나트륨 비스무트, 탄탈산 리튬, 티탄산 납 란타늄, 티탄산 지르콘산 납 란타늄, 인산 이수소 암모늄, 인산 이수소 캄륨 중에 선택된 적어도 하나의 물질을 포함할 수 있다. 강유전성 유전체 물질층(140L)은 예를 들어, 물리적 증기 퇴적에 의해 퇴적될 수 있다. 강유전성 유전체 물질층(140L)의 두께는 더 작은 두께와 더 큰 두께가 또한 사용될 수 있지만 2 nm 내지 20 nm, 예를 들면, 4 nm 내지 10 nm 범위 내일 수 있다.
제2 전극 물질층(160L)은 제1 전극 물질층(130L)에 사용될 수 있는 임의의 금속 물질을 포함할 수 있는 상단 전극 물질을 포함한다. 제2 전극 물질층(160L)은 전이 금속, 전도성 금속 질화물 및 전도성 금속 탄화물 중 적어도 하나를 포함할 수 있고 그리고/또는 이 적어도 하나로 본질적으로 구성될 수 있다. 제2 전극 물질층(160L)에 사용될 수 있는 예시적인 금속 물질은 TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, 이들의 합금, 및/또는 이들의 조합을 포함하지만 이에 제한되지는 않는다. 고려되는 개시 범위 내의 다른 적절한 물질이 또한 사용될 수 있다. 예를 들어, 제2 전극 물질층(160L)은 W, Cu, Ti, Ta, Ru, Co, Mo 또는 Pt와 같은 원소 금속을 포함할 수 있고 그리고/또는 이 원소 금속으로 본질적으로 구성될 수 있다. 제2 전극 물질층(160L)의 두께는 10 nm 내지 100 nm의 범위 내일 수 있지만, 더 작은 두께와 더 큰 두께가 또한 사용될 수 있다.
후속적으로 형성될 강유전성 메모리 셀이 각각의 강유전성 터널 접합부를 포함하는 실시예에서, 마그네슘 산화물층과 같은 유전체 터널링 장벽층은 선택적으로 제1 전극 물질층(130L)과 강유전성 유전체 물질층(140L) 사이 또는 강유전성 유전체 물질층(140L)과 제2 전극 물질층(160L) 사이에 형성될 수 있다. 이러한 실시예에서, 유전체 터널링 장벽층의 두께는 0.6 nm 내지 3.0 nm의 범위 내일 수 있지만, 더 작은 두께와 더 큰 두께가 또한 사용될 수 있다.
도 9를 참조하면, 제2 전극 물질층(160L) 위에 적어도 하나의 패터닝된 에칭 마스크 물질 부분(177)이 형성될 수 있다. 예를 들어, 적어도 하나의 패터닝된 에칭 마스크 물질 부분(177)은 포토레지스트 물질층을 도포하고 리소그래피 방식으로 패터닝함으로써 형성된 패터닝된 포토레지스트 물질 부분들의 2차원 어레이를 포함할 수 있다. 일 실시예에서, 적어도 하나의 패터닝된 에칭 마스크 물질 부분(177)은 패터닝된 포토레지스트 물질 부분의 2차원 주기적 어레이(예를 들어, 2차원 직사각형 어레이)를 포함할 수 있다. 각각의 패터닝된 포토레지스트 물질 부분은 원, 직사각형, 둥근 직사각형, 타원 또는 임의의 다른 폐쇄 곡선 형상의 수평 단면 형상을 가질 수 있다. 적어도 하나의 패터닝된 에칭 마스크 물질 부분(177)이 적어도 하나의 패터닝된 에칭 마스크 물질 부분(예컨대, 포토레지스트 물질 부분)의 2차원 어레이를 포함하는 실시예에서, 주기성의 각각의 수평 방향을 따른 적어도 하나의 패터닝된 에칭 마스크 물질 부분(177)의 피치는 더 작은 피치와 더 큰 피치가 또한 사용될 수 있지만, 예를 들어, 40 nm 내지 200 nm와 같은 20 nm 내지 400 nm 범위 내일 수 있다.
적어도 하나의 패터닝된 에칭 마스크 물질 부분(177)의 패턴을 층 스택(160L, 140L, 130L)을 통해 전사하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 이방성 에칭 프로세스는 층 스택(160L, 140L, 130L)의 마스킹되지 않은 부분을 에칭하고, 강유전성 메모리 셀(101)의 2차원 어레이를 포함할 수 있는 적어도 하나의 강유전성 메모리 셀(101)을 형성한다.
각각의 강유전성 메모리 셀(101)은 제1 전극(130), 강유전성 유전체 물질층(140) 및 제2 전극(160)을 포함하는 수직 스택을 포함한다. 각각의 제2 전극(160)은 제2 전극 물질층(160L)의 패터닝된 부분이다. 각각의 강유전성 유전체 물질층(140)은 강유전성 유전체 물질층(140L)의 패터닝된 부분이다. 각각의 제1 전극(130)은 제1 전극 물질층(130L)의 패터닝된 부분이다.
각각의 강유전성 메모리 셀(101) 내의 층의 측벽은 수직으로 일치할 수 있는데, 즉, 적어도 하나의 상부층 및/또는 적어도 하나의 하부 층의 측벽을 포함하는 수직 평면 내에 위치할 수 있다. 각각의 강유전성 메모리 셀(101) 내의 층의 측벽은 수직일 수 있거나, 0.1도 내지 30도 범위의 테이퍼링 각도를 가질 수 있다. 적어도 하나의 패터닝된 에칭 마스크 물질 부분(177)은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다. 선택적으로, 유전체 스페이서(미도시)가 강유전성 메모리 셀(101)의 어레이 주위에 형성될 수 있다.
강유전성 메모리 셀(101)의 어레이가 형성될 수 있다. 각 강유전성 메모리 셀(101)은 제1 전극(130), 제1 전극(130) 위에 놓인 제2 전극(160), 및 제1 전극(130)과 제2 전극(160) 사이에 위치하는 강유전성 유전체 물질층(140)을 포함할 수 있다. 강유전성 메모리 셀(101)이 각각의 강유전성 터널 접합부를 포함하는 실시예에서, 마그네슘 산화물층과 같은 유전체 터널링 장벽층(명확히 도시되지 않음)은 제1 전극(130)과 강유전성 유전체 물질층(140) 사이 또는 강유전성 유전체 물질층(140)과 제2 전극(160) 사이의 계면층으로서 위치할 수 있다.
도 10을 참조하면, 메모리 레벨 유전체 물질층(170)이 강유전성 메모리 셀들의 어레이(101) 및 접속 비아 레벨 유전체 물질층(110) 주위 및 위에 형성될 수 있다. 메모리 레벨 유전체 물질층(170)은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 평탄화 가능한 유전체 물질을 포함한다. 메모리 레벨 유전체 물질층(170)의 유전체 물질은 컨포멀 퇴적 프로세스(예컨대, 화학적 증기 퇴적 프로세스) 또는 자기 평탄화 퇴적 프로세스(예컨대, 스핀 코팅)에 의해 퇴적될 수 있다.
적어도 하나의 리소그래피 패터닝 단계 및 적어도 하나의 이방성 에칭 프로세스가 메모리 레벨 유전체 물질층(170)에 상호접속 공동을 형성하기 위해 사용될 수 있다. 예를 들어, 제1 포토레지스트층(도시되지 않음)이 메모리 레벨 유전체 물질층(170) 위에 도포될 수 있고 리소그래피 방식으로 패터닝되어 제1 포토레지스트층에 개별 개구를 형성할 수 있다. 메모리 레벨 유전체 물질층(170)에 비아 공동을 형성하기 위해 제1 이방성 에칭 프로세스가 수행될 수 있다. 제1 포토레지스트층의 제거 후, 제2 포토레지스트층(도시되지 않음)이 메모리 레벨 유전체 물질층(170) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 제2 포토레지스트층에 라인형 개구를 형성할 수 있다. 메모리 레벨 유전체 물질층(170)에 라인 공동을 형성하기 위해 제2 이방성 에칭 프로세스가 수행될 수 있다. 제2 포토레지스트층은 후속적으로 제거될 수 있다. 상호접속 비아 공동은 메모리 레벨 유전체 물질층(170)을 관통해 형성될 수 있다. 일 실시예에서, 상호접속 공동은 통합된 라인 및 비아 공동으로서 형성될 수 있다. 이 실시예에서, 각각의 통합된 라인 및 비아 공동은 라인 공동 및 적어도 하나의 비아 공동을 포함할 수 있다. 제2 전극(160)의 상단 표면은 메모리 어레이 영역(100)에 형성되는 각 비아 공동의 하단에서 물리적으로 노출될 수 있고, 금속 라인 구조물(예컨대, 제3 금속 라인 구조물(638))의 상단 표면은 주변 영역(200)에 형성되는 각 비아 공동의 하단에 물리적으로 노출될 수 있다.
적어도 하나의 금속 물질이 상호접속 공동에 퇴적될 수 있다. 여기서 적어도 하나의 금속 물질은 적어도 하나의 메모리 레벨 금속 물질로 지칭된다. 일 실시예에서, 금속 장벽 물질층(예컨대, TiN 층, TaN 층 및/또는 WN 층) 및 금속 충전 물질(예컨대, W, Cu, Co, Ru, Mo 또는 금속 간 합금)은 상호접속 공동에 그리고 메모리 레벨 유전체 물질층(170) 위에 퇴적될 수 있다. 다른 적절한 금속 장벽 물질 및 충전 물질은 고려되는 개시 범위 내에 있다.
화학 기계적 평탄화 프로세스와 같은 평탄화 프로세스는 메모리 레벨 유전체 물질층(170) 위로부터 적어도 하나의 메모리 레벨 금속 물질을 제거하기 위해 수행될 수 있다. 화학 기계적 평탄화 프로세스는 메모리 레벨 유전체 물질층(170)의 상단 표면을 포함하는 수평면 위로부터 물질 부분을 제거할 수 있다. 상호접속 공동을 채우는 적어도 하나의 메모리 레벨 금속 물질의 잔여 부분은 메모리 레벨 금속 상호접속 구조물(180, 190, 280, 290)을 포함한다. 메모리 레벨 금속 상호접속 구조물(180, 190, 280, 290)은 메모리 어레이 영역(100)에 형성된 제1 메모리 레벨 라인 및 비아 구조물(180, 190)과, 주변 영역(200)에 형성된 제2 메모리 레벨 라인 및 비아 구조물(280, 290)을 포함할 수 있다.
각각의 제1 메모리 레벨 라인 및 비아 구조물(180, 190)은 제2 전극(160)의 상단 표면과 접촉하는 각각의 금속 비아 부분(180)과, 각각의 금속 비아 부분(180) 위에 놓이고 이에 인접하는 각각의 금속 라인 부분(190)을 포함할 수 있다. 각각의 제2 메모리 레벨 라인 및 비아 구조물(280, 290)은 금속 라인 구조물(예컨대, 제3 금속 라인 구조물(638))의 상단 표면과 접촉하는 각각의 금속 비아 부분(280)과, 각각의 금속 비아 부분(280) 위에 놓이고 이에 인접하는 각각의 금속 라인 부분(290)을 포함할 수 있다. 메모리 레벨 금속 상호접속 구조물(180, 190, 280, 290)의 상단 표면은 메모리 레벨 유전체 물질층(170)의 상단 표면을 포함하는 수평면 내에 위치할 수 있다.
유전체 캡층(108), 접속 비아 레벨 유전체 물질층(110), 및 메모리 레벨 유전체 물질층(170)이 제3 라인-비아 레벨 유전체 물질층(630) 위에 형성되는 실시예에서, 유전체 캡층(108), 접속 비아 레벨 유전체 물질층(110), 및 메모리 레벨 유전체 물질층(170)의 조합은 제4 라인-비아 레벨 유전체 물질층(630)을 구성한다.
일반적으로, 메모리 레벨 유전체 물질층(170)은 강유전성 메모리 셀(101)의 어레이를 매립하고 이를 측방향으로 둘러싼다. 금속 상호접속 구조물(예를 들어, 제1 메모리 레벨 금속 상호접속 구조물(180, 190)) 및 금속 비아 부분은 메모리 레벨 유전체 물질층(170)을 관통해 형성될 수 있다.
제1 금속 상호접속 구조물(612, 618, 622, 628) 위에 형성되는 모든 금속 상호접속 구조물의 세트는 본 명세서에서 총괄하여 제2 금속 상호접속 구조물(632, 638, 180, 190, 280, 290)로 지칭된다. 제2 금속 상호접속 구조물(632, 638, 180, 190, 280, 290)은 박막 트랜지스터(801) 및 강유전성 메모리 셀(101) 위에 형성될 수 있다. 제2 금속 상호접속 구조물(632, 638, 180, 190, 280, 290)의 서브세트는 각각의 강유전성 메모리 셀(101)의 제1 노드를 박막 트랜지스터(801)의 각각의 노드에 전기적으로 접속한다. 일반적으로, 각 강유전성 메모리 셀(101)의 제1 노드는 제1 전극(130) 또는 제2 전극(160)일 수 있다. 각각의 강유전성 메모리 셀(101)의 제1 노드에 전기적으로 접속되는 박막 트랜지스터(801)의 노드는 소스 콘택 구조물(832)에 접속되는 소스 영역, 드레인 콘택 구조물(838)에 접속되는 드레인 영역, 또는 TFT 게이트 전극(854)일 수 있다. 도 10은 각각의 박막 트랜지스터(801)의 소스 영역이 각각의 강유전성 메모리 셀(101)의 제1 전극(130)에 전기적으로 접속되는 실시예를 예시하지만, 박막 트랜지스터(801)의 임의의 전기 노드가 제2 금속 상호접속 구조물(632, 638, 180, 190, 280, 290)의 각각의 서브세트를 통해 각각의 강유전성 메모리 셀(101)의 제1 전극(130) 또는 제2 전극(160)에 전기적으로 접속되는 실시예가 본 명세서에서 명백히 고려된다.
일 실시예에서, 기판(8) 내의 반도체 물질층(9)의 일부분을 포함하는 각각의 반도체 채널(735)을 포함하는 전계 효과 트랜지스터(701)는 전술한 바와 같이 형성될 수 있다. 일 실시예에서, 각 강유전성 메모리 셀(101)의 제2 노드는 제1 금속 상호접속 구조물(612, 618, 622, 628)의 각각의 서브세트 및 제2 금속 상호접속 구조물(632, 638, 180, 190, 280, 290)의 각각의 서브세트를 통해 각각의 전계 효과 트랜지스터(701)의 노드에 전기적으로 접속될 수 있다. 예를 들어, 강유전성 메모리 셀(101)의 제1 노드가 제1 전극(130)이면, 강유전성 메모리 셀(101)의 제2 노드는 제2 전극(160)이고 그 반대의 경우도 마찬가지이다. 본 명세서의 다양한 실시예가 반도체 물질층(9) 내에 위치한 평면 반도체 채널을 포함하는 전계 효과 트랜지스터를 사용하여 설명되지만, 핀 전계 효과 트랜지스터 및/또는 게이트-올-어라운드 전계 효과 트랜지스터가 평면 전계 효과 트랜지스터를 대신하거나 그에 추가하여 사용되는 실시예가 본 명세서에서 명백하게 고려된다.
일반적으로, 박막 트랜지스터(801)는 제1 유전체 물질층(예컨대, TFT 레벨 유전체 매트릭스층(630B))에 매립될 수 있고, 강유전성 메모리 셀(101)은 제1 유전체 물질층의 위 또는 아래에 위치하는 유전체 물질층 중에 선택된 제2 유전체 물질층(예를 들어, 메모리 레벨 유전체 물질층(170)) 내에 매립될 수 있다. 도 9의 도시된 예에서, 메모리 레벨 유전체 물질층(170)을 포함하는 제2 유전체 물질층은 TFT 레벨 유전체 물질층(630B)을 포함하는 제1 유전체 물질층 위에 위치한다. 한 쌍의 박막 트랜지스터(801)와 강유전성 메모리 셀(101) 사이에 전기적 접속을 제공하는 제2 금속 상호접속 구조물(632, 638, 180, 190, 280, 290)의 각 서브세트는 제1 유전체 물질층과 제2 유전체 물질층 사이에 연장될 수 있다.
일 실시예에서, 강유전성 메모리 셀(101) 중 적어도 하나 및/또는 각각은 각각의 강유전성 유전체 물질층(140) 내의 강유전성 물질의 분극 방향에 따라 2개의 터널링 저항값을 제공하는 강유전성 터널 접합부를 포함할 수 있고, 박막 트랜지스터(801)와 전계 효과 트랜지스터(701)의 조합은 강유전성 터널 접합부를 통해 터널링하는 전류를 제공하도록 구성될 수 있다.
일 실시예에서, 강유전성 메모리 셀(101)은 강유전성 유전체 물질층(140) 내의 강유전성 물질의 분극 방향에 따라 2개의 상이한 커패시턴스 값을 갖는 2개의 상이한 용량성 상태를 제공하는 프로그래밍 가능한 강유전성 커패시터를 포함하고, 박막 트랜지스터(801) 및 전계 효과 트랜지스터(701)의 조합은 프로그래밍 가능한 강유전성 커패시터에 충전 전류를 제공하도록 구성될 수 있다.
일반적으로, 각각의 강유전성 메모리 셀(101)은 제1 전극(130), 강유전성 유전체 물질층(140) 및 제2 전극(160)의 수직 스택을 포함할 수 있다. 강유전성 메모리 셀(101)은 강유전성 터널 접합부 및 프로그래밍 가능한 강유전성 커패시터 중 하나를 포함할 수 있다. 각각의 강유전성 터널 접합부는 강유전성 유전체 물질층(140) 내의 강유전성 물질의 분극 방향에 따라 2개의 터널링 저항값을 제공할 수 있다. 각각의 프로그래밍 가능한 강유전성 커패시터는, 강유전성 유전체 물질층(140) 내의 강유전성 물질의 분극 방향에 따라 2개의 상이한 커패시턴스 값을 갖는 2개의 상이한 용량성 상태를 제공할 수 있다.
일 실시예에서, 전계 효과 트랜지스터(701) 및 박막 트랜지스터(801)는, 전계 효과 트랜지스터(701)가 강유전성 메모리 셀(101)의 행에 액세스할 수 있도록 구성될 수 있다. 일 실시예에서, 전계 효과 트랜지스터(701)의 세트는 강유전성 메모리 셀(101)의 각 행에 액세스하도록 구성될 수 있다. 박막 트랜지스터(801)는 각각의 강유전성 메모리 셀(101)에 액세스하도록 구성될 수 있다.
일 실시예에서, 강유전성 메모리 셀(101)의 2차원 어레이는 M개의 행과 N개의 열로 배열될 수 있다. 총 M x N개의 강유전성 메모리 셀(101)이 강유전성 메모리 셀(101)의 2차원 어레이 내에 존재할 수 있다. 강유전성 메모리 셀(101)의 각 행은 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)을 따라 M회 반복될 수 있다. 강유전성 메모리 셀(101)의 각 열은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제2 수평 방향(hd2)을 따라 N회 반복될 수 있다. M개의 전계 효과 트랜지스터(701)는 N개의 강유전성 메모리 셀(101)의 각 행에 액세스하도록 구성될 수 있다. M개의 행과 N개의 열로 배열되는 M x N 어레이의 박막 트랜지스터(801)가 제공될 수 있으며, 각 박막 트랜지스터(801)는 각각의 강유전성 메모리 셀에 전기적으로 접속될 수 있다.
도 11을 참조하면, 본 개시의 실시예에 따른 예시적인 구조물의 제1 대안적 구성이 도시되어 있다. 제3 금속 비아 구조물(642) 및 제4 금속 라인 구조물(648)을 매립하는 제4 라인-비아 레벨 유전체 물질층(640)이, TFT 레벨 유전체 물질층(630A, 630B)을 포함하는 제3 라인-비아 레벨 유전체 물질층(630)과, 강유전성 메모리 셀(101)을 포함하는 상호접속 레벨 사이에 형성될 수 있다. 유전체 캡층(108), 접속 비아 레벨 유전체 물질층(110), 및 메모리 레벨 유전체 물질층(170)의 조합은 제5 금속 상호접속 레벨에서 형성되고, 제5 라인-비아 레벨 유전체 물질층(650)을 구성한다.
일 실시예에서, 전계 효과 트랜지스터(701) 및 박막 트랜지스터(801)는, 박막 트랜지스터(801)가 강유전성 메모리 셀(101)의 열에 액세스할 수 있도록 구성될 수 있다. 일 실시예에서, 박막 트랜지스터(801)의 세트는 강유전성 메모리 셀(101)의 각각의 열에 액세스하도록 구성될 수 있다. 전계 효과 트랜지스터(701)는 강유전성 메모리 셀(101) 각각에 액세스하도록 구성될 수 있다.
일 실시예에서, 강유전성 메모리 셀(101)의 2차원 어레이는 M개의 행과 N개의 열로 배열될 수 있다. 총 M x N개의 강유전성 메모리 셀(101)이 강유전성 메모리 셀(101)의 2차원 어레이 내에 존재할 수 있다. 강유전성 메모리 셀(101)의 각 행은 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)을 따라 M회 반복될 수 있다. 강유전성 메모리 셀(101)의 각 열은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제2 수평 방향(hd2)을 따라 N회 반복될 수 있다. N개의 박막 트랜지스터(801)는 M개의 강유전성 메모리 셀(101)의 각 열에 액세스하도록 구성될 수 있다. M개의 행과 N개의 열로 배열되는 M x N 어레이의 전계 효과 트랜지스터(701)가 제공될 수 있고, 각각의 전계 효과 트랜지스터(701)는 각각의 강유전성 메모리 셀에 전기적으로 접속될 수 있다. 일 실시예에서, 전계 효과 트랜지스터(701) 및 박막 트랜지스터(801)는, 각각의 박막 트랜지스터(801)가 단일 강유전성 메모리 셀(101)에 액세스하고 각 전계 효과 트랜지스터(701)가 단일 강유전성 메모리 셀(101)에 액세스하도록 구성될 수 있다.
도 12를 참조하면, 본 개시의 실시예에 따른 예시적인 구조물의 제2 대안적 구성이 도시되어 있다. 유전체 캡층(108), 접속 비아 레벨 유전체 물질층(110) 및 메모리 레벨 유전체 물질층(170)의 조합은 제4 금속 상호접속 레벨에서 형성되고, 제4 라인-비아 레벨 유전체 물질층(640)을 구성한다. 강유전성 메모리 셀(101)의 열은 이 구성에서 박막 트랜지스터(801)에 의해 액세스될 수 있다.
일 실시예에서, 강유전성 메모리 셀(101)의 2차원 어레이는 M개의 행과 N개의 열로 배열될 수 있다. 총 M x N개의 강유전성 메모리 셀(101)이 강유전성 메모리 셀(101)의 2차원 어레이 내에 존재할 수 있다. 강유전성 메모리 셀(101)의 각 행은 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)을 따라 M회 반복될 수 있다. 강유전성 메모리 셀(101)의 각 열은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제2 수평 방향(hd2)을 따라 N회 반복될 수 있다. M개의 행과 N개의 열로 배열된 M x N 어레이의 박막 트랜지스터(801)가 제공될 수 있고, 각각의 박막 트랜지스터(801)는 M x N개의 강유전성 메모리 셀(101) 각각에 액세스하도록 구성될 수 있다. M개의 행과 N개의 열로 배열되는 M x N 어레이의 전계 효과 트랜지스터(701)가 제공될 수 있고, 각각의 전계 효과 트랜지스터(701)는 M x N개의 강유전성 메모리 셀(101) 각각에 전기적으로 접속될 수 있다.
대안적인 구성에서, 강유전성 메모리 셀(101)의 2차원 어레이는 M개의 행과 N개의 열로 배열될 수 있다. 총 M x N개의 강유전성 메모리 셀(101)이 강유전성 메모리 셀(101)의 2차원 어레이 내에 존재할 수 있다. M개의 전계 효과 트랜지스터(701) 및 N개의 박막 트랜지스터(801)는, 각각의 전계 효과 트랜지스터(701)가 각각의 열 내에 위치한 N개의 강유전성 메모리 셀(101)의 각각의 세트에 액세스하고, 각각의 박막 트랜지스터(801)가 행 내에 위치한 M개의 강유전성 메모리 셀(101)의 각각의 세트에 액세스하도록 구성될 수 있다. 따라서, 전계 효과 트랜지스터(701) 및 박막 트랜지스터(801)를 활성화함으로써 단일 강유전성 메모리 셀(101)이 선택될 수 있다.
또 다른 대안적인 구성에서, 강유전성 메모리 셀(101)의 2차원 어레이는 M개의 행과 N개의 열로 배열될 수 있다. 총 M x N개의 강유전성 메모리 셀(101)이 강유전성 메모리 셀(101)의 2차원 어레이 내에 존재할 수 있다. N개의 전계 효과 트랜지스터(701) 및 M개의 박막 트랜지스터(801)는, 각각의 전계 효과 트랜지스터(701)가 각각의 열 내에 위치한 M개의 강유전성 메모리 셀(101)의 각각의 세트에 액세스하고, 각각의 박막 트랜지스터(801)가 각각의 행 내에 위치한 N개의 강유전성 메모리 셀(101)의 각각의 세트에 액세스한다. 따라서, 전계 효과 트랜지스터(701) 및 박막 트랜지스터(801)를 활성화함으로써 단일 강유전성 메모리 셀(101)이 선택될 수 있다.
도 13을 참조하면, 본 개시의 실시예에 따른 예시적인 구조물의 제3 대안적 구성은, 강유전성 메모리 셀(101)의 어레이 및 박막 트랜지스터(801)의 어레이가 형성되는 레벨을 교번함으로써 도 10 내지 12에 도시된 임의의 구성으로부터 유도될 수 있다. 구체적으로, 박막 트랜지스터(801)는 제5 라인-비아 레벨 유전체 물질층(650)과 같은 제1 유전체 물질층 내에 매립될 수 있다. 이 실시예에서, 제5 라인-비아 레벨 유전체 물질층(650)은 평면 절연 스페이서층(650A)(위에서 설명되는 평면 절연 스페이서층(630A)과 동일한 기능을 제공했음) 및 TFT 레벨 유전체 매트릭스층(650B)(위에서 설명되는 TFT 레벨 유전체 매트릭스층(630B)과 동일한 기능을 제공함)의 수직 스택을 포함할 수 있다. 제4 레벨 금속 비아 구조물(652) 및 제5 레벨 금속 라인 구조물(658)은 박막 트랜지스터(801)에 전기 배선을 제공하기 위해 사용될 수 있다.
강유전성 메모리 셀(101)은 제3 라인-비아 레벨 유전체 물질층(630)과 같은 유전체 물질층들 중에 선택된 제2 유전체 물질층 내에 매립될 수 있다. 이 실시예에서, 제3 라인-비아 레벨 유전체 물질층(630)은 유전체 캡층(108), 접속 비아 레벨 유전체 물질층(110), 및 메모리 레벨 유전체 물질층(170)을 포함할 수 있다. 메모리 레벨 금속 상호접속 구조물(180, 190, 280, 290)은 제3 라인-비아 레벨 유전체 물질층(630) 내에 매립되는 제2 금속 비아 구조물 및 제3 금속 라인 구조물로서 사용될 수 있다. 이 실시예에서, 박막 트랜지스터(801)를 매립하는 제1 유전체 물질층 및 강유전성 메모리 셀(101)을 매립하는 제2 유전체 물질층 각각은 적어도 하나의 하부 레벨 유전체 물질층(601, 610, 620) 위에 위치할 수 있다. 제2 유전체층은 제1 유전체 물질층 아래에 위치할 수 있다. 제2 금속 상호접속 구조물(180, 190, 280, 290, 642, 648, 652, 658)은 하부 레벨 유전체 물질층(601, 610, 620) 위에 놓인 유전체 물질층(630, 640, 650) 내에 매립된다. 박막 트랜지스터(801)와 강유전성 메모리 셀(101) 사이에 전기적 접속을 제공하는 금속 상호접속 구조물은 제1 유전체 물질층과 제2 유전체 물질층 사이에서 연장된다.
도 14를 참조하면, 본 개시의 실시예에 따른 예시적인 구조물의 제4 대안적 구성은 강유전성 메모리 셀(101)의 어레이 및 박막 트랜지스터(801)의 어레이를 동일한 레벨에 형성함으로써 도 10 내지 도 12에 도시된 임의의 구성으로부터 유도될 수 있다. 도시된 예에서, 평면 절연 스페이서층(630A)은 유전체 캡층(108)과 접속 비아 레벨 유전체 물질층(110)의 조합 대신에 사용될 수 있다. 일 실시예에서, 강유전성 메모리 셀(101)의 어레이는 박막 트랜지스터(801)의 어레이를 형성하기 전에 형성될 수 있다. 또 다른 실시예에서, 강유전성 메모리 셀(101)의 어레이는 박막 트랜지스터(801)의 어레이(801)의 형성 후에 형성될 수 있다.
일 실시예에서, 강유전성 메모리 셀(101)의 어레이는 박막 트랜지스터(801)의 어레이와 인터레이스(interlace)되어 박막 트랜지스터(801)의 각각의 접속된 쌍과 강유전성 메모리 셀(101) 사이의 전기 배선의 측방향 거리를 감소시킬 수 있다. 강유전성 메모리 셀(101)과 박막 트랜지스터(801)의 직렬 접속부의 어레이가 제공될 수 있다. 이 구성에서, 강유전성 메모리 셀(101) 및 박막 트랜지스터(801)의 행은 전계 효과 트랜지스터(701)에 의해 액세스될 수 있거나, 강유전성 메모리 셀(101) 및 박막 트랜지스터(801)의 열이 전계 효과 트랜지스터(701)에 의해 액세스될 수 있다. 예를 들어, 강유전성 메모리 셀(101)과 박막 트랜지스터(801)의 직렬 접속부의 M x N 어레이가 제공될 수 있고, M개의 전계 효과 트랜지스터(701)는 동일한 행 내에 위치한 강유전성 메모리 셀(101)과 박막 트랜지스터(801)의 N개의 직렬 접속부를 포함하는 각각의 행에 액세스할 수 있다. 대안적으로, N개의 전계 효과 트랜지스터(701)는 동일한 열 내에 위치한 강유전성 메모리 셀(101)과 박막 트랜지스터(801)의 M개의 직렬 접속부를 포함하는 각각의 행에 액세스할 수 있다.
이 구성에서, 박막 트랜지스터(801)의 어레이를 측방향으로 둘러싸는 제1 유전체 물질층과 강유전성 메모리 셀(101)의 어레이를 측방향으로 둘러싸는 제2 유전체 물질층은 동일할 수 있다. 따라서, TFT 레벨 유전체 매트릭스층(630B)은 메모리 레벨 유전체 물질층(170)일 수 있다. 일 실시예에서, 강유전성 메모리 셀(101)과 박막 트랜지스터(801) 사이에 전기적 접속을 제공하는 각 세트의 금속 상호접속 구조물은 제1 유전체 물질층 및 제2 유전체 물질층인, 공통 유전체 물질층(예컨대, TFT 레벨 유전체 매트릭스층(630B)) 내에 매립될 수 있다.
도 15를 참조하면, 본 개시의 실시예에 따른 예시적인 구조물의 제5 대안적 구성은, 수직 방향을 따라 박막 트랜지스터(801)의 어레이와 강유전성 메모리 셀(101)의 어레이의 조합을 적어도 한 번 복제함으로써, 도 10 내지 14에 도시된 구성들 중 임의의 것으로부터 유도될 수 있다. 박막 트랜지스터(801)의 어레이와 강유전성 메모리 셀(101)의 어레이의 다수의 조합이 수직 방향을 따라 형성될 수 있다. 도시된 예에서, 박막 트랜지스터(801)의 제1 어레이 및 강유전성 메모리 셀(101)의 제1 어레이의 조합은 제3 라인-비아 레벨 유전체 물질층(630) 및 제4 라인-비아 레벨 유전체 물질층(640) 위에 형성될 수 있다. 박막 트랜지스터(801)의 제2 어레이와 강유전성 메모리 셀(101)의 제2 어레이의 조합은 제5 라인-비아 레벨 유전체 물질층(650) 및 제6 라인-비아 유전체 물질층(660)의 레벨 위에 형성될 수 있다. 선택된 강유전성 메모리 셀(101)을 어드레싱하기 위한 임의의 배선 방식은 박막 트랜지스터(801)의 어레이와 강유전성 메모리 셀(101)의 어레이의 각각의 조합에서 개별적으로 사용될 수 있다. 일 실시예에서, 전계 효과 트랜지스터(701)는 상이한 금속 상호접속 레벨에 위치하는 강유전성 메모리 셀(101)의 다수의 레벨을 어드레싱할 수 있다. 예를 들어, 전계 효과 트랜지스터(701)는 박막 트랜지스터(801)의 제1 어레이와 강유전성 메모리 셀(101)의 제2 어레이의 조합 내에 위치한 강유전성 메모리 셀(101)의 행과, 박막 트랜지스터(801)의 제2 어레이와 강유전성 메모리 셀(101)의 제2 어레이의 조합 내에 위치한 강유전성 메모리 셀의 또 다른 행을 동시에 어드레싱할 수 있다.
도 16을 참조하면, 본 개시의 실시예에 따른 예시적인 구조물의 제6 대안적 구성은 동일한 레벨에서 상이한 유형의 강유전성 메모리 셀(101)을 형성함으로써 도 10 내지 도 15에 도시된 임의의 구성으로부터 유도될 수 있다. 예를 들어, 적어도 하나의 제1 유형 강유전성 메모리 셀(101A) 및 적어도 하나의 제2 유형 강유전성 메모리 셀(101B)은, 도 9의 프로세싱 단계에 대응하는 프로세싱 단계에서 제1 전극 물질층(130L), 강유전성 유전체 물질층(140L), 및 제2 전극 물질층(160L)을 포함하는 층 스택을 패터닝함으로써 형성될 수 있다.
예시적인 예에서, 제1 유형의 강유전성 메모리 셀(101A)은 강유전성 유전체 물질층(140) 내의 강유전성 물질의 분극 방향에 따라 두 개의 터널링 저항값을 제공하는 강유전성 터널 접합부를 포함할 수 있고, 제1 박막 트랜지스터(801) 및 제1 전계 효과 트랜지스터(701)는 강유전성 터널 접합부를 통해 터널링하는 전류를 제공하도록 구성될 수 있다. 제2 유형의 강유전성 메모리 셀(101B)은 강유전성 유전체 물질층(140) 내의 강유전성 물질의 분극 방향에 따라 2개의 상이한 커패시턴스 값을 갖는 2개의 상이한 용량성 상태를 제공하는 프로그래밍 가능한 강유전성 커패시터를 포함하고, 제2 박막 트랜지스터(801) 및 제2 전계 효과 트랜지스터는 프로그래밍 가능한 강유전성 커패시터에 충전 전류를 제공하도록 구성될 수 있다.
도 17을 참조하면, 흐름도는 본 개시의 다양한 실시예들의 반도체 디바이스를 제조하기 위한 일반적인 프로세싱 단계들을 예시한다. 단계(1710) 및 도 1을 참조하면, 적어도 하나의 하부 레벨 유전체 물질층(601, 610, 620) 내에 매립된 제1 금속 상호접속 구조물(612, 618, 622, 628)이 기판(8) 위에 형성될 수 있다. 단계(1720) 및 도 2 내지 5를 참조하면, 박막 트랜지스터(801)가 하부 레벨 유전체 물질층(601, 610, 620) 위에 형성될 수 있다. 단계(1730) 및 도 6 내지 9 및 11 내지 16을 참조하면, 강유전성 메모리 셀(101)은 박막 트랜지스터(801)의 형성 전 또는 형성 후에 적어도 하나의 하부 레벨 유전체 물질층(601, 610, 620) 위에 형성될 수 있으며, 강유전성 메모리 셀(101)은 박막 트랜지스터(801)의 레벨 아래, 위, 또는 이 레벨과 동일한 레벨에 형성된다. 단계(1740) 및 도 6 내지 16을 참조하면, 박막 트랜지스터(801) 또는 강유전성 메모리 셀(101) 위에 제2 금속 상호접속 구조물(632, 638, 642, 648, 652, 658, 180, 190, 280, 290)이 형성될 수 있다. 제2 금속 상호접속 구조물(632, 638, 642, 648, 652, 658, 180, 190, 280, 290)의 서브세트는 강유전성 메모리 셀(101)의 제1 노드를 박막 트랜지스터(801)의 노드에 전기적으로 접속한다.
모든 도면을 참조하고 본 개시의 다양한 실시예에 따라, 기판(8)의 상단 표면 위에 놓이는 유전체 물질층(601, 610, 620, 630, 640, 650, 660) 내에 매립된 금속 상호접속 구조물(612, 618, 622, 628, 632, 638, 642, 648, 652, 658, 180, 190, 280, 290); 유전체 물질층으로부터 선택된 제1 유전체 물질층(예를 들어, 제3 라인-비아 레벨 유전체 물질층(630), 제4 라인-비아 레벨 유전체 물질층(640), 또는 제5 라인-비아 레벨 유전체 물질층(650))에 매립되고, 기판(8')의 상단 표면으로부터 수직으로 이격되는 박막 트랜지스터(801); 및 유전체 물질층 내에 매립된 강유전성 메모리 셀(101)을 포함하는 메모리 디바이스가 제공되며, 강유전성 메모리 셀(101)의 제1 노드(130 또는 160)는 기판(8)의 상단 표면 위에 위치하고 이 상단 표면으로부터 수직으로 이격된 금속 상호접속 구조물(632, 638, 642, 648, 652, 658, 180, 190, 280, 290)의 서브세트를 통해 박막 트랜지스터(801)의 노드(835, 832, 838)에 전기적으로 접속된다.
일 실시예에서, 메모리 디바이스는 기판(8)의 일부분을 포함하는 반도체 채널을 포함하는 전계 효과 트랜지스터(701)를 포함하고, 여기서 강유전성 메모리 셀(101)의 제2 노드(160 또는 130)는 전계 효과 트랜지스터(701)의 노드에 전기적으로 접속된다. 일 실시예에서, 기판(8)은 단결정 반도체 물질을 포함하고; 박막 트랜지스터(801)는 채널 물질로서 다결정 반도체성 금속 산화물 물질을 포함한다.
일 실시예에서, 강유전성 메모리 셀(101)은 제1 전극(130), 강유전성 유전체 물질층(140), 및 제2 전극(160)을 포함하는 층 스택을 포함하고, 제1 전극(130) 및 제2 전극(160) 중 하나는 박막 트랜지스터(801)의 노드에 전기적으로 접속되는 강유전성 메모리 셀(101)의 제1 노드를 포함하며, 제1 전극(130) 및 제2 전극(160) 중 또 다른 하나는 전계 효과 트랜지스터(701)의 노드에 전기적으로 접속되는 강유전성 메모리 셀(101)의 제2 노드를 포함한다.
일 실시예에서, 메모리 디바이스는 박막 트랜지스터(801) 및 전계 효과 트랜지스터(701)의 게이트 전압을 제어하도록 구성된 추가 전계 효과 트랜지스터(701)를 포함하는 CMOS 회로(700)의 일부분을 포함하는 프로그래밍 제어 회로를 포함한다. CMOS 회로(700)는, 강유전성 유전체 물질층의 전기 분극이 제1 전극(130)을 향하는 제1 분극 상태로 강유전성 유전체 물질층(140)을 프로그래밍하는 제1 프로그래밍 펄스; 및 강유전성 유전체 물질층의 전기 분극이 제2 전극(160)을 향하는 제2 분극 상태로 강유전성 유전체 물질층을 프로그래밍하는 제2 프로그래밍 펄스를 제공하도록 구성될 수 있다.
일반적으로, 각각의 강유전성 메모리 셀(101)은 제1 전극(130)과 제2 전극(160) 사이에 내장된 구조적 및 전기적 비대칭성을 가질 수 있다. 비대칭성은, 예를 들어, 제1 전극(130)과 제2 전극(160) 사이에 상이한 물질을 제공함으로써 그리고/또는 적절한 계면층(예컨대, 마그네슘 산화물을 포함하는 강유전성 터널링 장벽층)을 삽입함으로써 제공될 수 있다. 제1 전극(130)과 제2 전극(160) 사이의 비대칭성은 강유전성 메모리 셀(101)의 두 강유전성 상태 간의 강유전성 메모리 셀(101)의 터널링 저항에서의 또는 커패시턴스에서의 차이를 야기하며, CMOS 회로(700) 내에 제공될 수 있는 감지 회로에 의해 감지될 수 있다. 감지 회로는 전계 효과 트랜지스터(701) 및 박막 트랜지스터(801)의 선택을 통해 활성화될 수 있는 선택된 강유전성 메모리 셀(101)의 터널링 전류 또는 커패시턴스를 검출하도록 구성될 수 있다.
일 실시예에서, 강유전성 메모리 셀(101)의 제1 노드 또는 제2 노드에 전기적으로 접속되는 박막 트랜지스터(801)의 노드는 박막 트랜지스터(801)의 소스 영역(및 소스 콘택 구조물(832)) 또는 드레인 영역(및 드레인 콘택 구조물(838))을 포함하고, 전계 효과 트랜지스터(701)의 노드는 전계 효과 트랜지스터(701)의 소스 영역(732) 또는 드레인 영역(738)을 포함한다.
일 실시예에서, 강유전성 메모리 셀(101)은 강유전성 유전체 물질층(140) 내의 강유전성 물질의 분극 방향에 따라 두 개의 터널링 저항값을 제공하는 강유전성 터널 접합부를 포함하고, 박막 트랜지스터(801) 및 전계 효과 트랜지스터(701)는 강유전성 터널 접합부를 통해 터널링하는 전류를 제공하도록 구성된다.
일 실시예에서, 강유전성 메모리 셀(101)은 강유전성 유전체 물질층 내의 강유전성 물질의 분극 방향에 따라 2개의 상이한 커패시턴스 값을 갖는 2개의 상이한 용량성 상태를 제공하는 프로그래밍 가능한 강유전성 커패시터를 포함하고, 박막 트랜지스터(801) 및 전계 효과 트랜지스터(701)는 프로그래밍 가능한 강유전성 커패시터에 충전 전류를 제공하도록 구성된다.
일 실시예에서, 강유전성 메모리 셀(101)은 제1 유전체 물질층의 위 또는 아래에 위치한 유전체 물질층들 중에 선택된 제2 유전체 물질층(예를 들어, 제3 라인-비아 레벨 유전체 물질층(630), 제4 라인-비아 레벨 유전체 물질층(640), 또는 제5 라인-비아 레벨 유전체 물질층(650)) 내에 매립되고, 금속 상호접속 구조물(632, 638, 642, 648, 652, 658, 180, 190, 280, 290)의 서브세트는 제1 유전체 물질층과 제2 유전체 물질층 사이에서 연장된다.
일 실시예에서, 도 14에 도시된 바와 같이, 강유전성 메모리 셀(101)은 박막 트랜지스터(801)와 동일한 레벨에 위치하고 제1 유전체 물질층에 의해 측방향으로 둘러싸여 있으며, 금속 상호접속 구조물(180, 190, 280, 290)의 서브세트는 제1 유전체 물질층 내에 매립된다.
본 개시의 또 다른 양상에 따라, 기판(8) 위에 놓이는 유전체 물질층들 내에 매립된 금속 상호접속 구조물(612, 618, 622, 628, 632, 638, 642, 648, 652, 658, 180, 190, 280, 290); 유전체 물질층들(601, 610, 620, 630, 640, 650, 660) 중에 선택된 제1 유전체 물질층 내에 매립된 박막 트랜지스터(801)의 어레이; 및 유전체 물질층들(601, 610, 620, 630, 640, 650, 660) 중에 선택된 제2 유전체 물질층 내에 매립된 강유전성 메모리 셀(101)의 어레이를 포함하는 메모리 디바이스가 제공되고, 제2 유전체 물질층은 제1 유전체 물질층과 동일하거나 상이하고, 강유전성 메모리 셀(101)의 어레이 내의 각각의 강유전성 메모리 셀(101)은, 제1 전극(130), 제1 전극의 상단 표면과 접촉하는 강유전성 유전체 물질층(140), 및 강유전성 유전체 물질층(140)의 상단 표면과 접촉하는 제2 전극(160)을 포함하는 층 스택을 포함하는 기둥 구조물을 포함하며, 각각의 강유전성 메모리 셀(101)은 금속 상호접속 구조물(632, 638, 642, 648, 652, 658, 180, 190, 280, 290)의 각각의 서브세트를 통해 액세스 트랜지스터로서 기능하는 각각의 박막 트랜지스터의 노드에 전기적으로 접속되는 제1 노드를 포함한다.
일 실시예에서, 메모리 디바이스는 기판(8)의 일부분(예컨대, 반도체 물질층(9)의 일부분)을 포함하는 반도체 채널을 포함하는 적어도 하나의 전계 효과 트랜지스터(701)를 포함하고, 여기서 전계 효과 트랜지스터(701)의 노드는 금속 상호접속 구조물(612, 618, 622, 628, 632, 638, 642, 648, 652, 658, 180, 190, 280, 290)의 추가 서브세트를 통해 강유전성 메모리 셀(101)의 어레이 내의 적어도 하나의 강유전성 메모리 셀(101)의 제2 노드에 전기적으로 접속된다.
일 실시예에서, 적어도 하나의 전계 효과 트랜지스터(701) 내의 각각의 전계 효과 트랜지스터(701)는 강유전성 메모리 셀(101)의 어레이(강유전성 메모리 셀(101)의 행 또는 강유전성 메모리 셀(101)의 열일 수 있음) 중에 선택된 각각의 복수의 강유전성 메모리 셀(101)의 제2 노드에 전기적으로 접속된다.
일 실시예에서, 강유전성 메모리 셀(101)의 어레이 내의 각각의 강유전성 메모리 셀은 강유전성 유전체 물질층(140) 내의 강유전성 물질의 분극 방향에 따라 2개의 터널링 저항값을 제공하는 강유전성 터널 접합부를 포함하고, 박막 트랜지스터(801)의 어레이 및 적어도 하나의 전계 효과 트랜지스터(701)는 강유전성 메모리 셀(101)의 어레이 내의 선택된 강유전성 터널 접합부를 통해 터널링하는 전류를 제공하도록 구성된다.
일 실시예에서, 강유전성 메모리 셀(101)의 어레이 내의 각각의 강유전성 메모리 셀은, 강유전성 유전체 물질층(140) 내의 강유전성 물질의 분극 방향에 따라 2개의 상이한 커패시턴스 값을 갖는 2개의 상이한 용량성 상태를 제공하는 프로그래밍 가능한 강유전성 커패시터를 포함하고, 박막 트랜지스터(801)의 어레이 및 적어도 하나의 전계 효과 트랜지스터(701)는 강유전성 메모리 셀(101)의 어레이 내의 선택된 프로그래밍 가능한 강유전성 커패시터에 충전 전류를 제공하도록 구성된다.
본 개시의 다양한 실시예들은, 기판(8)의 반도체 물질층(9) 상에 위치하는 적어도 하나의 전계 효과 트랜지스터(701) 및 적어도 하나의 박막 트랜지스터(801)의 조합을 통해 액세스될 수 있는, 예를 들어, 강유전성 메모리 셀(101)의 2차원 어레이와 같은 적어도 하나의 강유전성 메모리 셀(101)을 포함하는 강유전성 메모리 디바이스를 제공하기 위해 사용될 수 있다. 적어도 2개의 레벨의 트랜지스터(2개 이상의 레벨의 박막 트랜지스터(801)가 사용되는 실시예에서 3개 이상의 레벨의 트랜지스터일 수 있음)의 수직 스택을 사용함으로써, 평면도에서 트랜지스터에 의해 점유되는 전체 디바이스 면적이 감소될 수 있고, 더 높은 강유전성 디바이스 밀도를 갖는 반도체 칩이 제공될 수 있다.
전술된 설명은, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
실시예 1. 메모리 디바이스에 있어서,
기판의 상단 표면 위에 놓이는 유전체 물질층들 내에 매립(embed)된 금속 상호접속 구조물;
상기 유전체 물질층들 중에 선택된 제1 유전체 물질층에 매립되고, 상기 기판의 상단 표면으로부터 수직으로 이격되는 박막 트랜지스터; 및
상기 유전체 물질층들 내에 매립된 강유전성 메모리 셀
을 포함하고,
상기 강유전성 메모리 셀의 제1 노드는, 상기 기판의 상단 표면 위에 위치하고 상기 상단 표면으로부터 수직으로 이격된 상기 금속 상호접속 구조물의 서브세트를 통해 상기 박막 트랜지스터의 노드에 전기적으로 접속되는 것인, 메모리 디바이스.
실시예 2. 실시예 1에 있어서,
상기 기판의 일부분을 포함하는 반도체 채널을 포함하는 전계 효과 트랜지스터를 더 포함하고, 상기 강유전성 메모리 셀의 제2 노드는 상기 전계 효과 트랜지스터의 노드에 전기적으로 접속되는 것인, 메모리 디바이스.
실시예 3. 실시예 2에 있어서,
상기 기판은 단결정 반도체 물질을 포함하고,
상기 박막 트랜지스터는 채널 물질로서 다결정 반도체성 금속 산화물 물질을 포함하는 것인, 메모리 디바이스.
실시예 4. 실시예 2에 있어서,
상기 강유전성 메모리 셀은, 제1 전극, 강유전성 유전체 물질층, 및 제2 전극을 포함하는 층 스택을 포함하고,
상기 제1 전극 및 상기 제2 전극 중 하나는 상기 박막 트랜지스터의 노드에 전기적으로 접속되는 상기 강유전성 메모리 셀의 제1 노드를 포함하며,
상기 제1 전극 및 상기 제2 전극 중 또 다른 하나는 상기 전계 효과 트랜지스터의 노드에 전기적으로 접속되는 상기 강유전성 메모리 셀의 제2 노드를 포함하는 것인, 메모리 디바이스.
실시예 5. 실시예 4에 있어서,
상기 박막 트랜지스터 및 상기 전계 효과 트랜지스터의 게이트 전압을 제어하도록 구성된 프로그래밍 제어 회로를 더 포함하며,
상기 프로그래밍 제어 회로는:
상기 강유전성 유전체 물질층의 전기 분극이 상기 제1 전극을 향하는 제1 분극 상태로 상기 강유전성 유전체 물질층을 프로그래밍하는 제1 프로그래밍 펄스; 및
상기 강유전성 유전체 물질층의 전기 분극이 상기 제2 전극을 향하는 제2 분극 상태로 상기 강유전성 유전체 물질층을 프로그래밍하는 제2 프로그래밍 펄스
를 제공하도록 구성된 것인, 메모리 디바이스.
실시예 6. 실시예 4에 있어서,
상기 박막 트랜지스터의 노드는 상기 박막 트랜지스터의 소스 영역 또는 드레인 영역을 포함하고,
상기 전계 효과 트랜지스터의 노드는 상기 전계 효과 트랜지스터의 소스 영역 또는 드레인 영역을 포함하는 것인, 메모리 디바이스.
실시예 7. 실시예 2에 있어서,
상기 강유전성 메모리 셀은 강유전성 유전체 물질층 내의 강유전성 물질의 분극 방향에 따라 2개의 터널링 저항값을 제공하는 강유전성 터널 접합부를 포함하고,
상기 박막 트랜지스터 및 상기 전계 효과 트랜지스터는 상기 강유전성 터널 접합부를 통해 터널링하는 전류를 제공하도록 구성되는 것인, 메모리 디바이스.
실시예 8. 실시예 2에 있어서,
상기 강유전성 메모리 셀은 강유전성 유전체 물질층 내의 강유전성 물질의 분극 방향에 따라 2개의 상이한 커패시턴스 값을 갖는 2개의 상이한 용량성 상태를 제공하는 프로그래밍 가능한 강유전성 커패시터를 포함하고,
상기 박막 트랜지스터 및 상기 전계 효과 트랜지스터는 상기 프로그래밍 가능한 강유전성 커패시터에 충전 전류를 제공하도록 구성되는 것인, 메모리 디바이스.
실시예 9. 실시예 1에 있어서,
상기 강유전성 메모리 셀은 상기 제1 유전체 물질층의 위 또는 아래에 위치하는 유전체 물질층들 중에 선택된 제2 유전체 물질층 내에 매립되고,
상기 금속 상호접속 구조물의 서브세트는 상기 제1 유전체 물질층과 상기 제2 유전체 물질층 사이에 연장되는 것인, 메모리 디바이스.
실시예 10. 실시예 1에 있어서,
상기 강유전성 메모리 셀은 상기 박막 트랜지스터와 동일한 레벨에 위치하며 상기 제1 유전체 물질층에 의해 측방향으로 둘러싸여 있고,
상기 금속 상호접속 구조물의 서브세트는 상기 제1 유전체 물질층 내에 매립되는 것인, 메모리 디바이스.
실시예 11. 메모리 디바이스에 있어서,
기판 위에 놓이는 유전체 물질층들 내에 매립된 금속 상호접속 구조물;
상기 유전체 물질층들 중에 선택된 제1 유전체 물질층 내에 매립된 박막 트랜지스터의 어레이; 및
상기 유전체 물질층들 중에 선택된 제2 유전체 물질층 내에 매립된 강유전성 메모리 셀의 어레이 - 상기 제2 유전체 물질층은 상기 제1 유전체 물질층과 동일하거나 상이함 -
를 포함하고,
상기 강유전성 메모리 셀의 어레이 내의 각각의 강유전성 메모리 셀은, 제1 전극, 상기 제1 전극의 상단 표면과 접촉하는 강유전성 유전체 물질층, 및 상기 강유전성 유전체 물질층의 상단 표면과 접촉하는 제2 전극을 포함하는 층 스택을 포함하는 기둥(pillar) 구조물을 포함하고,
각각의 강유전성 메모리 셀은. 상기 금속 상호접속 구조물의 각자의 서브세트를 통해 액세스 트랜지스터로서 기능하는 각자의 박막 트랜지스터의 노드에 전기적으로 접속되는 제1 노드를 포함하는 것인, 메모리 디바이스.
실시예 12. 실시예 11에 있어서,
상기 기판의 일부분을 포함하는 반도체 채널을 포함하는 적어도 하나의 전계 효과 트랜지스터를 더 포함하고, 상기 전계 효과 트랜지스터의 노드는, 상기 금속 상호접속 구조물의 추가적인 서브세트를 통해 상기 강유전성 메모리 셀의 어레이 내의 적어도 하나의 강유전성 메모리 셀의 제2 노드에 전기적으로 접속되는 것인, 메모리 디바이스.
실시예 13. 실시예 12에 있어서,
상기 적어도 하나의 전계 효과 트랜지스터 내의 각각의 전계 효과 트랜지스터는 상기 강유전성 메모리 셀의 어레이 중에 선택된 각자의 복수의 강유전성 메모리 셀의 제2 노드에 전기적으로 접속되는 것인, 메모리 디바이스.
실시예 14. 실시예 12에 있어서,
상기 강유전성 메모리 셀 내의 각각의 강유전성 메모리 셀은 강유전성 유전체 물질층 내의 강유전성 물질의 분극 방향에 따라 2개의 터널링 저항값을 제공하는 강유전성 터널 접합부를 포함하고,
상기 박막 트랜지스터의 어레이 및 상기 적어도 하나의 전계 효과 트랜지스터는 상기 강유전성 메모리 셀의 어레이 내의 선택된 강유전성 터널 접합부를 통해 터널링하는 전류를 제공하도록 구성되는 것인, 메모리 디바이스.
실시예 15. 실시예 12에 있어서,
상기 강유전성 메모리 셀의 어레이 내의 각각의 강유전성 메모리 셀은, 강유전성 유전체 물질층 내의 강유전성 물질의 분극 방향에 따라 2개의 상이한 커패시턴스 값을 갖는 2개의 상이한 용량성 상태를 제공하는 프로그래밍 가능한 강유전성 커패시터를 포함하고,
상기 박막 트랜지스터의 어레이 및 상기 적어도 하나의 전계 효과 트랜지스터는 상기 강유전성 메모리 셀의 어레이 내의 선택된 프로그래밍 가능한 강유전성 커패시터에 충전 전류를 제공하도록 구성되는 것인, 메모리 디바이스.
실시예 16. 메모리 디바이스를 제조하는 방법에 있어서,
기판 위에 적어도 하나의 하부 레벨 유전체 물질층 내에 매립된 제1 금속 상호접속 구조물을 형성하는 단계;
상기 하부 레벨 유전체 물질층 위에 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터의 형성 이전 또는 이후에 상기 적어도 하나의 하부 레벨 유전체 물질층 위에 강유전성 메모리 셀을 형성하는 단계 - 상기 강유전성 메모리 셀은 상기 박막 트랜지스터의 레벨 아래, 위, 또는 동일한 레벨에 형성됨 -; 및
상기 박막 트랜지스터 또는 상기 강유전성 메모리 셀 위에 제2 금속 상호접속 구조물을 형성하는 단계 - 상기 제2 금속 상호접속 구조물의 서브세트는 상기 강유전성 메모리 셀의 제1 노드를 상기 박막 트랜지스터의 노드에 전기적으로 접속시킴 -
를 포함하는, 메모리 디바이스를 제조하는 방법.
실시예 17. 실시예 16에 있어서,
상기 기판의 일부분을 포함하는 반도체 채널을 포함하는 전계 효과 트랜지스터를 형성하는 단계를 더 포함하고, 상기 강유전성 메모리 셀의 제2 노드는 상기 제1 금속 상호접속 구조물의 서브세트를 통해 상기 전계 효과 트랜지스터의 노드에 전기적으로 접속되는 것인, 메모리 디바이스를 제조하는 방법.
실시예 18. 실시예 16에 있어서, 상기 강유전성 메모리 셀을 형성하는 단계는,
제1 전극 물질층, 강유전성 유전체 물질층 및 제2 전극 물질층을 포함하는 층 스택을 순차적으로 퇴적하는 단계;
상기 제2 전극 물질층 위에 패터닝된 에칭 마스크 물질 부분을 형성하는 단계; 및
상기 층 스택의 마스킹되지 않은 부분을 이방성으로 에칭하는 단계
를 포함하고, 상기 패터닝된 에칭 마스크 물질 부분 아래에 있는 상기 층 스택의 잔여 부분은 상기 강유전성 메모리 셀을 포함하는 것인, 메모리 디바이스를 제조하는 방법.
실시예 19. 실시예 16에 있어서, 상기 박막 트랜지스터를 형성하는 단계는,
상기 적어도 하나의 하부 레벨 유전체 물질층 위에 박막 트랜지스터 게이트 전극을 형성하는 단계;
상기 박막 트랜지스터 게이트 전극 위에 박막 트랜지스터 게이트 유전체층을 형성하는 단계;
상기 박막 트랜지스터 게이트 유전체층 위에 반도체성 금속 산화물 물질층을 퇴적하고 패터닝하는 단계; 및
상기 반도체성 금속 산화물 물질층의 패터닝된 부분 상에 소스 콘택 구조물 및 드레인 콘택 구조물을 형성하는 단계
를 포함하는 것인, 메모리 디바이스를 제조하는 방법.
실시예 20. 실시예 16에 있어서,
상기 강유전성 메모리 셀은, 제1 전극, 강유전성 유전체 물질층, 및 제2 전극의 수직 스택을 포함하고,
상기 강유전성 메모리 셀은,
상기 강유전성 유전체 물질층 내의 강유전성 물질의 분극 방향에 따라 2개의 터널링 저항 값을 제공하는 강유전성 터널 접합부; 및
상기 강유전성 유전체 물질층 내의 강유전성 물질의 분극 방향에 따라 2개의 상이한 커패시턴스 값을 갖는 2개의 상이한 용량성 상태를 제공하는 프로그래밍 가능한 강유전성 커패시터
중 하나를 포함하는 것인, 메모리 디바이스를 제조하는 방법.

Claims (10)

  1. 메모리 디바이스에 있어서,
    기판의 상단 표면 위에 놓이는 유전체 물질층들 내에 매립(embed)된 금속 상호접속 구조물;
    상기 유전체 물질층들 중에 선택된 제1 유전체 물질층에 매립되고, 상기 기판의 상단 표면으로부터 수직으로 이격되는 박막 트랜지스터; 및
    상기 유전체 물질층들 내에 매립된 강유전성 메모리 셀
    을 포함하고,
    상기 강유전성 메모리 셀의 제1 노드는, 상기 기판의 상단 표면 위에 위치하고 상기 상단 표면으로부터 수직으로 이격된 상기 금속 상호접속 구조물의 서브세트를 통해 상기 박막 트랜지스터의 노드에 전기적으로 접속되는 것인, 메모리 디바이스.
  2. 청구항 1에 있어서,
    상기 기판의 일부분을 포함하는 반도체 채널을 포함하는 전계 효과 트랜지스터를 더 포함하고, 상기 강유전성 메모리 셀의 제2 노드는 상기 전계 효과 트랜지스터의 노드에 전기적으로 접속되는 것인, 메모리 디바이스.
  3. 청구항 2에 있어서,
    상기 기판은 단결정 반도체 물질을 포함하고,
    상기 박막 트랜지스터는 채널 물질로서 다결정 반도체성 금속 산화물 물질을 포함하는 것인, 메모리 디바이스.
  4. 청구항 2에 있어서,
    상기 강유전성 메모리 셀은, 제1 전극, 강유전성 유전체 물질층, 및 제2 전극을 포함하는 층 스택을 포함하고,
    상기 제1 전극 및 상기 제2 전극 중 하나는 상기 박막 트랜지스터의 노드에 전기적으로 접속되는 상기 강유전성 메모리 셀의 제1 노드를 포함하며,
    상기 제1 전극 및 상기 제2 전극 중 또 다른 하나는 상기 전계 효과 트랜지스터의 노드에 전기적으로 접속되는 상기 강유전성 메모리 셀의 제2 노드를 포함하는 것인, 메모리 디바이스.
  5. 청구항 2에 있어서,
    상기 강유전성 메모리 셀은 강유전성 유전체 물질층 내의 강유전성 물질의 분극 방향에 따라 2개의 터널링 저항값을 제공하는 강유전성 터널 접합부를 포함하고,
    상기 박막 트랜지스터 및 상기 전계 효과 트랜지스터는 상기 강유전성 터널 접합부를 통해 터널링하는 전류를 제공하도록 구성되는 것인, 메모리 디바이스.
  6. 청구항 2에 있어서,
    상기 강유전성 메모리 셀은 강유전성 유전체 물질층 내의 강유전성 물질의 분극 방향에 따라 2개의 상이한 커패시턴스 값을 갖는 2개의 상이한 용량성 상태를 제공하는 프로그래밍 가능한 강유전성 커패시터를 포함하고,
    상기 박막 트랜지스터 및 상기 전계 효과 트랜지스터는 상기 프로그래밍 가능한 강유전성 커패시터에 충전 전류를 제공하도록 구성되는 것인, 메모리 디바이스.
  7. 청구항 1에 있어서,
    상기 강유전성 메모리 셀은 상기 제1 유전체 물질층의 위 또는 아래에 위치하는 유전체 물질층들 중에 선택된 제2 유전체 물질층 내에 매립되고,
    상기 금속 상호접속 구조물의 서브세트는 상기 제1 유전체 물질층과 상기 제2 유전체 물질층 사이에 연장되는 것인, 메모리 디바이스.
  8. 청구항 1에 있어서,
    상기 강유전성 메모리 셀은 상기 박막 트랜지스터와 동일한 레벨에 위치하며 상기 제1 유전체 물질층에 의해 측방향으로 둘러싸여 있고,
    상기 금속 상호접속 구조물의 서브세트는 상기 제1 유전체 물질층 내에 매립되는 것인, 메모리 디바이스.
  9. 메모리 디바이스에 있어서,
    기판 위에 놓이는 유전체 물질층들 내에 매립된 금속 상호접속 구조물;
    상기 유전체 물질층들 중에 선택된 제1 유전체 물질층 내에 매립된 박막 트랜지스터의 어레이; 및
    상기 유전체 물질층들 중에 선택된 제2 유전체 물질층 내에 매립된 강유전성 메모리 셀의 어레이 - 상기 제2 유전체 물질층은 상기 제1 유전체 물질층과 동일하거나 상이함 -
    를 포함하고,
    상기 강유전성 메모리 셀의 어레이 내의 각각의 강유전성 메모리 셀은, 제1 전극, 상기 제1 전극의 상단 표면과 접촉하는 강유전성 유전체 물질층, 및 상기 강유전성 유전체 물질층의 상단 표면과 접촉하는 제2 전극을 포함하는 층 스택을 포함하는 기둥(pillar) 구조물을 포함하고,
    각각의 강유전성 메모리 셀은. 상기 금속 상호접속 구조물의 각자의 서브세트를 통해 액세스 트랜지스터로서 기능하는 각자의 박막 트랜지스터의 노드에 전기적으로 접속되는 제1 노드를 포함하는 것인, 메모리 디바이스.
  10. 메모리 디바이스를 제조하는 방법에 있어서,
    기판 위에 적어도 하나의 하부 레벨 유전체 물질층 내에 매립된 제1 금속 상호접속 구조물을 형성하는 단계;
    상기 하부 레벨 유전체 물질층 위에 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터의 형성 이전 또는 이후에 상기 적어도 하나의 하부 레벨 유전체 물질층 위에 강유전성 메모리 셀을 형성하는 단계 - 상기 강유전성 메모리 셀은 상기 박막 트랜지스터의 레벨 아래, 위, 또는 동일한 레벨에 형성됨 -; 및
    상기 박막 트랜지스터 또는 상기 강유전성 메모리 셀 위에 제2 금속 상호접속 구조물을 형성하는 단계 - 상기 제2 금속 상호접속 구조물의 서브세트는 상기 강유전성 메모리 셀의 제1 노드를 상기 박막 트랜지스터의 노드에 전기적으로 접속시킴 -
    를 포함하는, 메모리 디바이스를 제조하는 방법.
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