JP4786872B2 - 単一のイオン注入工程によって形成されたドープされたコラムを含む電圧維持領域を有するパワー半導体デバイス及びそれらの製造方法 - Google Patents

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Description

関連出願
本出願は、2001年10月4日に米国特許商標庁に出願された、同時に係属中の米国特許出願番号第09/970,972号、発明の名称「フローティングアイランド電圧維持層を有する半導体パワーデバイスの製造方法(Method for Fabricating a Power Semiconductor Device Having a Floating Island Voltage Sustaining Layer)」に関連する。
また、本出願は、2001年12月31日に米国特許商標庁に出願された、同時に係属中の米国特許出願番号第10/039,068号、発明の名称「高速拡散によって形成されたドープされたコラムを含む電圧維持領域を有する高電圧パワーMOSFETの製造方法(Method For Fabricating A High Voltage Power MOSFET Having A Voltage Sustaining Region That Includes Doped Columns Formed By Rapid Diffusion)」に関連する。
また、本出願は、2001年12月31日に米国特許商標庁に出願された、同時に係属中の米国特許出願番号第10/038,045号、発明の名称「トレンチエッチング及びイオン打込みによって形成されたドープされたコラムを含む電圧維持領域を有する高電圧パワーMOSFETの製造方法(Method For Fabricating A High Voltage Power MOSFET Having A Voltage Sustaining Region That Includes Doped Columns Formed By Trench Etching and Ion Implantation)」に関連する。
また、本出願は、2001年10月4日に米国特許商標庁に出願された、同時に係属中の米国特許出願番号第09/970,758号、発明の名称「フローティングアイランドを形成するための雛壇状のトレンチを有する電圧維持層を備える半導体パワーデバイスの製造方法(Method For Fabricating A Power Semiconductor Device Having A Voltage Sustaining Layer with a Terraced Trench Facilitating Formation of Floating Islands)」に関連する。
本発明は、半導体デバイスに関し、パワー金属酸化膜半導体電界効果デバイスに関する。
パワー金属酸化膜半導体電界効果トランジスタ(以下、パワーMOSFET又は単にMOSFETという。)は、自動車の電気系統、電源装置、電力管理用途等の様々な機器に採用されている。このようなデバイスは、オフ状態では高い耐電圧を維持し、オン状態では低いオン電圧と高いオン電流を実現する必要がある。
nチャネルパワーMOSFETの一般的構成を図1に示す。nシリコン基板2上に形成されたnエピタキシャルシリコン層(以下、単にエピタキシャル層という。)1は、デバイス内の2つのMOSFETセルに対応するpボディ領域5a、6aと、nソース領域7、8とを備える。pボディ領域5、6は、深いpボディ領域5b、6bを含んでいてもよい。ソース領域とpボディ領域を接触させるために、ソース−ボディ電極12がエピタキシャル層1の表面の所定の部分に広がっている。2つのセルのn型ドレインは、図1に示す半導体の上側の表面に延びているエピタキシャル層1の一部として形成されている。ドレイン電極は、nシリコン基板2の底面側に設けられている。例えば酸化物層及びポリシリコン層からなる絶縁ゲート電極18の大部分は、素子の表面における、ボディ領域に挟まれたドレインの部分の上に配設されており、例えば二酸化シリコンからなる誘電体の薄膜層によって、ボディ及びドレインから分離されている。ソース及びボディ電極に対して、ゲートに適切な正電圧を印加すると、ボディ領域の表面において、ソースとドレインの間にチャネルが形成される。
図1に示す従来のMOSFETのオン抵抗は、概ねエピタキシャル層1のドリフト領域の抵抗(drift zone resistance)によって決定される。一方、ドリフト領域の抵抗は、エピタキシャル層1のドープ濃度及び厚によって決定される。なお、デバイスの降伏電圧を高めるためには、エピタキシャル層1のドープ濃度を低くするとともに、エピタキシャル層1の厚さを増加させる必要がある。図2に示す曲線20は、単位面積当りのオン抵抗を従来のMOSFETの降伏電圧の関数として示している。曲線20から分かるように、降伏電圧が高くなると、そのデバイスのオン抵抗は、急激に高くなってしまう。MOSFETを高電圧、特に数百ボルト以上の電圧で動作させる場合、このオン抵抗の急激な上昇が問題となる。
図3は、高い電圧で動作するとともに、オン抵抗が低くなるように設計されたMOSFETを示している。このMOSFETは、1998年、IEDM会報第683ページ論文番号26.2(No.26.2 in the Proceedings of the IEDM, 1998, p. 683)に開示されている。このMOSFETは、デバイスのボディ領域5、6の下方からドリフト領域に延びるp型ドープ領域40、42が設けられている点を除いて、図2に示すMOSFETと同様の構成を有している。p型ドープ領域40、42は、n型にドープされたコラムにより分離され、ドリフト領域に複数のコラム(column)を画定し、n型にドープされたコラムは、p型ドープ領域40、42に隣接したエピタキシャル層1の部分により画定される。逆極性のドープタイプを有するコラムを交互に配置することにより、従来のMOSFETのような鉛直方向の逆電圧だけではなく、水平方向の逆電圧も生じる。この結果、このデバイスでは、従来のデバイスよりエピタキシャル層1の厚さを薄くし、ドリフト領域のドープ濃度を高めながら、従来のデバイスと同等の逆電圧を実現できる。図2に示す曲線25は、単位面積当りの固有オン抵抗を図3に示すMOSFETの降伏電圧の関数として示している。曲線25から明らかなように、このデバイスの高い動作電圧におけるオン抵抗は、図1に示すデバイスのオン抵抗より大幅に低減され、降伏電圧に対し略線形に増加するのみである。
図3に示すデバイスでは、トランジスタのドリフト領域における電荷補償により、動作特性が向上している。すなわち、ドリフト領域のドープ濃度は、例えば一桁以上高められ、逆極性のドープタイプのコラムを追加することよって、釣り合う電荷が更に増す。したがって、トランジスタの遮断電圧(blocking voltage)は変化しない。電荷を補償するコラムは、デバイスがオン状態のときは、電流の流れに寄与しない。これらのトランジスタの好ましい特性は、逆極性のドープタイプを有する隣接するコラム間の電荷補償の度合いに強く依存する。しかしながら、コラムの形成工程におけるプロセスパラメータの制御に限界があるため、コラムの不純物濃度勾配(dopant gradient)が不均一になってしまうことを回避することは難しい。例えば、コラムと基板との界面における拡散と、コラムとpボディ領域との界面における拡散により、これらの界面近傍のコラムの部分の不純物濃度に違いを生じさせる。
図3に示す構造は、複数回のエピタキシャル堆積工程と、各エピタキシャル堆積工程に続く適切な不純物の導入工程とを含むプロセスシーケンスによって製造することができる。ここで、エピタキシャル堆積工程は高コストであり、このため、このデバイスは製造コストが高いという問題がある。このような素子を製造する他の技術は、同時に継続中の米国特許出願番号第[GS158]号に開示されており、ここでは、トレンチを異なる深さに段階的にエッチングしている。各エッチング工程の後にトレンチの底部を介して不純物をイオン注入し、拡散させることにより、一連のドープ領域(所謂「フローティングアイランド」)が形成され、これらは、協働して、図3に示すp型ドープ領域40、42と同様に機能する。しかしながら、フローティングアイランドを用いて製造したデバイスのオン抵抗は、連続的なコラムを用いた同等のデバイス程低くならない。
そこで、エピタキシャル堆積工程の回数を最少限にして、図3に示すようなMOSFET構造をより安価に製造するとともに、プロセスパラメータを適切に制御し、デバイスのドリフト領域において隣接する逆極性のドープタイプのコラムにおける電荷補償の度合いを高めることができるパワーMOSFETの実現が望まれている。
本発明は、半導体パワーデバイスの製造方法を提供する。この半導体パワーデバイスの製造方法では、まず、第1の伝導型の基板を準備し、基板上に電圧維持領域を形成する。電圧維持領域は、次のように形成される。まず、基板上にエピタキシャル層を成長させる。エピタキシャル層は、第1又は第2の伝導型を有する。次に、エピタキシャル層内に、少なくとも1つの雛壇状のトレンチを形成する。雛壇状のトレンチは、最下層の部分がトレンチ底面を画定し隣接する部分の間にそれぞれ1つの環状の棚を画定し、それぞれ幅が異なる、当該雛壇状のトレンチの一部である複数の部分と有する。次に、雛壇状のトレンチの壁、環状の棚及びトレンチに沿ってバリア材を堆積させる。次に、上記エピタキシャル層とは逆の伝導型の不純物を、環状の棚及びトレンチ底に堆積されたバリア層を通して、エピタキシャル層の雛壇状のトレンチに隣接した領域にイオン注入して、少なくとも1つの環状のドープ領域及び他のドープ領域を形成する。次に、少なくとも1つの環状のドープ領域及び他のドープ領域で不純物を拡散させて、環状のドープ領域と他のドープ領域とが互いに重なり合ようにし、エピタキシャル層内に連続してドープされたコラムを形成する。続いて、雛壇状のトレンチにフィラ材料を堆積して、このトレンチを埋め込む。そして、電圧維持領域上に、エピタキシャル層とは逆の伝導型の少なくとも1つの領域を形成して、この領域とエピタキシャル層との間に接合を画定する。
本発明の他の実施形態においては、少なくとも1つの雛壇状のトレンチを形成する工程は、雛壇状のトレンチの複数の部分のうちの最も幅広の部分から最も幅狭の部分の順に、雛壇状のトレンチの複数の部分を順次エッチングする工程を有する。最も幅狭の部分は、エピタキシャル層内において、最も幅広の部分よりも基板に近い深さに位置させてもよい。
本発明の他の実施形態においては、雛壇状のトレンチの複数の部分は、互いに共通の中心軸を有するように配置してもよい。
本発明によって製造される半導体パワーデバイスは、縦型DMOS、V溝DMOS、トレンチDMOSのようなMOSFET、IGBT、及びバイポーラトランジスタからなるグループから選択してもよい。
以下、本発明に基づいて、半導体パワーデバイスの電圧維持層内にp型コラムを形成する手法について説明する。まず、デバイスの電圧維持層となるエピタキシャル層内に雛壇状のトレンチ(terraced trench)を形成する。雛壇状のトレンチは、エピタキシャル層内の異なる深さにエッチングされた共通の軸を有する2以上のトレンチから形成される。各トレンチの直径は、エピタキシャル層内で、より深い位置にあるトレンチのそれより長い。隣り合うトレンチは、水平面において結合され、隣り合うトレンチの直径の差の結果、環状の棚が画定される。p型の不純物は、1回イオン注入工程によって、各環状の棚と最も深いトレンチの底部とに同時にイオン注入される。注入された不純物は、棚とトレンチの底部に隣接し及びこれらの下方の電圧維持領域内の部分に拡散する。これにより、注入された不純物は、共通の軸を有する複数のリング状に一連のフローティングアイランドを形成する。次に、熱拡散工程により、隣接するドープ領域が互いに重なり合うようにし、これにより、図3に示すような、連続的にドーピングされたコラムを形成する。最後に、半導体デバイスの特性に悪い影響を与えない材料をトレンチに埋め込む。トレンチに埋め込む材料の具体例としては、高抵抗ポリシリコン、シリコン酸化物のような誘電体、又はこの他の材料及びこれらの材料の組合せがある。
本発明に基づく半導体パワーデバイスの構成を図4に示す。nシリコン基板402上に形成されたn型エピタキシャルシリコン層401は、pボディ領域405aと、半導体デバイス内の2つのMOSFETセルに対応するnソース領域407とを備える。図4に示すように、pボディ領域405aは、深いpボディ領域405bを備えていてもよい。nソース領域407とボディ領域405aを接続するために、ソース及びボディ電極412がエピタキシャル層401の表面の特定の部分に広がっている。2つのセルのn型ドレインは、表面に延びているn型エピタキシャル層401の部分によって形成される。ドレイン電極は、nシリコン基板402の底部に設けられている。ボディのチャネル及びドレイン部分の上には、酸化物層とポリシリコン層からなる絶縁ゲート電極418が形成されている。p型不純物がドープされたコラム440、442は、ボディ領域405の下方からデバイスのドリフト領域内に伸びている。p型不純物がドープされた領域440、442は、ドリフト領域内にコラムを画定する。このコラムは、これらのp型不純物がドープされたコラム440、442に隣接するエピタキシャル層401の一部によって画定されるn型不純物がドープされたコラムによって分離されている。上述のように、逆極性のドープタイプを有するコラムを交互に配置することにより、このデバイスでは、エピタキシャル層401の厚さを薄くし、ドリフト領域の不純物濃度を高めながら、従来のデバイスと同等の逆電圧を実現することができる。
本発明に基づく半導体パワーデバイスの製造工程の具体例について、図5a〜図5fを用いて説明する。
まず、従来と同様に、nにドープされた基板502上にn型エピタキシャル層501を成長させる。エピタキシャル層501の厚さは、抵抗率が5〜40Ωcm、400〜800Vの半導体デバイスでは、標準的に、15〜50μmである。次に、エピタキシャル層501の表面を誘電体層で覆うことによって、誘電体マスキング層を形成し、続いて周知の手法により、この誘電体マスキング層をトレンチ520の位置を画定するマスク部分を残して露光し、パターンを形成する。次に、反応性イオンエッチングによって、マスク開口部を介してトレンチ520を例えば5〜15μmの深さにドライエッチングする。より詳しくは、垂直方向に等間隔に配置されるドープ領域の所望の数を「x」とすると、トレンチ520は、まず、後に形成されるボディ領域の底部とnにドープされた基板502の上面との間に存在するエピタキシャル層501の部分の厚さの1/(x+1)の深さにエッチングすることとなる。ここで、必要に応じて、各トレンチ520の側壁を平坦にしてもよい。この場合、まず、反応性イオンエッチングプロセスによる損傷を防ぐために、トレンチ520の側壁から薄い二酸化シリコン層(通常500〜1000Å)を、ケミカルドライエッチングによって取り除く。次に、犠牲酸化膜をトレンチ520上に成長させる。そして、トレンチ520の側壁を可能な限り平坦にするために、犠牲酸化膜及び残留するマスクの一部を、バッファードフッ酸を用いたエッチング(buffered oxide etch)又はフッ化水素酸を用いたエッチング(HF etch)によって除去する。
次に、図5bに示すように、トレンチ520内に二酸化シリコン層524を成長させる。二酸化シリコン層(以下、酸化物層とも呼ぶ。)524の厚さは、このトレンチ520と、次に形成されるトレンチとの間の直径の差(したがって、この結果形成される環状の棚の径方向の幅)を決定する。次に、トレンチ520の底部から酸化物層524を取り除く。
次に、図5cに示すように、トレンチ520の露出された底部を貫通して、第2のトレンチ520をエッチングする。この実施例では、トレンチ520の深さは、トレンチ520の深さと同じになるように形成する。すなわち、トレンチ520は、ボディ領域の底部とnにドープされた基板502の上面との間に存在するエピタキシャル層501の部分の厚さの約1/(x+1)の深さにエッチングする。これにより、トレンチ520の底部は、ボディ領域の底部から2/(x+1)の深さに位置することとなる。
次に、図5dに示すように、まず、トレンチ520の壁に酸化物層524を成長させることによって、第3のトレンチ520を形成する。ここでも、二酸化シリコン層524の厚さは、トレンチ520と、トレンチ520との間の直径の差(したがって、この結果形成される環状の棚の径方向の幅)を決定する。次に、トレンチ520の底部から酸化物層524を取り除く。このプロセスは、所望の数のトレンチが形成され、したがって、所望の数の環状の棚が形成できるまで必要な回数繰り返し行う。例えば、図5dでは、4個のトレンチ520〜520が形成されている。
次に、図5eに示すように、4個のトレンチ520〜520の側壁に形成された各酸化物層をエッチングによって取り除くことにより、環状の棚546〜546を形成する。次に、トレンチ520〜520内に、略均一の厚さを有する酸化物層540を形成する。酸化物層540の厚さは、注入された原子が、トレンチ520〜520の側壁に隣接するシリコンに透過することを防止するのに十分な厚であって、且つ環状の棚546〜546及びトレンチ底部555において、注入された原子が酸化物層540の一部を透過できる厚さにする必要がある。
トレンチ520〜520の直径は、最終的に形成される環状の棚546〜546及びトレンチ底部555が同じ表面積を有するように選択する。これにより、環状の棚546〜546及びトレンチ底部555に不純物が注入されると、この結果形成される各ドープ領域は、同じ電荷を有するようになる。これに代えて、トレンチの頂部から底部に亘る平均電荷が同じになるように、環状の棚546〜546間の距離を変化させてもよい。
次に、図5fに示すように、棚546〜546及びトレンチ底部555に設けられた酸化物層540を介して、ホウ素等の不純物を注入する。不純物の総ドーズ量及び注入エネルギは、後に拡散工程を行った後に、エピタキシャル層501に残留する不純物の量が、最終的な半導体デバイスで要求される降伏電圧を満足するように選択する。次に、高温拡散工程を行い、先に注入された不純物528を縦方向(vertically)及び横方向(laterally)に「ドライブイン(drive-in)」し、これによりドープ領域(doped section)550〜550を形成する。ここでは、特に、隣接するドープ領域550〜550が互いに重なり合い、図3に示すコラムと同様の、図5fに示すような種類の連続的なドープされたコラムが形成されるように拡散を行う。
次に、半導体デバイスの特性に悪影響を与えない材料を個々のトレンチ520〜520から形成される雛壇状のトレンチに埋め込む。このような材料としては、以下に限定されるものではないが、例えば、熱成長による二酸化シリコン、及びその他の二酸化シリコン窒化シリコンのような堆積される誘電体、並びにこれらの又は他の材料の熱成長層及び堆積層の組合せ等がある。そして、図5fに示すように、この構造体の表面を平坦化(planarize)する。
図5fに示す構造体を製造する上述した処理工程のシーケンスにより、数多くの様々な半導体パワーデバイスに1つ以上の一連のドープされたコラムを有する電圧維持領域を作ることができる。上述のように、このような電力用半導体素子としては、縦型DMOS、V溝DMOS、トレンチDMOSのようなMOSFET、IGBT、の他のMOSゲートデバイス、ダイオード及びバイポーラトランジスタが含まれる。例えば、図4は、図5に示す電圧維持領域上に形成することができるMOSFETの具体例を示している。なお、図5a〜図5fでは、1つの雛壇状のトレンチを示しているが、本発明では、電圧維持領域において、1つ以上の雛壇状のトレンチを用いて、任意の数のドープされたコラムを形成してもよい。
図5に示すような電圧維持領域を形成した後、次のような工程によって図4に示すようなMOSFETが完成する。まず、活性領域のマスクを形成した後、ゲート酸化物層を成長させる。次に、多結晶シリコンを堆積させ、不純物をドープし、酸化させる。次に、ポリシリコン層をマスクし、ゲート領域を形成する。次に、従来と同様のマスキング工程、打込み工程及び拡散工程を用いて、pにドープされた深いボディ領域405bを形成する。pにドープされた深いボディ領域405bは、例えば、20〜200keVで、イオン注入量を約1×1014〜5×1015イオン/cmとして、ホウ素を注入する。同様の手法により、浅いボディ領域405aも形成する。浅いボディ領域405aには、20〜100keVで、イオン注入量を約1×1013〜5×1014イオン/cmとして、ホウ素を注入する
次に、フォトレジストマスキングプロセスによってソース領域407を画定するパターンのマスク層を形成する。続いて、イオン注入及び拡散によってソース領域407を形成する。ソース領域407には、例えば、20〜100keVで、標準的には2×1015〜1.2×1016イオン/cmの濃度でヒ素をイオン注入するイオン注入後、ヒ素は、約0.5〜2.0μmの深さに拡散する。ボディ領域の深さは、標準的には約1〜3μmとし、pにドープされた深いボディ領域405bは、(これを設ける場合は)これより若干深く形成する。最後に、従来の方法でマスク層を除去する。DMOSトランジスタは、従来の方法で酸化物層を形成及びパターン形成し、コンタクト開口部(contact opening)を形成することにより完成する。更に、金属層を蒸着、マスキングして、ソース及びボディ領域とゲート電極とを画定する。マスクは、パッドコンタクトを画定するためにも使用する。そして、基板の底面にドレインコンタクト層を形成する。
ここでは、パワーMOSFETを製造するための特定の一連のプロセスについて説明したが、本発明の範囲内で他のプロセスを用いることもできる。例えば、pにドープされた深いボディ領域405bは、ゲート領域を画定する以前に形成してもよい。更に、トレンチを形成する前にpにドープされた深いボディ領域405bを形成してもよい。幾つかのDMOS構造では、pにドープされたボディ領域は、pにドープされたボディ領域よりも浅く形成してもよく、更に幾つかの具体例では、pにドープされたボディ領域を設けなくてもよい。
以上、様々な実施例を詳細に図示し、説明したが、上述の説明から、本発明に基づくこれらの実施例を修正及び変更することができ、このような修正及び変更は、請求の範囲に基づく本発明の主旨及び範囲から逸脱するものではない。特定の一実施例においては、本発明に基づく方法を用いて、各半導体領域の伝導性が上述の実施例とは逆の半導体パワーデバイスを製造することもできる。更に、本発明に基づく半導体パワーデバイスを製造するために必要な工程を縦型DMOSトランジスタを例に説明したが、ここに開示した手法を用いて、例えばダイオード、バイポーラトランジスタ、パワーJFET、IGBT、MCT及びこの他のMOSゲートパワーデバイスを始めとするこの他のDMOSFET及びこの他の半導体パワーデバイスを製造することもできる。
従来のパワーMOSFET構造の断面図である。 従来のパワーMOSFETの単位面積当りのオン抵抗を降伏電圧の関数として示すグラフ図である。 図1に示す構造に比べて、同じ電圧で、より低い単位面積当りのオン抵抗で動作するよう設計された、ボディ領域の下方に設けられたp型不純物がドープされた領域を有する電圧維持領域を含むMOSFET構造を示す図である。 本発明に基づいて構成されたMOSFET構造を示す図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。 本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。

Claims (32)

  1. A.第1の伝導型の基板を準備する工程と、
    B.1.上記基板上に、第1の伝導型又は第2の伝導型のエピタキシャル層を成長させる工程と、
    2.上記エピタキシャル層内に、最下層の部分がトレンチ底面を画定し隣接する部分の間にそれぞれ1つの環状の棚を画定し、それぞれ幅が異なる、当該雛壇状のトレンチを形成する複数の部分を有する少なくとも1つの雛壇状のトレンチを形成する工程と、
    3.上記雛壇状のトレンチの壁、上記環状の棚及び上記トレンチ底に沿ってバリア材を堆積させる工程と、
    4.上記エピタキシャル層とは逆の伝導型の不純物を、上記環状の棚及び上記トレンチ底に堆積されたバリア層を通して、該エピタキシャル層の上記雛壇状のトレンチに隣接した領域にイオン注入して、少なくとも1つの環状のドープ領域及び他のドープ領域を形成する工程と、
    5.上記少なくとも1つの環状のドープ領域及び他のドープ領域で上記不純物を拡散させて、該環状のドープ領域と該他のドープ領域とが互いに重なり合うようにし、上記エピタキシャル層内に連続してドープされたコラムを形成する工程と、
    6.上記雛壇状のトレンチにフィラ材料を堆積して、該雛壇状のトレンチを埋め込む工程とによって、上記基板上に電圧維持領域を形成する工程と、
    C.上記電圧維持領域上に、上記エピタキシャル層の伝導型とは逆の伝導型の少なくとも1つの領域を形成して、該領域と該エピタキシャル層との間に接合を画定する工程とを有する半導体パワーデバイスの製造方法。
  2. 上記少なくとも1つの雛壇状のトレンチを形成する工程は、上記雛壇状のトレンチの複数の部分のうちの最も幅広の部分から最も幅狭の部分の順に、該雛壇状のトレンチの複数の部分を順次エッチングする工程を有することを特徴とする請求項1記載の半導体パワーデバイスの製造方法。
  3. 上記最も幅狭の部分は、上記エピタキシャル層内において、上記最も幅広の部分よりも上記基板に近い深さに位置することを特徴とする請求項2記載の半導体パワーデバイスの製造方法。
  4. 上記雛壇状のトレンチの複数の部分は、互いに共通の中心軸を有するように配置されていることを特徴とする請求項1記載の半導体パワーデバイスの製造方法。
  5. 上記工程Cは、
    ゲート誘電体領域上にゲート導電層を形成する工程と、
    上記エピタキシャル層内に、該エピタキシャル層とは逆の伝導型の第1及び第2のボディ領域を形成して、該第1及び第2のボディ領域間にドリフト領域を画定する工程と、
    上記第1及び第2のボディ領域内に、上記エピタキシャル層と同じ伝導型の第1及び第2のソース領域をそれぞれ形成する工程とを更に有することを特徴とする請求項1記載の半導体パワーデバイスの製造方法。
  6. 上記バリア材は、酸化物材料であることを特徴とする請求項1記載の半導体パワーデバイスの製造方法。
  7. 上記酸化物材料は、二酸化シリコンであることを特徴とする請求項6記載の半導体パワーデバイスの製造方法。
  8. xを上記電圧維持領域に形成する環状のドープ領域の所定の数として、上記エピタキシャル層のうち、上記接合と、該エピタキシャル層の上記基板面との所定の距離の1/(x+1)だけ上記雛壇状のトレンチの第1の部分をエッチングする工程を更に有し、
    上記所定数の環状のドープ領域は、全体で上記連続してドープされたコラムを画定することを特徴とする請求項1記載の半導体パワーデバイスの製造方法。
  9. 上記雛壇状のトレンチに埋め込む材料は、誘電体材料であることを特徴とする請求項1記載の半導体パワーデバイスの製造方法。
  10. 上記誘電体材料は、二酸化シリコンであることを特徴とする請求項9記載の半導体パワーデバイスの製造方法。
  11. 上記誘電体材料は、窒化シリコンであることを特徴とする請求項9記載の半導体パワーデバイスの製造方法。
  12. 上記不純物は、ホウ素であることを特徴とする請求項1記載の半導体パワーデバイスの製造方法。
  13. 上記ボディ領域は、深いボディ領域を有することを特徴とする請求項5記載の半導体パワーデバイスの製造方法。
  14. 上記雛壇状のトレンチは、該雛壇状のトレンチの複数の部分のうちの第1の部分を画定するマスク層を設け、該マスク層によって画定される該雛壇状のトレンチの第1の部分をエッチングすることによって形成されることを特徴とする請求項1記載の半導体パワーデバイスの製造方法。
  15. 上記雛壇状のトレンチの第1の部分の壁に沿って、所定の厚さの酸化物層を堆積させる工程を更に有する請求項14記載の半導体パワーデバイスの製造方法。
  16. 上記酸化物層は、第2のマスク層として機能し、
    上記雛壇状のトレンチは、該雛壇状のトレンチの第1の部分の底面を貫通して、上記第2のマスク層によって画定される該雛壇状のトレンチの第2の部分をエッチングすることによって形成される工程を更に有する請求項15記載の半導体パワーデバイスの製造方法。
  17. 上記酸化物層の所定の厚さは、上記環状の棚の表面積と、上記トレンチ底の表面積とが互いに等しくなるように選択されることを特徴とする請求項16記載の半導体パワーデバイスの製造方法。
  18. 上記ボディ領域は、上記基板に不純物を注入して、拡散させることによって形成されることを特徴とする請求項5記載の半導体パワーデバイスの製造方法。
  19. 上記半導体パワーデバイスは、縦型二重拡散金属酸化膜半導体、V溝二重拡散金属酸化膜半導体、トレンチ二重拡散金属酸化膜半導体電界効果トランジスタ、絶縁ゲートバイポーラトランジスタ及びバイポーラトランジスタからなるグループから選択されることを特徴とする請求項1記載の半導体パワーデバイスの製造方法。
  20. 上記各棚は、上記トレンチ底の面積に等しい面積を有し、隣り合う棚間の距離は、該トレンチ底と、最下位の棚との間の距離に等しいことを特徴とする請求項1記載の半導体パワーデバイスの製造方法。
  21. 第1の伝導型の基板と、
    上記基板上に形成された電圧維持領域とを備え、
    上記電圧維持領域は、
    第1の伝導型又は第2の伝導型のエピタキシャル層と、
    上記エピタキシャル層内に位置し、最下層の部分がトレンチ底面を画定し隣接する部分の間にそれぞれ1つの環状の棚を画定し、それぞれ幅が異なる、当該雛壇状のトレンチを形成する複数の部分を有する少なくとも1つの雛壇状のトレンチと、
    上記エピタキシャル層内の上記環状の棚及び上記トレンチ底の下方に及びこれらに隣接して位置し、該エピタキシャル層とは逆の伝導型の不純物を含む少なくとも1つの環状のドープ領域及び他のドープ領域から形成された上記エピタキシャル層とは逆の伝導型の不純物を含む、該環状のドープ領域と該他のドープ領域とが互いに重なりあうように形成された少なくとも1つのコラムと、
    上記雛壇状のトレンチに埋め込まれたフィラ材料と、
    上記エピタキシャル層とは逆の伝導型を有し、上記電圧維持領域上に堆積され、該エピタキシャル層との間に接合を画定する少なくとも1つの活性領域とを有することを特徴とする半導体パワーデバイス。
  22. 上記雛壇状のトレンチの複数の部分は、上記雛壇状のトレンチの複数の部分のうちの、最も幅狭の部分と、最も幅広の部分とを含み、該最も幅狭の部分は、上記エピタキシャル層内において、最も幅広の部分よりも上記基板に近い深さに位置することを特徴とする請求項21記載の半導体パワーデバイス。
  23. 上記雛壇状のトレンチの複数の部分は、互いに共通の中心軸を有するように配置されていることを特徴とする請求項22記載の半導体パワーデバイス。
  24. xを上記電圧維持領域に形成する環状のドープ領域の所定の数として、上記雛壇状のトレンチは、上記エピタキシャル層のうち、上記接合と、該エピタキシャル層の上記基板面との所定の距離の1/(x+1)だけエッチングされて形成された第1の部分を有することを特徴とする請求項21記載の半導体パワーデバイス。
  25. 上記トレンチに埋め込む材料は、誘電体材料であることを特徴とする請求項21記載の半導体パワーデバイス。
  26. 上記誘電体材料は、二酸化シリコンであることを特徴とする請求項25記載の半導体パワーデバイス。
  27. 上記誘電体材料は、窒化シリコンであることを特徴とする請求項25記載の半導体パワーデバイス。
  28. 上記不純物は、ホウ素であることを特徴とする請求項21記載の半導体パワーデバイス。
  29. 上記少なくとも1つの活性領域は、
    ゲート誘電体及び該ゲート誘電体上に形成されたゲート導電層と、
    上記エピタキシャル層内に位置し、第2の伝導を有し、それらの間にドリフト領域を画定する第1及び第2のボディ領域と、
    上記第1及び第2のボディ領域内にそれぞれ形成された第1及び第2のソース領域とを有することを特徴とする請求項21記載の半導体パワーデバイス。
  30. 上記ボディ領域は、深いボディ領域を有することを特徴とする請求項29記載の半導体パワーデバイス。
  31. 上記雛壇状のトレンチは、円形の断面を有することを特徴とする請求項21記載の半導体パワーデバイス。
  32. 上記雛壇状のトレンチは、正方形、長方形、八角形、及び六角形からなるグループから選択される断面形状を有することを特徴とする請求項21記載の半導体パワーデバイス。
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Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7736976B2 (en) * 2001-10-04 2010-06-15 Vishay General Semiconductor Llc Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands
US6649477B2 (en) * 2001-10-04 2003-11-18 General Semiconductor, Inc. Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands
US6686244B2 (en) * 2002-03-21 2004-02-03 General Semiconductor, Inc. Power semiconductor device having a voltage sustaining region that includes doped columns formed with a single ion implantation step
US7015104B1 (en) 2003-05-29 2006-03-21 Third Dimension Semiconductor, Inc. Technique for forming the deep doped columns in superjunction
US7087472B2 (en) * 2003-07-18 2006-08-08 Semiconductor Components Industries, L.L.C. Method of making a vertical compound semiconductor field effect transistor device
JP4500530B2 (ja) * 2003-11-05 2010-07-14 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
DE102004015921B4 (de) * 2004-03-31 2006-06-14 Infineon Technologies Ag Rückwärts sperrendes Halbleiterbauelement mit Ladungskompensation
US7400014B2 (en) * 2004-04-20 2008-07-15 International Rectifier Corporation ACCUFET with schottky source contact
US7465986B2 (en) * 2004-08-27 2008-12-16 International Rectifier Corporation Power semiconductor device including insulated source electrodes inside trenches
JP4491307B2 (ja) * 2004-09-21 2010-06-30 トヨタ自動車株式会社 半導体装置およびその製造方法
CN101189710B (zh) * 2005-04-22 2011-05-04 艾斯莫斯技术公司 具有氧化物衬里沟槽的超结器件和制造具有氧化物衬里沟槽的超结器件的方法
US20070012983A1 (en) * 2005-07-15 2007-01-18 Yang Robert K Terminations for semiconductor devices with floating vertical series capacitive structures
US7446018B2 (en) 2005-08-22 2008-11-04 Icemos Technology Corporation Bonded-wafer superjunction semiconductor device
US7554137B2 (en) * 2005-10-25 2009-06-30 Infineon Technologies Austria Ag Power semiconductor component with charge compensation structure and method for the fabrication thereof
US7768064B2 (en) * 2006-01-05 2010-08-03 Fairchild Semiconductor Corporation Structure and method for improving shielded gate field effect transistors
CN100517592C (zh) * 2006-04-30 2009-07-22 中芯国际集成电路制造(上海)有限公司 改进浅沟槽隔离间隙填充工艺的方法
US8659074B2 (en) * 2007-01-09 2014-02-25 Maxpower Semiconductor, Inc. Semiconductor device
US8564057B1 (en) 2007-01-09 2013-10-22 Maxpower Semiconductor, Inc. Power devices, structures, components, and methods using lateral drift, fixed net charge, and shield
US7723172B2 (en) 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US20090053869A1 (en) * 2007-08-22 2009-02-26 Infineon Technologies Austria Ag Method for producing an integrated circuit including a trench transistor and integrated circuit
US8012806B2 (en) 2007-09-28 2011-09-06 Icemos Technology Ltd. Multi-directional trenching of a die in manufacturing superjunction devices
EP2081233A1 (de) * 2007-12-21 2009-07-22 SEMIKRON Elektronik GmbH & Co. KG Leistungsdiode mit grabenförmigen Anodenkontaktbereich
CN101510557B (zh) 2008-01-11 2013-08-14 艾斯莫斯技术有限公司 具有电介质终止的超结半导体器件及制造该器件的方法
US7795045B2 (en) * 2008-02-13 2010-09-14 Icemos Technology Ltd. Trench depth monitor for semiconductor manufacturing
US7846821B2 (en) * 2008-02-13 2010-12-07 Icemos Technology Ltd. Multi-angle rotation for ion implantation of trenches in superjunction devices
CN102318045B (zh) * 2008-02-14 2014-08-06 马克斯半导体股份有限公司 改良式击穿电压的边缘端点
JP2011512677A (ja) 2008-02-14 2011-04-21 マックスパワー・セミコンダクター・インコーポレイテッド 半導体素子構造及び関連プロセス
US8030133B2 (en) 2008-03-28 2011-10-04 Icemos Technology Ltd. Method of fabricating a bonded wafer substrate for use in MEMS structures
US7911021B2 (en) * 2008-06-02 2011-03-22 Maxpower Semiconductor Inc. Edge termination for semiconductor devices
US7910439B2 (en) * 2008-06-11 2011-03-22 Maxpower Semiconductor Inc. Super self-aligned trench MOSFET devices, methods, and systems
WO2009154882A2 (en) * 2008-06-20 2009-12-23 Maxpower Semiconductor Inc. Semiconductor power switches having trench gates
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
US8829624B2 (en) * 2008-06-30 2014-09-09 Fairchild Semiconductor Corporation Power device with monolithically integrated RC snubber
US8310001B2 (en) 2008-07-15 2012-11-13 Maxpower Semiconductor Inc. MOSFET switch with embedded electrostatic charge
WO2010014281A1 (en) * 2008-07-30 2010-02-04 Maxpower Semiconductor Inc. Semiconductor on insulator devices containing permanent charge
WO2010014283A1 (en) * 2008-07-30 2010-02-04 Max Power Semiconductor Inc. Lateral devices containing permanent charge
US7960783B2 (en) * 2008-08-25 2011-06-14 Maxpower Semiconductor Inc. Devices containing permanent charge
EP2330617A4 (en) 2008-09-01 2012-01-25 Rohm Co Ltd SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
WO2010065428A2 (en) * 2008-12-01 2010-06-10 Maxpower Semiconductor Inc. Mos-gated power devices, methods, and integrated circuits
US7989293B2 (en) * 2009-02-24 2011-08-02 Maxpower Semiconductor, Inc. Trench device structure and fabrication
US8319278B1 (en) 2009-03-31 2012-11-27 Maxpower Semiconductor, Inc. Power device structures and methods using empty space zones
WO2010120704A2 (en) * 2009-04-13 2010-10-21 Maxpower Semiconductor Inc. Power semiconductor devices, methods, and structures with embedded dielectric layers containing permanent charges
US8847307B2 (en) 2010-04-13 2014-09-30 Maxpower Semiconductor, Inc. Power semiconductor devices, methods, and structures with embedded dielectric layers containing permanent charges
JP2010272758A (ja) * 2009-05-22 2010-12-02 Hitachi High-Technologies Corp 被エッチング材のプラズマエッチング方法
US20110084332A1 (en) * 2009-10-08 2011-04-14 Vishay General Semiconductor, Llc. Trench termination structure
DE102009060072B4 (de) * 2009-12-22 2017-05-11 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu seiner Herstellung
CN102403256B (zh) * 2010-09-08 2014-02-26 上海华虹宏力半导体制造有限公司 赝埋层及制造方法、深孔接触及三极管
US8629020B2 (en) 2010-10-25 2014-01-14 Electronics & Telecommunications Research Institute Semiconductor device and method of fabricating the same
KR101106535B1 (ko) * 2011-04-15 2012-01-20 페어차일드코리아반도체 주식회사 전력용 반도체 소자 및 그 제조방법
US8680607B2 (en) * 2011-06-20 2014-03-25 Maxpower Semiconductor, Inc. Trench gated power device with multiple trench width and its fabrication process
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
US8765609B2 (en) * 2012-07-25 2014-07-01 Power Integrations, Inc. Deposit/etch for tapered oxide
KR101832334B1 (ko) * 2013-03-05 2018-02-27 매그나칩 반도체 유한회사 반도체소자 및 그 제조방법
US9741851B2 (en) * 2013-05-13 2017-08-22 Alpha And Omega Semiconductor Incorporated Trench junction barrier controlled Schottky
CN104183494B (zh) * 2013-05-24 2017-04-12 帅群微电子股份有限公司 沟渠式功率金属氧化物半导体结构与其形成方法
TWI512887B (zh) * 2013-05-24 2015-12-11 Super Group Semiconductor Co Ltd Gutter type power gold - oxygen semiconductor structure and its forming method
KR101514537B1 (ko) 2013-08-09 2015-04-22 삼성전기주식회사 전력 반도체 소자 및 그 제조 방법
DE102013217768A1 (de) * 2013-09-05 2015-03-05 Robert Bosch Gmbh Verfahren zur Herstellung eines Substrats, Substrat, Metall-Oxid-Halbleiter-Feldeffekttransistor mit einem Substrat, mikroelektromechanisches System mit einem Substrat, und Kraftfahrzeug
JP6563639B2 (ja) * 2014-11-17 2019-08-21 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
CN109713041B (zh) * 2018-12-27 2022-05-24 四川立泰电子有限公司 一种适用于超结dmos器件的改良结构
DE102019119020A1 (de) * 2019-07-12 2021-01-14 Infineon Technologies Ag Siliziumcarbid-vorrichtung mit kompensationsschicht und verfahren zur herstellung
CN115188804B (zh) * 2022-09-14 2022-11-15 江苏长晶科技股份有限公司 一种超结半导体器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US6376878B1 (en) * 2000-02-11 2002-04-23 Fairchild Semiconductor Corporation MOS-gated devices with alternating zones of conductivity
JP2002353447A (ja) * 2001-05-30 2002-12-06 Fuji Electric Co Ltd 半導体装置
US6576516B1 (en) * 2001-12-31 2003-06-10 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4140558A (en) 1978-03-02 1979-02-20 Bell Telephone Laboratories, Incorporated Isolation of integrated circuits utilizing selective etching and diffusion
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
GB2089119A (en) * 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US4419150A (en) 1980-12-29 1983-12-06 Rockwell International Corporation Method of forming lateral bipolar transistors
US4569701A (en) 1984-04-05 1986-02-11 At&T Bell Laboratories Technique for doping from a polysilicon transfer layer
USH204H (en) 1984-11-29 1987-02-03 At&T Bell Laboratories Method for implanting the sidewalls of isolation trenches
US4711017A (en) 1986-03-03 1987-12-08 Trw Inc. Formation of buried diffusion devices
US4719185A (en) * 1986-04-28 1988-01-12 International Business Machines Corporation Method of making shallow junction complementary vertical bipolar transistor pair
US4893160A (en) 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure
JPH01136369A (ja) * 1987-11-21 1989-05-29 Toshiba Corp 過電圧保護機能付半導体装置の製造方法
JP2733271B2 (ja) 1988-12-23 1998-03-30 シャープ株式会社 半導体装置の製造方法
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5488236A (en) * 1994-05-26 1996-01-30 North Carolina State University Latch-up resistant bipolar transistor with trench IGFET and buried collector
US6228719B1 (en) * 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
US5719409A (en) * 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
US6097076A (en) * 1997-03-25 2000-08-01 Micron Technology, Inc. Self-aligned isolation trench
US5981332A (en) * 1997-09-30 1999-11-09 Siemens Aktiengesellschaft Reduced parasitic leakage in semiconductor devices
DE19843959B4 (de) * 1998-09-24 2004-02-12 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem sperrenden pn-Übergang
US6194741B1 (en) * 1998-11-03 2001-02-27 International Rectifier Corp. MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance
US6291856B1 (en) * 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
DE19854915C2 (de) * 1998-11-27 2002-09-05 Infineon Technologies Ag MOS-Feldeffekttransistor mit Hilfselektrode
US6380569B1 (en) * 1999-08-10 2002-04-30 Rockwell Science Center, Llc High power unipolar FET switch
DE19943143B4 (de) 1999-09-09 2008-04-24 Infineon Technologies Ag Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung
DE19947020B4 (de) * 1999-09-30 2006-02-23 Infineon Technologies Ag Kompensationsbauelement mit variabler Ladungsbilanz und dessen Herstellungsverfahren
US6475864B1 (en) * 1999-10-21 2002-11-05 Fuji Electric Co., Ltd. Method of manufacturing a super-junction semiconductor device with an conductivity type layer
JP4371521B2 (ja) 2000-03-06 2009-11-25 株式会社東芝 電力用半導体素子およびその製造方法
IT1320016B1 (it) * 2000-04-04 2003-11-12 St Microelectronics Srl Procedimento per la fabbricazione di strutture di giunzione a saccheprofonde.
JP4965756B2 (ja) * 2000-04-12 2012-07-04 株式会社東芝 半導体装置
GB0010041D0 (en) 2000-04-26 2000-06-14 Koninkl Philips Electronics Nv Trench semiconductor device manufacture
US6509240B2 (en) * 2000-05-15 2003-01-21 International Rectifier Corporation Angle implant process for cellular deep trench sidewall doping
US6468847B1 (en) 2000-11-27 2002-10-22 Power Integrations, Inc. Method of fabricating a high-voltage transistor
US6509220B2 (en) * 2000-11-27 2003-01-21 Power Integrations, Inc. Method of fabricating a high-voltage transistor
US6608350B2 (en) * 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
US6649477B2 (en) * 2001-10-04 2003-11-18 General Semiconductor, Inc. Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands
US6465304B1 (en) * 2001-10-04 2002-10-15 General Semiconductor, Inc. Method for fabricating a power semiconductor device having a floating island voltage sustaining layer
US6656797B2 (en) 2001-12-31 2003-12-02 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and ion implantation
US6566201B1 (en) 2001-12-31 2003-05-20 General Semiconductor, Inc. Method for fabricating a high voltage power MOSFET having a voltage sustaining region that includes doped columns formed by rapid diffusion
US6750104B2 (en) * 2001-12-31 2004-06-15 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching using an etchant gas that is also a doping source
US6686244B2 (en) 2002-03-21 2004-02-03 General Semiconductor, Inc. Power semiconductor device having a voltage sustaining region that includes doped columns formed with a single ion implantation step

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US6376878B1 (en) * 2000-02-11 2002-04-23 Fairchild Semiconductor Corporation MOS-gated devices with alternating zones of conductivity
JP2002353447A (ja) * 2001-05-30 2002-12-06 Fuji Electric Co Ltd 半導体装置
US6576516B1 (en) * 2001-12-31 2003-06-10 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon

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