TW200305970A - Power semiconductor device having a voltage sustaining region that includes doped columns formed with a single ion implantation step - Google Patents

Power semiconductor device having a voltage sustaining region that includes doped columns formed with a single ion implantation step Download PDF

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Description

(1) (1)200305970 玖、發明說明 【發明所屬之技術領域】 廣義言之，本發明與半導體裝置有關，更明確地說， 與功率MOSFET裝置有關。 【先前技術】 功率MOSFET裝置被用於諸如汽車的電氣系統、電源 極供應器以及功率管理等應用中。這類裝置在off狀態時 須承受高電壓，同時在on狀態時須有很小的壓降及很大 電流。 圖1說明N通道功率MOSFET的典型結構。成形在 N +矽基體2上的N-磊晶矽層1中包含了裝置中兩個 MOSFET 格的 ρ -本體區（p-body region)5a 及 6a 及 N +源極 區7及8。P-本體區5及6中也可能包括深p-本體區5b及 6b。源極·本體電極1 2延伸橫跨磊晶層1的某部分表面， 接觸到源極及本體區。兩個格的N-型汲極區是由N-磊晶 層1延伸到圖1之半導體上表面的部分所形成。汲極電極 配置在N +基體2的底部。被隔離的閘極電極1 8典型上是 複晶矽’主要是覆蓋位於裝置之兩本體區間之表面的部分 汲極區之上，且被一介電薄層（通常是二氧化矽）將其與本 體及汲極隔開。當有一相對於源極與本體電極適當的正電 壓施加於閘極時，位於源極與汲極間之本體區的表面形成 一通道。 圖1所示習知高電壓MOSFET的on電阻絕大部分是 (2) (2)200305970 由磊晶層1中的漂移區（drift zone)電阻所決定。漂移區的 電阻則是由摻雜以及磊晶層1的厚度決定。不過，爲提高 裝置的崩潰電壓，磊晶層1的摻雜濃度必須降低，同時層 的厚度要加厚。圖2之曲線20顯示習知M0SFET之單位 面積的on電阻與崩潰電壓的函數關係。不幸的是，如曲 線2 0所示，裝置的ο η電阻隨著它的崩潰電壓快速地增加 。當MOSFET是在較高的電壓中工作時，此快速增加的電 阻就發生問題，特別是當電壓高過數百伏時更嚴重。 圖3顯示在高電壓中操作且οη電阻低的M0SFET設 s十。此 MOSFET 揭不於 Proceedings of the IEDΜ，1998, Ρ·683的報告 No· 26.2。此 MOSFET與圖 2所示的習知 MOSFET類似，不同之處是它包括了 p_型摻雜區40與42 ，從本體區5及6的下方一直延伸進入裝置的漂移區。p-型摻雜區40與42在漂移區中定義了被n-型摻雜柱形區 (column)隔開的柱形區，η_型柱形區是由磊晶層1毗鄰ρ· 型摻雜區40與42的部分所定義。摻雑類型相反的柱形區 相互交替，致使反向電壓不僅如習知MOSFET在垂直方向 建立’同時也在水平方向建立。結果是，此裝置可獲致與 習知裝置相同的反向電壓，同時可減少磊晶層1的厚度， 並可提高漂移區內的摻雜濃度。圖2中的曲線25顯示圖 3所示MOSFET之單位面積的on電阻與崩潰電壓的函數 關係。很明顯，相較於圖1所示的裝置，在較高的工作電 壓’此裝置的on電阻實質地降低，基本上，011電阻是隨 著崩潰電壓線性地增加。 -6 - (3) (3)200305970 圖3所示裝置之工作特性之所以增進的原因，乃是基 於電晶體之漂移區內的電荷補償。易言之’漂移區內的摻 雜實質地增加’例如’增加一個數量級或更多，且額外的 電荷被摻雜類型相反的額外柱形區抵消。因此，電晶體的 截止電壓保持不變。當裝置在on狀態時，摻雜類型相反 的電荷補償柱形區對電流的傳導沒有貢獻。電晶體所想要 的這些特性，完全視摻雜類型相反之毗鄰柱形區所能獲致 的電荷補償程度而定。不幸的是，柱形區內雜質梯度的不 均勻性很難避免，這是因爲在製造這些柱形區期間，能用 來控制的處理參數有限。例如，跨過柱形區與基體間之介 面以及柱形區與P-本體區間之介面的擴散，會使得柱形區 中靠近這些介面附近的雜質濃度改變。 如圖3所示的結構可以使用多次磊晶沈積步驟製造， 在每次磊晶之後摻雜適當的雜質。不幸的是，執行磊晶沈 積步驟的成本太高，因此，以此方法製造此結構過於昂貴 。製造這類裝置的另一技術見於共同待審的美國專利申請 案，序號[G S 1 5 8]，該技術是連續蝕刻不同深度的溝。在 每一個蝕刻步驟之後在溝的整個底部植入及擴散雜質材料 ，以形成一連續的摻雜區（即所謂的“浮島”），其集體的功 能即如圖3中所示的p-型摻雜區40與42。不過，使用浮 島技術之裝置的on電阻並無法與使用連續柱形區的相同 裝置一般地低。 因此，吾人想要提供一種製造如圖3所示M0SFET結 構的方法，所需的磊晶沈積步驟次數最少以降低製造成本 -7- (4) (4)200305970 ’同時，也有足夠的處理控制參數，以便在裝置之漂移區 內摻雜類型相反的毗鄰柱形區中可獲致高度的電荷補償。 【發明內容】 按照本發明提供一種成形功率半導體裝置的方法。該 方法從提供第一導電類型的基體，並在基體上成形電壓維 持區開始。電壓維持區按以下的方法成形。首先，在基體 上沈積一磊晶層。該磊晶層具有第一或第二導電類型。接 下來’在晶晶層內成形至少一個梯形溝。梯形溝具有溝的 底部以及複數個寬度不同的部分，其間定義至少一個環形 檯面。沿著溝的壁及底部沈積壁障材料。植入導電類型與 磊晶層之導電類型相反的雜質，並穿過襯於環形檯面及溝 底部的壁障材料進入磊晶層的毗鄰部分，以分別形成至少 一個環形摻雜區及另一個摻雜區。將環形摻雜區以及另一 個摻雜區內的雜質擴散，以致使這些區域相互重疊，藉以 在嘉晶層中形成一連續的摻雜柱形區。在梯形溝內沈積塡 充材料以實質地塡滿梯形溝。最後，在電壓維持區上成形 至少一個導電類型與磊晶層之導電類型相反的區域，以在 其間定義一接面。 按照本發明的另一態樣，成形梯形溝的步驟包括從梯 形溝的最大寬度的部分開始連續地蝕刻複數個部分，直到 寬度最小的部分結束。寬度最小部分位於磊晶層內的某一 深度’比最大寬度部分靠近基體。 按照本發明的另一態樣，梯形溝的複數個部分相互間 -8 - (5) (5)200305970 在同軸的位置。 可使用本發明製造的功率半導體裝置例如包括，垂直 DM〇S、V-槽 DMOS、溝 DM〇S MOSFET、IGBT、以及雙極 電晶體。 【實施方式】 以下是按照本發明在功率半導體裝置的電壓維持層中 成形P型柱形區之方法的一般描述。首先，在構成裝置之 電壓維持區的磊晶層中成形梯形溝。梯形溝是鈾刻在嘉晶 層中不同深度之兩或多個同軸的溝所構成。在嘉晶層中每 一個溝的直徑是深度愈深直徑愈小。吼鄰的溝在水平面相 接，由於毗鄰溝的直徑不同，因此，兩者間定義一環形檯 面。以單一的植入步驟在環形檯面與溝最深的底部植入p 型雜質材料。被植入的材料被擴散到電壓維持區中緊鄰檯 面及溝底部的下方部分。因此，被植入的材料形成一連續 的摻雜段，其結構如同同軸配置的圓形環。執行熱擴散步 驟以使毗鄰的摻雑段相互重疊，因此構成形如圖3所描繪 的連續摻雜柱形區。最後，在梯形溝中塡以不會對裝置特 性is成不利彭#的材料。可用來塡溝的例示性材料包括高 電阻的複矽、介電質（如二氧化矽）、或其它材料以及這些 材料的組合。 圖4顯示按照本發明之功率半導體裝置的構造。在 N +砂基體402上成形N -型磊晶砂層401，其內包含兩個 MOSFET格的P-本體區405及N +源極區407。如圖所示， (6) (6)200305970 P-本體區405a也包括深P-本體區405b。源極·本體電極 4 1 2延伸跨過磊晶層40 1某部分表面以接觸到源極及本體 區。兩個格的N -型汲極區是由N -磊晶層4 0 1延伸到半導 體上表面的部分構成。汲極電極配置在N +矽基體402的 底部。一包含氧化物及複矽層的被隔離閘極電極4 1 8覆於 通道與本體的汲極部分之上。P-型摻雜柱形區440與442 從P-本體區405的下方延伸到裝置的漂移區內。P-型摻雜 區440與442在漂移區內定義的柱形區被η-型摻雜柱形區 隔開，η-型摻雜柱形區是由磊晶層401毗鄰Ρ-型摻雜柱形 區440與442的部分所定義。如前所述，經由交替使用摻 雜類型相反的柱形區，此裝置之磊晶層40 1的厚度可以減 薄，漂移區內的摻雜濃度可以增加，但可以獲致與習知裝 置相同的反向電壓。 本發明的功率半導體裝置可以按照以下例示性的步驟 製造，各步驟說明於圖5(a)-5(f)。 首先，在習知N +摻雜的基體502上生長N-型摻雜的 磊晶層501。以400- 800伏且電阻係數5-40歐姆- cm的裝 置而言，磊晶層的厚度典型上是15-50微米。接下來，以 介電層覆蓋磊晶層501的表面以成形介電遮罩層，接著以 習知的曝光及製作圖案留下遮罩中定義溝520!之位置的 部分。溝5 20!是以反應離子蝕刻法透過遮罩的開口乾蝕 的初始深度，其範圍在5-15微米。特別是，如果“X”是所 想要之等間距、垂直配置之摻雜段的數量，溝5 20之初始 蝕刻的深度應大約爲磊晶層502之部分厚度的1/U + 1)， -10- (7) (7)200305970 該部分厚度爲後續成形之本體區的底與N +摻雜基體之頂 之間的厚度。如有需要，要將每一個溝的側壁整平。首先 ’可以使用乾化學蝕刻去除溝側壁的氧化物薄層（典型上 大約500- 1 000 Q)，以消除反應離子蝕刻製程所造成的損 壞。接下來，在溝520!內生長犧牲的二氧化砂層。犧牲 層可以經由緩衝執化物鈾刻或HF軸刻去除，以便得到儘 可能平滑的溝側壁。 在圖5(b)中’在溝520!內生長二氧化矽層52心。二 氧化砂層5 2 41的厚度將決定溝5 2 01與後續要成形之溝間 的直徑差（也就是環形檯面的徑向寬度）。接著去除溝52〇] 之底部的氧化物層524:。 在圖5(c)中，經由溝52Ch暴露出的底部蝕刻第二溝 5 2Ch。在本發明此實施例中，溝52〇2的深度與溝52Ch的深 度相同。易言之，溝52〇2的鈾刻量，大約等於本體區之 底部到N +摻雜基體間之磊晶層5 0 1厚度的1 / ( x + 1)。因此 ，溝52〇2的底部位在本體區之底部以下2/U+1)的深度。 在接下來的圖5(d)中成形第二溝52〇3，首先在溝520 2 的側壁上生長氧化物層5 2 4 2。同樣地，二氧化矽層5 2 4 2 的厚度將決定溝52〇2與溝52〇3間的直徑差（也就是環形檯 面的徑向寬度）。接著去除溝52(h之底部的氧化物層5 242 。此步驟重覆的次數與所要成形的溝數量相同，亦即產生 用以形成如圖3中所見之每一摻雜柱形區之摻雜段的數量 ，例如圖5(d)中顯示成形了 4個溝520”52〇4。 在圖5 (e)中，經由蝕刻去除位於溝5 2 05 2 〇4之側壁 -11 - (8) (8)200305970 的各氧化物材料層以定義環形檯面546卜54 63。接下來， 在溝5 2 0! - 5 2 〇4內生長厚度實質上均勻的氧化物層5 4 0。氧 化物層540的厚度要足以防止被植入的原子穿透溝的側壁 進入毗鄰的矽中，同時要允許植入的原子能穿過氧化物層 5 4 0位在環形檯面5 4 6! - 5 4 6 3及溝底部5 5 5的部分。 溝5 20卜5 2〇4的直徑要經過選擇，以使環形檯面546卜 5 4 6 3與溝底部都具有相同的表面積。按此方式，當將雜質 引入檯面與溝底部時，可使每一摻雜段都具有相同的總劑 量。或者，可以改變檯面間的距離，以使從溝的頂部到底 部呈現相同平均的劑量。 接下來，在圖5 (f)中，穿過位在環形檯面5 4 61 - 5 4 6 3 及溝底部5 5 5部分的氧化物層540將雜質（例如硼）植入。 雜質的總劑量與植义的能量要經過選擇，以便經過接下來 所執行的擴散步驟之後，留在磊晶層5 0 1內的雜質量要能 滿足裝置的崩潰要求。執行高溫擴散步驟以將植入的雜質 垂直與側向地"驅入”以產生摻雜段550卜55〇4。特別是，所 執行的擴散步驟要致使毗鄰的摻雜段5 5 01 - 5 5 0 4相互重疊 ，以產生如圖5(f)所示型態的連續摻雜柱形區，亦如圖3 中所描繪。 接著，在由個別溝520卜5 2〇4所構成的梯形溝內塡以 不會對裝置之特性造成不利影響的材料。例示性的材料包 括（但不限於）熱生長的二氧化砂、沈積的介電質，如二氧 化矽、氮化矽、或這些或其它材料的熱生長及沈積層的組 合。最後，將結構的表面整平，如圖5 (f)所示。 -12- (9) (9)200305970 經由前述製程步驟可得到圖5 (f)所描繪的結構’提供 具有一或多個摻雜柱形區的電壓維持層’在其上可製造多 種不同的功率半導體裝置。如前所述，這類功率半導體裝 置包括垂直 DM〇S、V-槽 DMOS、溝 DMOS MOSFET、 IGBT及其它的MOS-閘極裝置，以及二極體及雙極電晶體 。例如，圖4所示的MOSFET例即可成形在圖5所示的電 壓維持區上。須注意，雖然圖5中只顯示了 一個梯形溝， 但包含一電壓維持區的本發明可具有一個或多個梯形溝以 形成任何數量的摻雜柱形區。 一旦圖5所示的電壓維持區形成，即可按以下的方法 完成圖4所示的MOSFET。在活化區成形遮罩之後生長閘 極氧化物。接著沈積、摻雜及氧化複晶矽層。接著對複矽 層製作遮罩以形成閘極區。使用習知的遮罩、植入及擴散 步驟成形P +摻雜深本體區405b。例如，P +摻雜深本體區 是以 20到 200KeV的能量植入劑量大約 1x10^到 5x1 015/cm2的硼。淺本體區405a也是以相同的方法成形。 是以 20到 lOOKeV的能量植入劑量大約 lxi0”到 5xl〇]4/cm2 的硼。 接下來，使用光罩製程成形一製作有圖案的遮罩層以 定義源極區407。接著使用植入及擴散處理成形源極區 4〇7 °例如，以20到lOOKeV的能量植入劑量大約2xl〇]5 到IhlO’cm2的砷以形成源極區。在植入後’將砷擴散 到大約〇·5到2·〇微米的深度。本體區之深度的典型範圍 大約微米，Ρ +摻雜深本體區（如果存在）的深度稍深。 -13- (10) 200305970 以習知的方法蝕刻氧化物層以在正表面上形成接觸開 完成DMOS電晶體。沈積金屬層並製作遮罩以定義丨 本體及閘極電極。此外，使用接墊遮罩定義接觸接墊 後’在基體的底表面成形汲極接觸層。 須注意’雖然所揭示的是製造功率MOSFET的特 程順序’但也可以使用其它的製程順序，仍在本發明 圍內。例如，P +摻雜深本體區可以在定義閘極區之前 。也可以在成形溝前先成形p +摻雜深本體區。在 DM OS結構中，P +摻雜深本體區可比p_摻雜本體區淺 者，在些情況，甚至沒有P +摻雜深本體區。 雖然本文特別地說明及描述的各種實施例，但須 ，以上的教導也涵蓋了本發明的各種修改與變化，且 附申請專利範圍的要項內，不會偏離本發明的精神與 的範圍。例如，按照本發明的功率半導體裝置，其中 導體區域的導電性可以與本文所描述的相反。此外， 是使用垂直的DM〇S電晶體說明製造本發明之裝置所 例示性步驟，但其它的DM OS FET及其它的功率半導 置，諸如二極體、雙極電晶體、功率；JEFT、IBGT、 、以及其它M〇S ·閘極的功率裝置，也都可以依循以 教導製造。 【圖式簡單說明】 圖1顯示習知功率MOSFET結構的剖面圖。 圖2顯示習知功率MOSFET之單位面積on電阻 孔即 原極_ 。最 定製 的範 成形 某些 ，或 瞭解 在所 意欲 各半 雖然 需的 體裝 MCT 上的 與崩 -14- (11) 200305970 潰電壓的函數關係。 圖3顯示的MOSFET結構包括一電壓維持區，p型雜 質柱形區位於本體區下方，在與圖1所描繪之結構相同電 壓下，其設計能以更低的單位面積011電阻操作。 圖4顯示按照本發明所構造的MOSFET結構。 圖5(a)-(f)顯示用於製造按照本發明之電壓維持區構 造的例示性連續製程步驟。 元件對照表 1 :嘉晶ΐ夕層 2 :矽基體
5a : ρ-本體區 6a : p-本體區 5 b . ί朵p -本體區 6b :深ρ-本體區 7 :源極區 8 :源極區 1 2 :源極-本體電極 1 8 :閘極電極 40 : p-型摻雜區 42 : p-型摻雜區 401 : N-型磊晶矽層 402 : N +矽基體 405 : P-本體區 -15- (12)200305970 4〇7 : N +源極區 405 b :深P-本體區 412 :源極本體電極 4 1 8 :閘極電極 440 : P-型摻雜柱形區 442 : P-型摻雜柱形區 501 : N-型摻雜的磊晶層
5 02 : N +摻雜的基體 5 24ι ：二氧化矽層
5 2 01 ：第一溝 5 2〇2 :第二溝 52〇3 :第三溝 52〇4 :第四溝 5 242 :二氧化矽層 5 4 6 :環形檯面 5 40 :氧化物層 5 5 0 :摻雜段 5 5 5 :溝底部 -16-

Claims (1)

  1. (1) (1)200305970 拾、申請專利範圍 !· 一種成形功率半導體裝置的方法，其步驟包含： A.提供第一導電類型的基體； B ·在該基體上成形電壓維持區，其步驟包含： 1·在基體上沈積一嘉晶層，該嘉晶層具有第一 或第二導電類型； 2·在該磊晶層內成形至少一個梯形溝，該梯形 溝具有溝底部及複數個寬度不同的部分，其間定義至少一 個環形檯面； 3. 沿著該溝的壁及底部沈積壁障材料； 4. 穿過襯於該至少一個環形檯面及該溝底部的 壁障材料，將導電類型與磊晶層之導電類型相反的雜質植 入磊晶層的毗鄰部分，分別形成至少一個環形摻雜區及另 一個摻雜區； 5. 將該至少一個環形摻雜區及該另一個摻雜區 內的雜質擴散，以致使該至少一個環形摻雜區及該另一個 摻雜區相互重疊，藉以在該磊晶層內形成連續的摻雜柱形 區 *, 6. 在該梯形溝內沈積塡充材料，以實質地塡滿 該梯形溝；以及 C.在該電壓維持區上成形至少一個導電類型與磊 晶層之導電類型相反的區域以在其間定義一個接面。 2·如申請專利範圍第1項的方法，其中成形該至少 ~ 梯形溝的步驟包括從梯形溝寬度最大的部分開始連續 -17- (2) (2)200305970 蝕刻複數個部分，並在寬度最小的部分結束。 3 ·如申請專利範圍第2項的方法，其中該寬度最小 部分位在該磊晶層內的一深度，使得其比最寬部分靠近基 體。 4 ·如申請專利範圍第1項的方法，其中該梯形溝的 該複數個部分相互間位在同軸的位置。 5 ·如申請專利範圍第1項的方法，其中該梯形溝的 該複數個部分包括至少3個寬度相互不同的部分，以定義 出至少2個環形檯面，且該至少一個環形摻雜區包括至少 2個環形摻雜區。 6 ·如申請專利範圍第4項的方法，其中該梯形溝的 該複數個部分包括至少3個寬度相互不同的部分，以定義 出至少2個環形檯面，且該至少一個環形摻雜區包括至少 2個環形摻雜區。 7·如申請專利範圍第6項的方法，其中成形該至少 一個梯形溝的步驟包括從梯形溝寬度最大的部分開始連續 貪虫刻至少3個部分，並在寬度最小的部分結束。 8 ·如申請專利範圍第7項的方法，其中該寬度最小 部分位在該磊晶層內的一深度，使得其比最寬部分靠近基 體。 9·如申請專利範圍第1項的方法，其中步驟（C)進一 步的步驟包括： 在閘極介電區上成形閘極導體； 在磊晶層內成形第一與第二本體區，以定義其間的一 -18- (3) 200305970 漂移區，該等本體區的導電 5 在第一及第二本體區內 及第二源極區。 10. 如申請專利範圍第 是氧化物材料。 11. 如申請專利範圍第 材料是二氧化Ϊ夕。 12. 如申請專利範圍第 有一指定厚度，且進一步包 步驟，其蝕刻量實質上等於 等於或大於予以形成在電壓 數量，該指定數量的環形摻 柱形區。 13. 如申請專利範圍第 該材料是介電材料。 1 4.如申請專利範圍第 料是二氧化砂。 15. 如申請專利範圍第 料是氮化矽。 16. 如申請專利範圍第 1 7 .如申請專利範圍第 括深本體區。 18.如申請專利範圍第 與磊晶層的導電類型相反 成形第一導電類型的第一 的方法，其中該壁障材料 項的方法，其中該氧化物 的方法，其中該磊晶層具 刻該梯形溝之第一部分的 定厚度的l/(x+l)，其中X 區內之環形摻雜區的指定 集合以定義該連續的摻雜 的方法，其中塡入溝中的 項的方法，其中該介電材 項的方法，其中該介電材 的方法，該雜質是硼。 的方法，其中該本體區包 的方法，其中成形該梯形 -19- (4) (4)200305970 溝是經由提供一定義該複數個部分之至少第一部分的遮罩 層，並触刻由該遮罩餍所定義的該第一部分。 1 9 ·如申請專利範圍第1 8項的方法，進一步包含沿 著該梯形溝之該第一部分的壁沈積指定厚度之氧化物層的 步驟。 20. 如申請專利範圍第1 9項的方法，其中該氧化物層 做爲第二遮罩層，旦進一步包含穿過梯形溝第一部分的底 表面，蝕刻第二遮覃層所定義之梯形溝第二部分的步驟。 21. 如申請專利範圍第20項的方法，其中氧化物層 的該指定厚度經過選擇，以使該至少一個環形檯面的表面 積與溝之底部區域的面積實質上相互相等。 2 2.如申請專利範圍第9項的方法，其中該本體區是 將雜質植入並擴散到基體內所形成。 23.如申請專利範圍第1項的方法，其中該功率半導 體裝置係由包括垂直 DM〇S、V-槽 DMOS、溝 DMOS MOSFET、IGBT、以及雙極電晶體所構成之群組中所選出 〇 2 4.如申請專利範圍第1項的方法，其中每一個檯面 的面積實質上等於溝底部的面積，且其中兩毗鄰檯面間的 距離實質上等於溝底部與最底之檯面間的距離。 2 5.如申請專利範圍第1項的方法，其中每一個檯面 的面積除以毗鄰檯面間的平均距離實質上相等。 26. —種按照申請專利範圍第1項之方法製造的功率 半導體裝置。 -20- (5) (5)200305970 27. 一種按照申請專利範圍第7項之方法製造的功牛 半導體裝置。 28. —種按照申請專利範圍第9項之方法製造的功毕 半導體裝置。 2 9 . —種功率半導體裝置，包含： 第~導電類型的基體； 電壓維持區，配置在該基體上，該電壓維持區包括： 磊晶層，具有第一或第二導電類型； 至少一個梯形溝，位於該磊晶層內’該梯形溝具有溝 底部及複數個寬度不同的部分，其間定義至少一個環形檯 面； 至少一個摻雜的柱形區，雜質的導電類型與磊晶層的 導電類型相反，該摻雜的柱形區是由至少一個環形摻雜區 與另一個摻雜區相互擴散所形成，位在該磊晶層內之該至 少一個環形區與該另一個擴散區分別毗鄰且在該至少一個 環形檯面與該溝底部的下方； 塡充材料，實質地塡滿該梯形溝；以及 至少一個導電類型與聶晶層之導電類型相反的主動區 ’配置在該電壓維持區上，以在其間定義一接面。 30·如申請專利範圍第29項的裝置，其中梯形溝的 該複數個部分包括寬度最小部分與寬度最大部分，該寬度 最小部分位在該磊晶層內的一深度，使得其比最寬部分靠 近基體。 3 1.如申請專利範圍第30項的裝置，其中該梯形溝 -21 - (6) (6)200305970 的該複數個部分相互間位在同軸的位置。 32.如申請專利範圍第29項的裝置，其中該梯形溝 的該複數個部分包括至少3個寬度相互不同的部分，以定 義出至少2個環形檯面，且該至少一個環形摻雜區包括至 少2個環形摻雜區。 3 3.如申請專利範圍第3 1項的裝置，其中該梯形溝 的該複數個部分包括至少3個寬度相互不同的部分，以定 義出至少2個環形檯面，且該至少一個環形摻雜區包括至 少2個環形摻雜區。 34.如申請專利範圍第29項的裝置，其中該磊晶層 具有一指定厚度，且進一步包含蝕刻該梯形溝之第一部分 的步驟，其蝕刻量實質上等於該指定厚度的ι/(χ+1)，其 中X等於或大於予以形成在電壓維持區內之環形摻雜區的 指定數量。 3 5.如申請專利範圍第29項的裝置，其中塡入溝中 的該材料是介電材料。 3 6.如申請專利範圍第3 5項的裝置，其中該介電材 料是二氧化矽。 37. 如申請專利範圍第36項的裝置，其中該介電材 料是氮化矽。 38. 如申請專利範圍第29項的裝置，該雜質是硼。 3 9 ·如申請專利範圍第3 3項的裝置，其中該至少2 個環形檯面的表面積實質上相互相等。 40.如申請專利範圍第29項的裝置，其中該至少一 -22- (7) (7)200305970 個主動區進一步包括： 閘極介電層，以及在該匣介電層上配置閘極導體； 位在磊晶層內的第一與第二本體區，其間定義漂移區 ，該本體區具有第二導電類型；以及 第一導電類型的第一及第二源極區，分別位在第一及 第二本體區內。 4 1.如申請專利範圍第40項的裝置，其中該本體區 包括深本體區。 42. 如申請專利範圍第29項的裝置，其中該梯形溝 具有圓形截面。 43. 如申請專利範圍第29項的裝置，其中該梯形溝 的截面可選擇自正方形、長方形、八角形及六邊形所構成 的群組。
    -23-
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