JP2755614B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、MOS型トランジスタを製造する技術に係わ
り、特に酸素イオン注入を用いた薄膜SOIトランジスタ
半導体装置の製造方法に関する。
り、特に酸素イオン注入を用いた薄膜SOIトランジスタ
半導体装置の製造方法に関する。
（従来の技術） 絶縁膜上に形成したSOI（Silicon−On−Insulator）
トランジスタは、寄生容量が小さい、ソフトエラーに強
い等の利点があることが知られている。更に、SOI層の
薄膜化により、移動度の増加やスイッチング特性の改善
が得られることが報告されている（M.Yoshimi et al.,I
EDM Tech.Dig.,pp.640−643,1987）。
トランジスタは、寄生容量が小さい、ソフトエラーに強
い等の利点があることが知られている。更に、SOI層の
薄膜化により、移動度の増加やスイッチング特性の改善
が得られることが報告されている（M.Yoshimi et al.,I
EDM Tech.Dig.,pp.640−643,1987）。
SOI層の製造方法としては、シリコン基板に酸素イオ
ン注入し高濃度酸素層を形成し、これを熱処理すること
により前記高濃度酸素層をシリコン酸化膜化しSOI層を
形成する方法が知られている。例えば、G.K.Celler,Sol
id State−Tech.,pp.93−98,1987に製造方法が開示され
ている。
ン注入し高濃度酸素層を形成し、これを熱処理すること
により前記高濃度酸素層をシリコン酸化膜化しSOI層を
形成する方法が知られている。例えば、G.K.Celler,Sol
id State−Tech.,pp.93−98,1987に製造方法が開示され
ている。
しかしながら、上記製造方法によりSOI層を薄膜化す
るとソース．ドレイン領域のSOI層も薄膜化するためソ
ース．ドレインの拡散層抵抗が増加し、また、コンタク
ト．ホールをエッチング技術で開孔する際拡散層もエッ
チングされ配線が形成できないという問題があった。
るとソース．ドレイン領域のSOI層も薄膜化するためソ
ース．ドレインの拡散層抵抗が増加し、また、コンタク
ト．ホールをエッチング技術で開孔する際拡散層もエッ
チングされ配線が形成できないという問題があった。
（発明が解決しようとする課題） このように、従来のSOI層の薄膜化ではソース．ドレ
インの拡散層抵抗の増加およびコンタクト．ホール形成
での拡散層のエッチングの問題があった。
インの拡散層抵抗の増加およびコンタクト．ホール形成
での拡散層のエッチングの問題があった。
本発明は上記事情を考慮してなされたもので、SOI層
の薄膜化に伴なう拡散層抵抗の増加およびコンタクト．
ホール形成による拡散層のエッチングの問題のない薄膜
SOIトランジスタの製造方法の提供を目的としている。
の薄膜化に伴なう拡散層抵抗の増加およびコンタクト．
ホール形成による拡散層のエッチングの問題のない薄膜
SOIトランジスタの製造方法の提供を目的としている。
（課題を解決するための手段） 上記課題を解決するために、本発明は、SOI構造を実
現する際ゲート電極を形成した後に酸素イオン注入を行
うことにより、SOI層のソース．ドレイン膜厚を該ゲー
ト電極下のチャンネル領域に比べて厚く形成して薄膜SO
Iトランジスタを実現するようにしたものである。
現する際ゲート電極を形成した後に酸素イオン注入を行
うことにより、SOI層のソース．ドレイン膜厚を該ゲー
ト電極下のチャンネル領域に比べて厚く形成して薄膜SO
Iトランジスタを実現するようにしたものである。
（作用） 本発明によれば、ゲート電極を形成した後に酸素イオ
ン注入を行い、それをアニールすることにより酸素がイ
オン注入された分布に従って埋め込み酸化膜を形成でき
るので、該ゲート電極下のチャネル領域のSOI層に比べ
てソース．ドレイン膜厚を厚く形成することが可能とな
る。
ン注入を行い、それをアニールすることにより酸素がイ
オン注入された分布に従って埋め込み酸化膜を形成でき
るので、該ゲート電極下のチャネル領域のSOI層に比べ
てソース．ドレイン膜厚を厚く形成することが可能とな
る。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１図は本発明の第１の実施例に係わる薄膜SOIトラ
ンジスタの製造工程を示す断面図である。まず、第１図
（ａ）に示すごとくｐ型シリコン基板11において、通常
の素子分離工程、例えばLOCOS法により素子分離酸化膜1
2を形成する。その後ゲート酸化膜13を例えば20nm形成
し、その上に多結晶シリコン膜を0.3μｍ堆積し周知の
パターニング技術によりゲート電極14を形成する。次い
で、第１図（ｂ）に示すごとく酸素イオンを例えば加速
電圧400KVで濃度1019cm-3イオン注入し、シリコン基板
中に高濃度酸素層16を形成する。この場合、ゲート電極
を通してイオン注入を行っているため、ゲート電極下の
シリコン基板内の高濃度酸素層に比べて、他の素子領域
のシリコン基板内の高濃度酸素層を深く形成できる。次
いで、第１図（ｃ）に示すごとく窒素雰囲気中で1100℃
でアニールし、前記高濃度酸素層16をシリコン酸化膜化
し、シリコン基板中にシリコン酸化膜埋め込み領域層17
を形成する。次いで、第１図（ｄ）に示すごとく例えば
イオン注入技術によりソース．ドレイン領域18を形成す
る。この後、周知の技術で配線を形成しトランジスタを
作成する。
ンジスタの製造工程を示す断面図である。まず、第１図
（ａ）に示すごとくｐ型シリコン基板11において、通常
の素子分離工程、例えばLOCOS法により素子分離酸化膜1
2を形成する。その後ゲート酸化膜13を例えば20nm形成
し、その上に多結晶シリコン膜を0.3μｍ堆積し周知の
パターニング技術によりゲート電極14を形成する。次い
で、第１図（ｂ）に示すごとく酸素イオンを例えば加速
電圧400KVで濃度1019cm-3イオン注入し、シリコン基板
中に高濃度酸素層16を形成する。この場合、ゲート電極
を通してイオン注入を行っているため、ゲート電極下の
シリコン基板内の高濃度酸素層に比べて、他の素子領域
のシリコン基板内の高濃度酸素層を深く形成できる。次
いで、第１図（ｃ）に示すごとく窒素雰囲気中で1100℃
でアニールし、前記高濃度酸素層16をシリコン酸化膜化
し、シリコン基板中にシリコン酸化膜埋め込み領域層17
を形成する。次いで、第１図（ｄ）に示すごとく例えば
イオン注入技術によりソース．ドレイン領域18を形成す
る。この後、周知の技術で配線を形成しトランジスタを
作成する。
これにより、ゲート電極下のチャネル領域のSOI層の
膜厚（シリコン酸化膜埋め込み領域層17の上部からシリ
コン基板表面までの厚さ）を10〜50nmと薄膜とした場合
でもソース．ドレイン膜厚はそれ以上厚く形成でき、拡
散層抵抗の増加およびコンタクト．ホール形成での拡散
層のエッチングの問題のない薄膜SOIトランジスタを実
現することが可能となる。
膜厚（シリコン酸化膜埋め込み領域層17の上部からシリ
コン基板表面までの厚さ）を10〜50nmと薄膜とした場合
でもソース．ドレイン膜厚はそれ以上厚く形成でき、拡
散層抵抗の増加およびコンタクト．ホール形成での拡散
層のエッチングの問題のない薄膜SOIトランジスタを実
現することが可能となる。
第２図は本発明の第２の実施例に係わる薄膜SOIトラ
ンジスタの製造工程を示す断面図である。まず、第２図
（ａ）に示すごとくｐ型シリコン基板31ににおいて、ゲ
ート酸化膜32を例えば20nm形成し、その上に多結晶シリ
コン膜を0.3μｍ堆積し周知のパターニング技術により
ゲート電極33を形成する。次いで、レジスト膜22を0.4
μｍ堆積し該レジスト膜の平坦化を行い、次いで、周知
のパターニング技術により素子分離領域に前記レジスト
膜34を残置する。次いで、第２図（ｂ）に示すごとく酸
素イオンを例えば加速電圧400KVで濃度1019cm-3イオン
注入し、シリコン基板中に高濃度酸素層36を形成する。
次いで、第２図（ｃ）に示すごとく窒素雰囲気中で1100
℃でアニールし、前記高濃度酸素層36をシリコン酸化膜
化し、シリコン基板中にシリコン酸化膜埋め込み領域層
37を形成し、次いで、例えばイオン注入技術によりソー
ス．ドレイン領域38を形成する。この後、周知の技術で
配線を形成しトランジスタを作成する。
ンジスタの製造工程を示す断面図である。まず、第２図
（ａ）に示すごとくｐ型シリコン基板31ににおいて、ゲ
ート酸化膜32を例えば20nm形成し、その上に多結晶シリ
コン膜を0.3μｍ堆積し周知のパターニング技術により
ゲート電極33を形成する。次いで、レジスト膜22を0.4
μｍ堆積し該レジスト膜の平坦化を行い、次いで、周知
のパターニング技術により素子分離領域に前記レジスト
膜34を残置する。次いで、第２図（ｂ）に示すごとく酸
素イオンを例えば加速電圧400KVで濃度1019cm-3イオン
注入し、シリコン基板中に高濃度酸素層36を形成する。
次いで、第２図（ｃ）に示すごとく窒素雰囲気中で1100
℃でアニールし、前記高濃度酸素層36をシリコン酸化膜
化し、シリコン基板中にシリコン酸化膜埋め込み領域層
37を形成し、次いで、例えばイオン注入技術によりソー
ス．ドレイン領域38を形成する。この後、周知の技術で
配線を形成しトランジスタを作成する。
これにより、ゲート電極下のチャネル領域に比べてソ
ース．ドレイン膜厚を厚く形成でき、拡散抵抗の増加お
よびコンタクト．ホール形成での拡散層のエッチングの
問題のない薄膜SOIトランジスタを実現することが可能
となる。また、酸素イオン注入で素子分離とSOI構造を
同時に形成でき、工程を大幅に簡略化することができ
る。
ース．ドレイン膜厚を厚く形成でき、拡散抵抗の増加お
よびコンタクト．ホール形成での拡散層のエッチングの
問題のない薄膜SOIトランジスタを実現することが可能
となる。また、酸素イオン注入で素子分離とSOI構造を
同時に形成でき、工程を大幅に簡略化することができ
る。
第３図は酸素イオン注入で素子分離とSOI構造を同時
に形成できる薄膜SOIトランジスタの製造工程の参考例
を示す断面図である。まず、第３図（ａ）に示すごとく
ｐ型シリコン基板21において、レジスタ膜22を0.4μｍ
堆積し周知のパターニング技術により素子分離領域に前
記レジスト膜22を残置する。その後、第３図（ｂ）に示
すごとく酸素イオンを例えば加速電圧400KVで濃度1019c
m-3イオン注入し、シリコン基板中に高濃度酸素層24を
形成する。次いで、第３図（ｃ）に示すごとく窒素雰囲
気中で1100℃でアニールし、前記高濃度酸素層24をシリ
コン酸化膜化し、シリコン基板中にシリコン酸化膜埋め
込み領域層25を形成する。この後、周知の技術で素子領
域23にゲート、ソース．ドレイン及び配線を形成しトラ
ンジスタを作成する。
に形成できる薄膜SOIトランジスタの製造工程の参考例
を示す断面図である。まず、第３図（ａ）に示すごとく
ｐ型シリコン基板21において、レジスタ膜22を0.4μｍ
堆積し周知のパターニング技術により素子分離領域に前
記レジスト膜22を残置する。その後、第３図（ｂ）に示
すごとく酸素イオンを例えば加速電圧400KVで濃度1019c
m-3イオン注入し、シリコン基板中に高濃度酸素層24を
形成する。次いで、第３図（ｃ）に示すごとく窒素雰囲
気中で1100℃でアニールし、前記高濃度酸素層24をシリ
コン酸化膜化し、シリコン基板中にシリコン酸化膜埋め
込み領域層25を形成する。この後、周知の技術で素子領
域23にゲート、ソース．ドレイン及び配線を形成しトラ
ンジスタを作成する。
これにより、酸素イオン注入で素子分離とSOI構造を
同時に形成でき、工程を大幅に簡略化することができ
る。
同時に形成でき、工程を大幅に簡略化することができ
る。
以上述べたように本発明によれば、ゲート電極下のチ
ャネル領域に比べてソース．ドレイン膜厚を厚く形成で
き、拡散層抵抗の増加およびコンタクト．ホール形成で
の拡散層のエッチングの問題のない薄膜SOIトランジス
タを実現することが可能となる。また、酸素イオン注入
で素子分離とSOI構造を同時に形成でき、工程を大幅に
簡略化することができる。
ャネル領域に比べてソース．ドレイン膜厚を厚く形成で
き、拡散層抵抗の増加およびコンタクト．ホール形成で
の拡散層のエッチングの問題のない薄膜SOIトランジス
タを実現することが可能となる。また、酸素イオン注入
で素子分離とSOI構造を同時に形成でき、工程を大幅に
簡略化することができる。
【図面の簡単な説明】 第１図は本発明の第１の実施例の製造工程を示す断面
図、第２図は本発明の第２の実施例の製造工程を示す断
面図、第３図は本発明の参考となる製造工程を示す断面
図である。 11、21、31……ｐ型シリコン基板、 12……素子分離酸化膜、 13、32……ゲート酸化膜、 14、33……ゲート電極、 15、23、35……SOI層、 16、24、36……高濃度酸素層、 17、25、37……シリコン酸化膜埋め込み領域層、 18、38……ソース．ドレイン領域、 22、34……レジスト膜。
図、第２図は本発明の第２の実施例の製造工程を示す断
面図、第３図は本発明の参考となる製造工程を示す断面
図である。 11、21、31……ｐ型シリコン基板、 12……素子分離酸化膜、 13、32……ゲート酸化膜、 14、33……ゲート電極、 15、23、35……SOI層、 16、24、36……高濃度酸素層、 17、25、37……シリコン酸化膜埋め込み領域層、 18、38……ソース．ドレイン領域、 22、34……レジスト膜。
Claims (2)
- 【請求項１】SOIMOS型半導体装置の製造方法においてゲ
ート電極を形成する工程と、該ゲート電極を通して高濃
度酸素イオン注入を行い前記ゲート電極を含む素子領域
のシリコン基板内に高濃度酸素層を形成する工程と、続
いて熱処理することにより前記高濃度酸素層をシリコン
酸化膜埋め込み領域層に変える工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項２】SOIMOS型半導体装置の製造方法において、
レジスト膜を素子分離領域に形成するとともに素子領域
にゲート電極を形成する工程と、前記レジスト膜とゲー
ト電極とを通して高酸素イオン注入を行い前記ゲート電
極を含む前記素子領域及び素子分離領域のシリコン基板
内に高濃度酸素層を形成する工程と、続いてこれを熱処
理することにより前記高濃度酸素層をシリコン酸化膜埋
め込み領域層に変える工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242318A JP2755614B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242318A JP2755614B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0291973A JPH0291973A (ja) | 1990-03-30 |
| JP2755614B2 true JP2755614B2 (ja) | 1998-05-20 |
Family
ID=17087426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242318A Expired - Fee Related JP2755614B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755614B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0779126B2 (ja) * | 1989-06-01 | 1995-08-23 | シャープ株式会社 | 半導体装置の製造方法 |
| JPH04226079A (ja) * | 1990-04-17 | 1992-08-14 | Canon Inc | 半導体装置及びその製造方法及びそれを有する電子回路装置 |
| JPH0442579A (ja) * | 1990-06-08 | 1992-02-13 | Seiko Epson Corp | 薄膜トランジスタ及び製造方法 |
| JPH0436648U (ja) * | 1990-07-23 | 1992-03-27 | ||
| US6475868B1 (en) * | 1999-08-18 | 2002-11-05 | Advanced Micro Devices, Inc. | Oxygen implantation for reduction of junction capacitance in MOS transistors |
| KR100436291B1 (ko) * | 1999-11-09 | 2004-06-16 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
| JP4989074B2 (ja) * | 2000-12-05 | 2012-08-01 | セイコーインスツル株式会社 | 半導体装置 |
| KR102512799B1 (ko) * | 2018-03-07 | 2023-03-22 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745947A (en) * | 1980-09-03 | 1982-03-16 | Toshiba Corp | Mos type semiconductor integrated circuit |
| JPS62111445A (ja) * | 1985-11-08 | 1987-05-22 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1988
- 1988-09-29 JP JP63242318A patent/JP2755614B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0291973A (ja) | 1990-03-30 |
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