JP6789177B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
貼り合わせＳＯＩ（Silicon On Insulator）ウェーハを使用した高耐圧横型ダイオードにおいてはシリコン活性層が厚いほど耐圧が高くなるが、これとトレードオフの関係で導通時のキャリアが増え、逆回復電荷Ｑｒｒが大きくなるという問題がある。
特許第２５６４９３５号公報
実施形態は、シリコン層を厚くせずに耐圧を上げ、且つ逆回復電荷Ｑｒｒを低減することが可能な半導体装置を提供する。
実施形態によれば、半導体装置は、基板と、前記基板上に設けられた絶縁層と、前記絶縁層上に設けられた第１導電型の第１シリコン層と、前記第１シリコン層の表面に設けられた第１導電型の第１半導体領域と、前記第１半導体領域に対して離間して、前記第１シリコン層の表面に設けられた第２導電型または第１導電型の第２半導体領域と、前記第１半導体領域に接続された第１電極と、前記第２半導体領域に接続された第２電極と、を備えている。前記第１シリコン層における前記絶縁層との境界付近の底部の水素濃度は、前記第１シリコン層における前記底部よりも上の部分の水素濃度よりも高く、前記第１シリコン層における前記底部の抵抗率は、前記第１シリコン層における前記底部よりも上の前記部分の抵抗率よりも低い。
（ａ）は実施形態の半導体装置の模式平面図であり、（ｂ）は図１（ａ）におけるＡ−Ａ断面図。 （ａ）は実施形態の半導体装置の模式平面図であり、（ｂ）は図２（ａ）におけるＢ−Ｂ断面図。 （ａ）は実施形態の半導体装置の模式平面図であり、（ｂ）は図３（ａ）におけるＣ−Ｃ断面図。 （ａ）および（ｂ）は、図１（ａ）および（ｂ）に示す半導体装置における逆バイアス時の空乏層の伸びを示す模式断面図。 （ａ）は実施形態の半導体装置におけるドリフト層の厚さ方向の抵抗率を示すグラフであり、（ｂ）は横型ダイオードのターンオフ時の逆回復電流波形図。 （ａ）および（ｂ）は、実施形態の半導体装置のチップ内構成の模式図。 実施形態の半導体装置の模式断面図。 図７に示す半導体装置の製造方法を示す模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
また、以下の実施形態において、不純物濃度はキャリア濃度に置き換えて言うことができる。
図１（ａ）は、実施形態の半導体装置５０の模式平面図である。
図１（ｂ）は、図１（ａ）におけるＡ−Ａ断面図である。
半導体装置５０は、例えば、貼り合わせＳＯＩ（Silicon On Insulator）ウェーハを用いて得られた横型のＦＲＤ（Fast Recovery Diode）構造を有する。
図１（ｂ）に示すように、半導体装置５０は、基板（支持体）１と、基板１上に設けられた絶縁層２と、絶縁層２上に設けられたドリフト層４とを有する。
基板１はシリコン基板であり、絶縁層２はシリコン酸化層であり、ドリフト層４はｎ型のシリコン層である。
ドリフト層４内に、ｐ型のシリコン領域であるベース領域７と、ｎ型のシリコン領域であるバッファ領域５が設けられている。ベース領域７とバッファ領域５は互いに横方向（基板１の主面に対して平行な方向）に離間している。
バッファ領域５の表面に、ｎ型のシリコン領域であるカソード領域６が設けられている。カソード領域６のｎ型不純物濃度は、ドリフト層４のｎ型不純物濃度よりも高い。バッファ領域５は、カソード領域６のｎ型不純物濃度とドリフト層４のｎ型不純物濃度との間のｎ型不純物濃度をもつ。
ベース領域７の表面に、ｐ型のシリコン領域であるアノード領域９と、ｎ型のシリコン領域であるコンタクト領域８が設けられている。アノード領域９のｐ型不純物濃度は、ベース領域７のｐ型不純物濃度よりも高い。
図１（ａ）に示すように、アノード領域９は、カソード領域６の周囲を連続して囲んでいる。
ドリフト層４の表面上には絶縁膜１０が設けられている。絶縁膜１０上には、ドリフト層４の表面側の電界を緩和する電極１１が設けられている。電極１１は、例えば多結晶シリコンからなる。
カソード領域６の表面は、絶縁膜１０から露出し、カソード領域６上に設けられた金属のカソード電極１０２に接続している。
アノード領域９およびコンタクト領域８は、絶縁膜１０から露出し、それらアノード領域９およびコンタクト領域８上に設けられた金属のアノード電極１０１に接続している。
ドリフト層４における絶縁層２との境界付近の底部には、欠陥層（低抵抗層）１３が設けられている。図１（ｂ）に示す各要素を形成した後、後述するように、ウェーハの表面側（ドリフト層４の表面側）から水素イオンまたはヘリウムイオンをドリフト層４の底部に照射する。
このイオンの照射によりドリフト層４の底部に結晶欠陥が形成される。したがって、欠陥層１３の欠陥密度は、その欠陥層１３よりも上の部分（シリコン領域）の欠陥密度よりも高い。
欠陥層１３の水素濃度は、ドリフト層４における欠陥層１３よりも上の部分の水素濃度よりも高い。または、欠陥層１３のヘリウム濃度は、ドリフト層４における欠陥層１３よりも上の部分のヘリウム濃度よりも高い。この濃度（atoms/cm3）は、例えばＳＩＭＳ（Secondary Ion Mass Spectrometry）等で解析可能である。
ドリフト層４の底部（欠陥層１３）に打ち込まれた水素イオンまたはヘリウムイオンは、ドーパントとして機能し、欠陥層１３における不純物濃度（水素濃度またはヘリウム濃度）は、ドリフト層４における欠陥層１３よりも上の部分の不純物濃度よりも高くなる。したがって、欠陥層１３の抵抗率は、ドリフト層４における欠陥層１３よりも上の部分の抵抗率よりも低い。これは、例えばＳＲＡ（Spreading Resistance Analysis）等で解析可能である。
図５（ａ）は、ドリフト層４の厚さ（表面からの深さ）方向の抵抗率（Ω・ｃｍ）を測定した実験結果を示すグラフである。
実線は、上記したようにドリフト層４の底部にイオン（ヘリウムイオン）照射を行った場合（実施形態）を示す。破線は、そのイオン照射を行わなかった場合（比較例）を示す。
実施形態によれば、上記イオン照射により、図５（ａ）に示すように、ドリフト層４の底部（欠陥層１３）における抵抗率を、比較例に比べて低くすることができる。ドリフト層４は、欠陥層１３内に抵抗率の最低値をもつ。
図４（ａ）および（ｂ）は、図１（ａ）および（ｂ）に示す半導体装置（ＦＲＤ）５０における逆バイアス時の空乏層の伸びを示す模式断面図である。空乏層９０を模式的にグレーで表している。
半導体装置（ＦＲＤ）５０に対する逆バイアス時、アノード電極１０１および基板１には０Ｖが印加される。そして、カソード電極１０２に印加される電位（アノード電位）が上昇するにしたがって、ベース領域７とドリフト層４とのｐｎ接合、およびドリフト層４と絶縁層２との境界から、空乏層９０が伸びていく（広がっていく）。アノード電位が例えば数百Ｖでドリフト層４が完全空乏化する。
ドリフト層４が完全空乏化したときの空乏層９０にかかる電圧で耐圧が決まる。実施形態によれば、ドリフト層４の底部（欠陥層１３）の不純物濃度を高くすることで、ドリフト層４と絶縁層２との境界からの空乏層の伸びを抑制することができる。これは、ドリフト層４の完全空乏化を遅らせ、耐圧を高める。
図５（ｂ）は、半導体装置（ＦＲＤ）５０のターンオフ時の実験結果による逆回復電流波形図である。実線は、上記したようにドリフト層４の底部にイオン（ヘリウムイオン）照射を行った場合（実施形態）を示す。破線は、そのイオン照射を行わなかった場合（比較例）を示す。
逆回復電荷Ｑｒｒは、順バイアス時にドリフト層４内に蓄積されたキャリア数と、そのキャリアのライフタイムとに依存する。逆回復電荷Ｑｒｒが大きいとターンオフが遅くなり、特にモーターを駆動する用途などでは損失が多くなるため、できるだけ逆回復電荷Ｑｒｒを小さくすることが望ましい。
実施形態によれば、水素イオンまたはヘリウムイオンの照射により、ドリフト層４の底部に欠陥層１３を形成することで、その欠陥層１３にキャリアの再結合中心が形成され、比較例よりも、キャリアライフタイムを短くして逆回復電荷Ｑｒｒを小さくすることができる。これは、ターンオフ速度を速くする。
図２（ａ）は、他の実施形態の半導体装置４０の模式平面図である。
図２（ｂ）は、図２（ａ）におけるＢ−Ｂ断面図である。
半導体装置４０は、横型のＩＧＢＴ（Insulated Gate Bipolar Transistor）構造を有する。この半導体装置４０も、図１（ａ）および（ｂ）に示す半導体装置（ＦＲＤ）５０と同様に、基板１と、基板１上に設けられた絶縁層２と、絶縁層２上に設けられたドリフト層４とを有するＳＯＩ構造をもつ。
ドリフト層４内に、ｐ型のシリコン領域であるベース領域１７と、ｎ型のシリコン領域であるバッファ領域１５が設けられている。ベース領域１７とバッファ領域１５は互いに横方向（基板１の主面に対して平行な方向）に離間している。
バッファ領域１５の表面に、ｐ型のシリコン領域であるコレクタ領域１６が設けられている。コレクタ領域１６のｐ型不純物濃度は、ベース領域１７のｐ型不純物濃度よりも高い。
ベース領域１７の表面に、ｎ型のシリコン領域であるエミッタ領域１８が設けられている。エミッタ領域１８のｎ型不純物濃度は、ドリフト層４のｎ型不純物濃度よりも高い。
ベース領域１７には、ｐ型シリコン領域であるコンタクト領域１９も設けられている。コンタクト領域１９のｐ型不純物濃度は、ベース領域１７のｐ型不純物濃度よりも高い。
図２（ａ）に示すように、ベース領域１７は、コレクタ領域１６の周囲を連続して囲んでいる。
ドリフト層４の表面上には絶縁膜１０が設けられている。絶縁膜１０上には、ドリフト層４の表面側の電界を緩和する電極１１が設けられている。
コレクタ領域１６の表面は、絶縁膜１０から露出し、コレクタ領域１６上に設けられた金属のコレクタ電極１０３に接続している。
エミッタ領域１８およびコンタクト領域１９は、絶縁膜１０から露出し、それらエミッタ領域１８およびコンタクト領域１９上に設けられた金属のエミッタ電極１０４に接続している。
エミッタ領域１８に隣接するベース領域１７（エミッタ領域１８とドリフト層４との間のベース領域１７）の表面上、およびそのベース領域１７に隣接するドリフト層４の表面上には、ゲート絶縁膜２１を介して、ゲート電極１０５が設けられている、ゲート電極１０５は、例えば多結晶シリコンからなる。ゲート電極１０５の一部は、絶縁膜１０上にも延在し、電極１１としても機能する。
図２（ａ）に示すように、ゲート電極１０５は、コレクタ領域１６の周囲を連続して囲んでいる。
コレクタ電極１０３とエミッタ電極１０４との間に電圧が印加される。コレクタ電極１０３に与えられる電位は、エミッタ電極１０４に与えられる電位よりも高い。ＩＧＢＴのオン動作時には、ゲート電極１０５にしきい値以上の電位が与えられ、ベース領域１７におけるゲート電極１０５に対向する領域に反転層（ｎ型のチャネル）が形成される。そして、コレクタ領域１６、バッファ領域１５、ドリフト層４、チャネル、およびエミッタ領域１８を通じて、コレクタ電極１０３とエミッタ電極１０４との間を電流が流れる。このとき、ｐ型のコレクタ領域１６からドリフト層４に正孔が供給され、ドリフト層４に電子および正孔の高密度状態が作り出され、低いオン抵抗が得られる。
この半導体装置（ＩＧＢＴ）４０においても、ドリフト層４における絶縁層２との境界付近の底部に欠陥層１３が設けられている。したがって、半導体装置（ＩＧＢＴ）４０においても、ターンオフ時、ドリフト層４の完全空乏化を遅らせ、耐圧を高めることができる。さらに、欠陥層１３によってキャリアライフタイムを短くして、逆回復電荷Ｑｒｒを小さくし、ターンオフ速度を速くすることができる。
図３（ａ）は、さらに他の実施形態の半導体装置６０の模式平面図である。
図３（ｂ）は、図３（ａ）におけるＣ−Ｃ断面図である。
半導体装置６０は、横型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）構造を有する。この半導体装置６０も、基板１と、基板１上に設けられた絶縁層２と、絶縁層２上に設けられたドリフト層４とを有するＳＯＩ構造をもつ。
ドリフト層４内に、ｐ型のシリコン領域であるベース領域１７と、ｎ型のシリコン領域であるバッファ領域１５が設けられている。ベース領域１７とバッファ領域１５は互いに横方向（基板１の主面に対して平行な方向）に離間している。
バッファ領域１５の表面に、ｎ型のシリコン領域であるドレイン領域２６が設けられている。ドレイン領域２６のｎ型不純物濃度は、ドリフト層４のｎ型不純物濃度よりも高い。バッファ領域１５は、ドレイン領域２６のｎ型不純物濃度とドリフト層４のｎ型不純物濃度との間のｎ型不純物濃度をもつ。
ベース領域１７の表面に、ｎ型のシリコン領域であるソース領域２８が設けられている。ソース領域２８のｎ型不純物濃度は、ドリフト層４のｎ型不純物濃度よりも高い。
ベース領域１７には、ｐ型シリコン領域であるコンタクト領域１９も設けられている。コンタクト領域１９のｐ型不純物濃度は、ベース領域１７のｐ型不純物濃度よりも高い。
図３（ａ）に示すように、ベース領域１７は、ドレイン領域２６の周囲を連続して囲んでいる。
ドリフト層４の表面上には絶縁膜１０が設けられている。絶縁膜１０上には、ドリフト層４の表面側の電界を緩和する電極１１が設けられている。
ドレイン領域２６の表面は、絶縁膜１０から露出し、ドレイン領域２６上に設けられた金属のドレイン電極１０６に接続している。
ソース領域２８およびコンタクト領域１９は、絶縁膜１０から露出し、それらソース領域２８およびコンタクト領域１９上に設けられた金属のソース電極１０７に接続している。
ソース領域２８に隣接するベース領域１７（ソース領域２８とドリフト層４との間のベース領域１７）の表面上、およびそのベース領域１７に隣接するドリフト層４の表面上には、ゲート絶縁膜２１を介して、ゲート電極１０５が設けられている、ゲート電極１０５は、例えば多結晶シリコンからなる。ゲート電極１０５の一部は、絶縁膜１０上にも延在し、電極１１としても機能する。
図３（ａ）に示すように、ゲート電極１０５は、ドレイン領域２６の周囲を連続して囲んでいる。
ドレイン電極１０６とソース電極１０７との間に電圧が印加される。ドレイン電極１０６に与えられる電位は、ソース電極１０７に与えられる電位よりも高い。ＭＯＳＦＥＴのオン動作時には、ゲート電極１０５にしきい値以上の電位が与えられ、ベース領域１７におけるゲート電極１０５に対向する領域に反転層（ｎ型のチャネル）が形成される。そして、ドレイン領域２６、バッファ領域１５、ドリフト層４、チャネル、およびソース領域２８を通じて、ドレイン電極１０６とソース電極１０７との間を電流が流れる。
この半導体装置（ＭＯＳＦＥＴ）６０においても、ドリフト層４における絶縁層２との境界付近の底部に欠陥層１３が設けられている。したがって、半導体装置（ＭＯＳＦＥＴ）６０においても、ターンオフ時、ドリフト層４の完全空乏化を遅らせ、耐圧を高めることができる。さらに、欠陥層１３によってキャリアライフタイムを短くして、逆回復電荷Ｑｒｒを小さくし、ターンオフ速度を速くすることができる。
以上説明したように、実施形態によれば、ＦＲＤ、ＩＧＢＴ、およびＭＯＳＦＥＴの各素子において、ドリフト層４を厚くせずに耐圧を上げ、且つ逆回復電荷Ｑｒｒを低減することができる。
図６（ａ）および（ｂ）は、実施形態の半導体装置のチップ内構成の模式図である。
図６（ａ）に示す半導体装置によれば、１つのチップ内に、制御回路３０と、図２（ａ）および（ｂ）に示すＩＧＢＴ４０と、図１（ａ）および（ｂ）に示すＦＲＤ５０とが集積混載されている。制御回路３０、ＩＧＢＴ４０、およびＦＲＤ５０が、共通のＳＯＩウェーハに形成される。これら各素子どうしは、図１（ｂ）、図２（ｂ）、図７に示す絶縁膜（例えば埋め込みシリコン酸化膜）１２、および絶縁層２によってアイソレーションされている。
制御回路３０は、例えばＣＭＯＳ回路を含むＩＣ（Integrated Circuit）である。制御回路３０は、ＩＧＢＴ４０やＭＯＳＦＥＴ６０のゲート電位を制御する。
図６（ｂ）に示す半導体装置によれば、１つのチップ内に、制御回路３０と、図３（ａ）および（ｂ）に示すＭＯＳＦＥＴ６０とが集積混載されている。制御回路３０およびＭＯＳＦＥＴ６０が、共通のＳＯＩウェーハに形成される。これら各素子どうしは、図３（ｂ）、図７に示す絶縁膜（例えば埋め込みシリコン酸化膜）１２、および絶縁層２によってアイソレーションされている。
例えば、制御回路３０の耐圧は２０Ｖであり、ＩＧＢＴの耐圧は６００Ｖであり、ＦＲＤの耐圧は６００Ｖであり、ＭＯＳＦＥＴの耐圧は６００Ｖである。
図６（ａ）または図６（ｂ）に示すチップ構成の半導体装置は、例えばモーターを駆動するドライバとして用いることができる。
図７は、例えばＦＲＤ５０と制御回路３０が混載された部分の模式断面図である。
制御回路３０が形成される領域における絶縁層２上には、シリコン層８１が設けられている。シリコン層８１にはベース領域８２が形成され、そのベース領域８２の表面にドレイン領域８３とソース領域８４が形成されている。
図７には、制御回路３０のＣＭＯＳにおける１つのＭＯＳＦＥＴを示す。ｎチャネル型ＭＯＳＦＥＴの場合、ベース領域８２はｐ型シリコン領域であり、ドレイン領域８３およびソース領域８４はｎ型シリコン領域である。ｐチャネル型ＭＯＳＦＥＴの場合、ベース領域８２はｎ型シリコン領域であり、ドレイン領域８３およびソース領域８４はｐ型シリコン領域である。
ドレイン領域８３とソース領域８４との間におけるベース領域８２の表面上には、ゲート絶縁膜８５を介してゲート電極１１０が設けられている。
シリコン層８１の表面上に絶縁膜１０が設けられている。ドレイン領域８３は、絶縁膜１０から露出し、ドレイン領域８３上に設けられた金属のドレイン電極１０８に接続している。ソース領域８４は、絶縁膜１０から露出し、ソース領域８４上に設けられた金属のソース電極１０９に接続している。
制御回路３０のシリコン層８１における絶縁層２側の底部には、イオン照射が行われず、欠陥層が形成されない。
例えば貼り合わせＳＯＩ技術を用いて、図７に示す各要素（欠陥層１３を除く）がウェーハ状態で形成される。
ＦＲＤ５０のドリフト層４と制御回路３０のシリコン層８１とは同時に形成される。ＦＲＤ５０のドリフト層４と、制御回路３０のシリコン層８１との間には絶縁膜１２が設けられる。
例えば、制御回路３０のｎチャネル型ＭＯＳＦＥＴのｐ型ベース領域８２と、ＦＲＤ５０のｐ型ベース領域７とは同時に形成される。例えば、制御回路３０のｎチャネル型ＭＯＳＦＥＴのｎ型ドレイン領域８３およびｎ型ソース領域８４と、ＦＲＤ５０のｎ型コンタクト領域８とは同時に形成される。例えば、制御回路３０のｐチャネル型ＭＯＳＦＥＴのｐ型ドレイン領域８３およびｐ型ソース領域８４と、ＦＲＤ５０のｐ型アノード９とは同時に形成される。
各シリコン領域を形成するために注入された不純物を活性化させるアニールは、欠陥層１３を形成する前にすでに行われている。
図７に示す各要素（欠陥層１３を除く）を形成した後、図８に示すように、ウェーハの表面側に、例えばアルミニウムのマスク２００がセットされる。マスク２００は、制御回路３０が形成された領域を覆う。この状態で、ウェーハの表面側からドリフト層４の底部に向けて水素イオンまたはヘリウムイオンを照射する。ＦＲＤ５０のドリフト層４の底部に、図７に示すように欠陥層１３が形成される。
制御回路３０が形成された部分はマスク２００で遮蔽され、制御回路３０が形成された部分にはイオンが打ち込まれない。したがって、制御回路３０のシリコン層８１には欠陥層が形成されない。
その後、マスク２００を取り外して、アニールを行う。上記水素イオンまたはヘリウムイオンの照射により形成された欠陥層１３の結晶欠陥が回復しない温度（４００℃より低い温度）でアニールする。例えば３８０℃でアニールする。
このアニールの後、ウェーハの裏面（基板１の裏面）を研削して薄くする。この後、ウェーハをダイシングして、複数のチップに個片化する。
図２（ｂ）に示すＩＧＢＴ４０および図３（ｂ）に示すＭＯＳＦＥＴ６０においても、ＦＲＤ５０と同様に、欠陥層１３が形成される。
すなわち、図２（ｂ）または図３（ｂ）に示す各要素（欠陥層１３を除く）を形成した後、制御回路３０が形成された領域をマスクで遮蔽して、ドリフト層４の底部に水素イオンまたはヘリウムイオンを照射する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…基板、２…絶縁層、４…ドリフト層、５…バッファ領域、６…カソード領域、７…ベース領域、８…型コンタクト領域、９…アノード領域、１３…欠陥層、１５…バッファ層、１６…コレクタ領域、１７…ベース領域、１８…エミッタ領域、１９…コンタクト領域、２６…ドレイン領域、２８…ソース領域、１０１…アノード電極、１０２…カソード電極、１０３…コレクタ電極、１０４…エミッタ電極、１０５…ゲート電極、１０６…ドレイン電極、１０７…ソース電極

Claims (4)

  1. 基板と、
    前記基板上に設けられた絶縁層と、
    前記絶縁層上に設けられた第１導電型の第１シリコン層と、
    前記第１シリコン層の表面に設けられた第１導電型の第１半導体領域と、
    前記第１半導体領域に対して離間して、前記第１シリコン層の表面に設けられた第２導電型または第１導電型の第２半導体領域と、
    前記第１半導体領域に接続された第１電極と、
    前記第２半導体領域に接続された第２電極と、
    を備え、
    前記第１シリコン層における前記絶縁層との境界付近の底部の水素濃度は、前記第１シリコン層における前記底部よりも上の部分の水素濃度よりも高く、
    前記第１シリコン層における前記底部の抵抗率は、前記第１シリコン層における前記底部よりも上の前記部分の抵抗率よりも低い半導体装置。
  2. 基板と、
    前記基板上に設けられた絶縁層と、
    前記絶縁層上に設けられた第１導電型の第１シリコン層と、
    前記第１シリコン層の表面に設けられた第１導電型の第１半導体領域と、
    前記第１半導体領域に対して離間して、前記第１シリコン層の表面に設けられた第２導電型または第１導電型の第２半導体領域と、
    前記第１半導体領域に接続された第１電極と、
    前記第２半導体領域に接続された第２電極と、
    を備え、
    前記第１シリコン層における前記絶縁層との境界付近の底部のヘリウム濃度は、前記第１シリコン層における前記底部よりも上の部分のヘリウム濃度よりも高く、
    前記第１シリコン層における前記底部の抵抗率は、前記第１シリコン層における前記底部よりも上の前記部分の抵抗率よりも低い半導体装置。
  3. 前記第１半導体領域と前記第１シリコン層との間に設けられた第２導電型の第１ベース領域と、
    前記第１ベース領域の上に設けられた第１ゲート電極と、
    前記第１ベース領域と前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、
    をさらに備えた請求項１または２に記載の半導体装置。
  4. 前記絶縁層上に設けられた第２シリコン層と、
    前記第１シリコン層と前記第２シリコン層との間に設けられた絶縁膜と、
    前記第２シリコン層内に設けられた第２ベース領域と、
    前記第２ベース領域の表面に設けられたドレイン領域と、
    前記ドレイン領域に対して離間して、前記第２ベース領域の表面に設けられたソース領域と、
    前記ドレイン領域と前記ソース領域との間における前記第２ベース領域上に設けられた第２ゲート電極と、
    前記第２ベース領域と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、
    をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
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