CN106463527A - 半导体装置 - Google Patents

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Abstract

在沟槽(2)间的台面部处，在N－型半导体衬底(1)的上表面设置有平面型MOSFET(5)。在台面部处，在沟槽(2)与平面型MOSFET(5)之间设置有P+型发射极层(6)。在N－型半导体衬底(1)的下表面设置有P型集电极层(8)。平面型MOSFET(5)具有：N+型发射极层(10)、N－型半导体衬底(1)的上部、P型基极层(12)、以及在它们之上隔着栅极绝缘膜(13)而设置的平面栅极(14)。平面栅极(14)与栅极沟槽(4)连接。P+型发射极层(6)具有比P型基极层(12)高的杂质浓度，具有与N+型发射极层(10)相同的发射极电位。N+型发射极层(10)不与沟槽(2)接触，不构成沟槽型MOSFET。

Description

半导体装置
技术领域
本发明涉及一种具有绝缘栅型双极晶体管(IGBT：Insulated Gate BipolarTransistor)的半导体装置。
背景技术
由于在MOS构造为平面构造的平面型IGBT使用了平面栅极，因此必须确保器件工作所需的区域，微细化存在极限。另外，会受到高导通电压的限制。对此，在沟槽型IGBT中，栅极构造成为沟槽(纵)构造，因此能够实现微细化(例如，参照专利文献1)。另外，能够利用沟槽底处的电子注入效应而改善导通电压特性。
专利文献1：日本特开2000-228519号公报
发明内容
但是，在沟槽型IGBT中，由于高有源单元密度而存在饱和电流密度高、短路切断能力低这样的问题。单元为沟槽的垂直方向及长边方向的最小重复图案。有源单元密度为1cm2的面积内的单元的数量。通过下述式而定义有源单元密度。
有源单元密度＝1/(沟槽的垂直方向的最小重复尺寸*沟槽的长边方向的最小重复尺寸)
另外，在每一个单元的沟槽数量(以下，记作剔选率)不能增加的情况下，如果使P+型发射极层的沟槽长边方向的宽度变大，则能够降低饱和电流，但导通电压增加。剔选率为一个单元内的成为发射极电位的沟槽的数量相对于全部沟槽的数量的比率。通过下述式而定义剔选率。
剔选率＝单元内的成为发射极电位的沟槽的数量/单元内的全部沟槽的数量
本发明就是为了解决上述课题而提出的，其目的在于得到一种能够抑制饱和电流而不对导通电压造成不良影响的半导体装置。
本发明涉及的半导体装置的特征在于，具有：N型半导体衬底；多个沟槽，它们设置于所述N型半导体衬底的上表面；栅极沟槽，其隔着绝缘膜而设置于所述沟槽内；平面型MOSFET，其在所述沟槽间的台面部处设置于所述N型半导体衬底的上表面；P型发射极层，其在所述台面部处设置于所述沟槽与所述平面型MOSFET之间；以及P型集电极层，其设置于所述N型半导体衬底的下表面，所述平面型MOSFET具有：N型发射极层；N型扩散层，其与所述N型半导体衬底连接；P型基极层，其设置于所述N型发射极层与所述N型扩散层之间；以及平面栅极，其隔着栅极绝缘膜而设置于所述N型发射极层的局部、所述N型扩散层、所述P型基极层之上，所述平面栅极与所述栅极沟槽连接，所述P型发射极层具有比所述P型基极层高的杂质浓度，具有与所述N型发射极层相同的发射极电位，所述N型发射极层不与所述沟槽接触，不构成沟槽型MOSFET。
发明的效果
在本发明中，杂质浓度高的P型发射极层设置于沟槽与平面型MOSFET之间，N型发射极层不与沟槽接触。因此，不存在电子电流沿沟槽的边部进行流动的路径，不存在该路径的电阻成分，因此不会对导通电压造成不良影响。并且，没有使P型发射极层的长度增加，而是使平面型MOSFET的沟道长度增加来降低有源单元密度，由此能够抑制饱和电流而不对导通电压造成不良影响。
附图说明
图1是表示本发明的实施方式1涉及的半导体装置的剖面斜视图。
图2是在图1的装置中省略了平面栅极后的剖面斜视图。
图3是在图1的装置中省略了平面栅极和栅极绝缘膜后的剖面斜视图。
图4是沿图3的I－II的剖视图。
图5是表示本发明的实施方式1涉及的平面型MOSFET的俯视图。
图6是表示对比例1涉及的平面型IGBT的剖视图。
图7是表示对比例2涉及的沟槽型IGBT的剖面斜视图。
图8是用于对对比例2的电子电流的流动进行说明的俯视图。
图9是用于对本发明的实施方式1涉及的半导体装置的电子电流的流动进行说明的俯视图。
图10是表示饱和电流密度Jc(sat)的沟道宽度依赖性的图。
图11是表示饱和电流密度Jc(sat)的沟道长度依赖性的图。
图12是表示本发明的实施方式1涉及的平面型MOSFET的变形例的俯视图。
图13是表示本发明的实施方式1涉及的半导体装置的变形例的剖面斜视图。
图14是表示本发明的实施方式2涉及的半导体装置的剖面斜视图。
图15是沿图14的I－II的剖视图。
图16是表示本发明的实施方式3涉及的半导体装置的剖视图。
图17是表示对比例1和实施方式1～3涉及的半导体装置的导通电压的图。
图18是表示本发明的实施方式4涉及的半导体装置的剖面斜视图。
图19是在图18的装置中省略了平面栅极后的剖面斜视图。
图20是在图18的装置中省略了平面栅极和栅极绝缘膜后的剖面斜视图。
图21是沿图20的I－II的剖视图。
图22是表示具有相同沟道长度的对比例1、对比例2、实施方式1、4的装置的JC-VC输出特性波形的图。
图23是表示具有相同沟道长度的对比例1、对比例2、实施方式1、4的装置的JC短路切断能力的图。
图24是表示本发明的实施方式4涉及的半导体装置的变形例的剖面斜视图。
图25是表示本发明的实施方式5涉及的半导体装置的剖面斜视图。
具体实施方式
参照附图，对本发明的实施方式涉及的半导体装置进行说明。对相同或对应的结构要素标注相同的标号，有时省略重复的说明。
实施方式1.
图1是表示本发明的实施方式1涉及的半导体装置的剖面斜视图。图2是在图1的装置中省略了平面栅极后的剖面斜视图。图3是在图1的装置中省略了平面栅极和栅极绝缘膜后的剖面斜视图。图4是沿图3的I－II的剖视图。此外，作为实施方式而在例子中示出6500V的高耐压等级，但无论耐压等级如何都能够应用本发明。
在N－型半导体衬底1的上表面设置有多个沟槽2。在沟槽2内隔着绝缘膜3而设置有栅极沟槽4。在沟槽2间的台面部处，在N－型半导体衬底1的上表面设置有平面型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)5。在台面部处，在沟槽2与平面型MOSFET 5之间设置有P+型发射极层6。在N－型半导体衬底1的下表面依次设置有N型缓冲层7和P型集电极层8。集电极电极9与P型集电极层8连接。
平面型MOSFET 5具有：N+型发射极层10、N－型半导体衬底1的上部、在N+型发射极层10与N－型半导体衬底1的上部之间设置的P型基极层12、以及在它们之上隔着栅极绝缘膜13而设置的平面栅极14。N+型发射极层10成为源极，N－型半导体衬底1的上部成为漏极，P型基极层12成为沟道，由此，平面型MOSFET 5作为n沟道MOSFET而进行工作。栅极沟槽4和平面栅极14为多晶硅，绝缘膜3和栅极绝缘膜13为氧化膜。
平面栅极14与栅极沟槽4连接。在沟槽2与N+型发射极层10之间设置有P+型发射极层6。P+型发射极层6具有比P型基极层12高的杂质浓度，具有与N+型发射极层10相同的发射极电位。N+型发射极层10不与沟槽2接触，不构成沟槽型MOSFET。
图5是表示本发明的实施方式1涉及的平面型MOSFET的俯视图。但是，省略了栅极绝缘膜13和平面栅极14。在与N－型半导体衬底1的上表面垂直地进行俯视观察时，N+型发射极层10、P型基极层12、以及N－型半导体衬底1的上部沿沟槽2的长边方向依次排列。
在俯视观察时，P型基极层12的沿沟槽2的短边方向的宽度为沟道宽度W。在俯视观察时，P型基极层12的沿沟槽2的长边方向的长度为沟道长度L。通过调整长度L，能够对沟槽2的长边方向的有源单元密度进行调整。
接下来，一边与对比例1、2进行比较，一边说明本实施方式的效果。图6是表示对比例1涉及的平面型IGBT的剖视图。图7是表示对比例2涉及的沟槽型IGBT的剖面斜视图。在对比例2中，在N－型半导体衬底1的上表面设置有多个伪沟槽15。在伪沟槽15内隔着绝缘膜16而设置有伪栅极沟槽17。伪栅极沟槽17具有与N+型发射极层10相同的发射极电位。另外，在N－型半导体衬底1与P型基极层12之间设置有N型扩散区域18。
在耐压模式(Vge＝0V，Vce＝Vcc)下，栅极沟槽4和伪沟槽15作为场板而工作。因此，在N－型半导体衬底1的厚度和电阻率相同的条件下，对比例2得到比对比例1高的耐压。
图8是用于对对比例2的电子电流的流动进行说明的俯视图。图9是用于对本发明的实施方式1涉及的半导体装置的电子电流的流动进行说明的俯视图。利用箭头来表示电子电流的路径。
在对比例2的情况下，使P+型发射极层6的长度变大而降低有源单元密度，使电阻成分增加而抑制饱和电流密度Jc(sat)。但是，在电子电流沿沟槽2的边部进行流动的路径上产生电阻成分，对导通电压造成不良影响。
另一方面，在本实施方式中，杂质浓度高的P+型发射极层6设置于沟槽2与平面型MOSFET 5之间，N+型发射极层10不与沟槽2接触。因而，不存在电子电流沿沟槽2的边部进行流动的路径。因此，电子电流在平面型MOSFET 5的沟道和P+型发射极层6的正下方进行流动。其结果，由于不存在如沟槽型IGBT这样的电阻成分，因此不会对导通电压造成不良影响。并且，没有使P+型发射极层6的长度增加，而是使平面型MOSFET 5的沟道长度L增加来降低有源单元密度，由此能够抑制饱和电流而不对导通电压造成不良影响。
图10是表示饱和电流密度Jc(sat)的沟道宽度依赖性的图。图11是表示饱和电流密度Jc(sat)的沟道长度依赖性的图。评价条件为VGE＝13.5V、VCE＝20V、Tj＝25℃。在图10中沟道长度为4μm，在图11中沟道宽度为2μm。Jc(sat)是表示在栅极电压固定的情况下器件的单位面积的电流驱动力的特性。从图10、图11可知，如果沟道宽度比0.3μm窄则Jc(sat)骤减，如果沟道间隔比3.0μm短则Jc(sat)骤减。因此，优选沟道宽度W大于或等于0.3μm，沟道长度L大于或等于3.0μm。
图12是表示本发明的实施方式1涉及的平面型MOSFET的变形例的俯视图。平面型MOSFET 5的平面栅极14分离开。在该情况下也能够取得与上述实施方式相同的效果。
图13是表示本发明的实施方式1涉及的半导体装置的变形例的剖面斜视图。在N－型半导体衬底1的下表面不存在N型缓冲层7。在该情况下也能够取得与上述实施方式相同的效果。
另外，在上述实施方式中示出的沟槽2具有圆底的形状。但是，不限于此，使用具有例如方底、鼓起的底等其他形状的沟槽2也能够取得与上述实施方式相同的效果。
实施方式2.
图14是表示本发明的实施方式2涉及的半导体装置的剖面斜视图。图15是沿图14的I－II的剖视图。平面型MOSFET 5的成为漏极的N型扩散层19设置于整个单元区域。N型扩散层19与N－型半导体衬底1连接，具有比N－型半导体衬底1高的杂质浓度，深度比沟槽2浅。N型扩散层19成为空穴的阻挡层，装置的发射极侧的载流子浓度提高，因此能够降低导通电压。其他的结构及效果与实施方式1相同。
实施方式3.
图16是表示本发明的实施方式3涉及的半导体装置的剖视图。在平面栅极14的下方局部地设置有N型扩散层19。其他的结构与实施方式2相同。这种情况下也能够与实施方式2取得同样的效果。
图17是表示对比例1和实施方式1～3涉及的半导体装置的导通电压的图。评价条件为VGE＝15V、JC＝额定电流密度、Tj＝25℃。可知，与实施方式1相比，在实施方式2、3中导通电压进一步地降低。
实施方式4.
图18是表示本发明的实施方式4涉及的半导体装置的剖面斜视图。图19是在图18的装置中省略了平面栅极后的剖面斜视图。图20是在图18的装置中省略了平面栅极和栅极绝缘膜后的剖面斜视图。图21是沿图20的I－II的剖视图。
在N－型半导体衬底1的上表面设置有多个伪沟槽15。在伪沟槽15内隔着绝缘膜16而设置有伪栅极沟槽17。伪栅极沟槽17具有与N+型发射极层10相同的发射极电位。伪栅极沟槽17为多晶硅，绝缘膜16为氧化膜。
在沟槽2间的台面部处，在N－型半导体衬底1的上表面设置有平面型MOSFET 5，但在伪沟槽间没有设置。由此，能够在俯视观察时沿沟槽2的短边方向而使剔选率增加，降低有源单元密度，抑制Jc(sat)。其他的结构及效果与实施方式1相同。
图22是表示具有相同沟道长度的对比例1、对比例2、实施方式1、4的装置的Jc-Vc输出特性波形的图。评价条件为VGE＝13.5V、Tj＝25℃。实施方式4的剔选率设为与对比例2的“剔选率小”相同。可知，在实施方式1、4中能够抑制饱和电流Jc而不对导通电压Vc造成不良影响。
图23是表示具有相同沟道长度的对比例1、对比例2、实施方式1、4的装置的Jc短路切断能力的图。评价条件为VCC＝4500V、VGE＝15V、Tj＝125℃。表示短路切断能力的指标为能够进行切断而不破坏器件的最大的脉冲宽度TW。在这里，将对比例1的TW设为1，将对比例1的Jc(sat)设为1。Jc(sat)变得越高，短路过程中越会在器件之中产生热，可承受短路的时间(TW)变得越短。可知，由于实施方式4抑制了Jc(sat)，因此具有更高的短路切断能力。
图24是表示本发明的实施方式4涉及的半导体装置的变形例的剖面斜视图。2个台面部夹着1个栅极沟槽4。在该情况下也能够取得与上述实施方式相同的效果。
实施方式5.
图25是表示本发明的实施方式5涉及的半导体装置的剖面斜视图。沿图25的I－II的剖视图与图15相同。平面型MOSFET 5的成为漏极的N型扩散层19设置于整个单元区域。N型扩散层19具有比N－型半导体衬底1高的杂质浓度，深度比沟槽2浅。N型扩散层19成为空穴的阻挡层，装置的发射极侧的载流子浓度提高，因此能够降低导通电压。其他的结构及效果与实施方式4相同。另外，在实施方式5中，也可以与实施方式3相同地，在平面栅极14的下方局部地设置N型扩散层19。这种情况下也能够与实施方式5取得同样的效果。
此外，半导体装置不限于由硅形成，也可以由与硅相比带隙宽的宽带隙半导体形成。宽带隙半导体为例如碳化硅、氮化镓类材料或者金刚石。由这样的宽带隙半导体形成的半导体装置耐电压性、容许电流密度高，因此能够小型化。通过使用该小型化的装置，能够使安装有该装置的半导体模块也小型化。另外，由于装置的耐热性高，因此能够将散热器的散热鳍片小型化，能够将水冷部进行空冷化，因而能够将半导体模块进一步小型化。另外，装置的电力损耗低并且高效率，因此能够使半导体模块高效率化。
标号的说明
1 N－型半导体衬底，2沟槽，3、16绝缘膜，4栅极沟槽，5平面型MOSFET，6 P+型发射极层，8 P型集电极层，10 N+型发射极层，12 P型基极层，13栅极绝缘膜，14平面栅极，15伪沟槽，17伪栅极沟槽，19 N型扩散层。
权利要求书(按照条约第19条的修改)
1.一种半导体装置，其特征在于，具有：
N型半导体衬底；
多个沟槽，它们设置于所述N型半导体衬底的上表面；
栅极沟槽，其隔着绝缘膜而设置于所述沟槽内；
平面型MOSFET，其在所述沟槽间的台面部处设置于所述N型半导体衬底的上表面；
P型发射极层，在所述台面部处，在与所述N型半导体衬底的所述上表面垂直地进行俯视观察时，该P型发射极层在所述沟槽的短边方向设置于所述沟槽与所述平面型MOSFET之间；以及
P型集电极层，其设置于所述N型半导体衬底的下表面，
所述平面型MOSFET具有：N型发射极层；所述N型半导体衬底的上部；P型基极层，其设置于所述N型发射极层与所述N型半导体衬底的上部之间；以及平面栅极，其隔着栅极绝缘膜而设置于所述N型发射极层的局部、所述N型半导体衬底的上部、所述P型基极层之上，
所述平面栅极与所述栅极沟槽连接，
所述P型发射极层具有比所述P型基极层高的杂质浓度，具有与所述N型发射极层相同的发射极电位，
在所述沟槽与所述N型发射极层及所述P型基极层之间存在所述P型发射极层，所述N型发射极层及所述P型基极层不与所述沟槽内的所述绝缘膜接触，不构成沟槽型MOSFET。
2.根据权利要求1所述的半导体装置，其特征在于，
在所述俯视观察时，所述N型半导体衬底的上部、所述N型发射极层以及所述P型基极层沿所述沟槽的长边方向依次排列。
3.根据权利要求2所述的半导体装置，其特征在于，
在所述俯视观察时，所述P型基极层的沿所述沟槽的短边方向的宽度大于或等于0.3μm。
4.根据权利要求2或3所述的半导体装置，其特征在于，
在所述俯视观察时，沿所述沟槽的长边方向的、所述P型基极层与相邻的P型基极层的间隔大于或等于3.0μm。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
还具有N型扩散层，该N型扩散层设置于所述N型半导体衬底的上部，具有比所述N型半导体衬底高的杂质浓度，深度比所述沟槽浅。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，具有：
多个伪沟槽，它们设置于所述N型半导体衬底的上表面；以及
伪栅极沟槽，其隔着绝缘膜而设置于所述伪沟槽内，具有与所述N型发射极层相同的发射极电位。
说明或声明(按照条约第19条的修改)
用修改后的权利要求书替换原始公开的权利要求书。
在权利要求1中，明确了“在与N型半导体衬底的上表面垂直地进行俯视观察时，P型发射极层在沟槽的短边方向设置于沟槽与平面型MOSFET之间”。明确了“平面型MOSFET具有N型半导体衬底的上部”。明确了“在沟槽与N型发射极层及P型基极层之间存在P型发射极层”。明确了“N型发射极层及P型基极层不与沟槽内的绝缘膜接触”。
在权利要求2中，明确了“在俯视观察时，N型半导体衬底的上部、N型发射极层以及P型基极层沿沟槽的长边方向依次排列”。
在权利要求4中，明确了“P型基极层与相邻的P型基极层的间隔大于或等于3.0μm”。
在权利要求5中，明确了“N型扩散层设置于N型半导体衬底的上部”。

Claims (6)

1.一种半导体装置，其特征在于，具有：
N型半导体衬底；
多个沟槽，它们设置于所述N型半导体衬底的上表面；
栅极沟槽，其隔着绝缘膜而设置于所述沟槽内；
平面型MOSFET，其在所述沟槽间的台面部处设置于所述N型半导体衬底的上表面；
P型发射极层，其在所述台面部处设置于所述沟槽与所述平面型MOSFET之间；以及
P型集电极层，其设置于所述N型半导体衬底的下表面，
所述平面型MOSFET具有：N型发射极层；N型扩散层，其与所述N型半导体衬底连接；P型基极层，其设置于所述N型发射极层与所述N型扩散层之间；以及平面栅极，其隔着栅极绝缘膜而设置于所述N型发射极层的局部、所述N型扩散层、所述P型基极层之上，
所述平面栅极与所述栅极沟槽连接，
所述P型发射极层具有比所述P型基极层高的杂质浓度，具有与所述N型发射极层相同的发射极电位，
所述N型发射极层不与所述沟槽接触，不构成沟槽型MOSFET。
2.根据权利要求1所述的半导体装置，其特征在于，
在与所述N型半导体衬底的所述上表面垂直地进行俯视观察时，所述N型发射极层、所述P型基极层以及所述N型扩散层沿所述沟槽的长边方向依次排列。
3.根据权利要求2所述的半导体装置，其特征在于，
在所述俯视观察时，所述P型基极层的沿所述沟槽的短边方向的宽度大于或等于0.3μm。
4.根据权利要求2或3所述的半导体装置，其特征在于，
在所述俯视观察时，所述P型基极层的沿所述沟槽的长边方向的长度大于或等于3.0μm。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述N型扩散层具有比所述N型半导体衬底高的杂质浓度，深度比所述沟槽浅。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，具有：
多个伪沟槽，它们设置于所述N型半导体衬底的上表面；以及
伪栅极沟槽，其隔着绝缘膜而设置于所述伪沟槽内，具有与所述N型发射极层相同的发射极电位。
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