CN110036486B - 具有栅极沟槽和掩埋的终端结构的功率半导体器件及相关方法 - Google Patents

具有栅极沟槽和掩埋的终端结构的功率半导体器件及相关方法 Download PDF

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Abstract

半导体器件包括半导体层结构，半导体层结构包括包含宽带隙半导体材料的漂移区域。与漂移区域的导电类型相反导电类型的屏蔽图案设置在器件的有源区域中的漂移区域的上部部分中，并且与漂移区域的导电类型相反导电类型的终端结构设置在器件的终端区域中的漂移区域的上部部分中。栅极沟槽延伸到半导体层结构的上部表面中。半导体层结构包括在终端结构上面延伸并且至少部分地覆盖终端结构的半导体层。

Description

具有栅极沟槽和掩埋的终端结构的功率半导体器件及相关 方法
美国政府利益声明
本发明是在陆军研究实验室资助的合作协议No.W911NF-12-2-0064的政府支持下完成的。政府拥有本发明的一定的权利。
技术领域
本发明涉及功率半导体器件，并且更具体地，涉及具有栅极沟槽的功率半导体器件以及制造这种器件的方法。
背景技术
功率半导体器件用于承载大电流并且支持高电压。在本领域中已知多种功率半导体器件包括例如功率金属氧化物半导体场效应晶体管(“MOSFET”)、双极结晶体管(“BJT”)、绝缘栅极双极晶体管(“IGBT”)、结势垒肖特基二极管、栅极关断晶体管(“GTO”)、MOS控制晶闸管和各种其它器件。这些功率半导体器件通常由诸如基于碳化硅(“SiC”)或氮化镓(“GaN”)的半导体材料的宽带隙半导体材料制造。
功率半导体器件可以具有横向结构或垂直结构。在具有横向结构的器件中，器件的端子(例如，用于功率MOSFET器件的漏极、栅极和源极端子)处于半导体层结构的同一主表面(即，顶部或底部)上。相反，在具有垂直结构的器件中，至少一个端子被设置在半导体层结构的每个主表面上(例如，在垂直MOSFET器件中，源极可以处于半导体层结构的顶部表面上并且漏极可以处于半导体层结构的底部表面上)。半导体层结构可以包括或不包括下面的衬底。这里，术语“半导体层结构”指的是包括诸如半导体衬底和/或半导体外延层的一个或更多个半导体层的结构。
常规的功率半导体器件通常具有半导体衬底，诸如具有第一导电类型的碳化硅衬底(例如，n型衬底)，在该衬底上，形成具有第一导电类型(例如，n型)的外延层结构。这外延层结构(可以包括一个或更多个分离的层)用作功率半导体器件的漂移区域。该器件通常包括“有源区域”，该“有源区域”包括具有诸如p-n结的结的一个或更多个功率半导体器件。有源区域可以形成于漂移区域上和/或漂移区域中。有源区域充当用于阻断反向偏置方向上的电压并提供正向偏置方向上的电流流动的主结。功率半导体器件也可以具有与有源区域相邻的边缘终端区域。可以在衬底上形成一个或更多个功率半导体器件，并且每个功率半导体器件通常将具有其自己的边缘终端。在完全处理衬底之后，可以切割所得到的结构以分离单独的边缘终端的功率半导体器件。功率半导体器件可以具有单位单元结构，在该单位单元结构中，每个功率半导体器件的有源区域包括多个单独的器件，该多个单独的器件被彼此并联设置并且一起用作单个功率半导体器件。
功率半导体器件被设计为阻断(在正向或反向阻断状态中)或通过(在正向操作状态中)大电压和/或电流。例如，在阻断状态中，功率半导体器件可以被设计为维持数百或数千伏的电势。然而，当施加的电压接近或超过器件被设计为阻断的电压水平时，非不重要的电流水平可能开始流过功率半导体器件。这种通常被称为“泄漏电流”的电流可能是非常不期望的。如果电压增加超过器件的设计电压阻断能力，则泄漏电流可能开始流动，其可能是除了其它之外，漂移区域的掺杂和厚度的函数。泄漏电流同样可能由于其它原因而出现，诸如边缘终端的故障和/或器件的主要结。如果在器件上的电压增加超过击穿电压到临界水平，则增加的电场可能导致半导体器件内的电荷载流子的不可控制和不期望的失控生成，导致被认为是雪崩击穿的状况。
功率半导体器件同样可以开始允许非不重要的量的泄漏电流以低于器件的设计击穿电压的电压水平流动。特别地，泄漏电流可能开始在有源区域的边缘处流动，在该边缘处，由于电场拥挤效应可能经历高电场。为了减少这种电场拥挤(以及致使的增加的泄漏电流)，边缘终端结构可以被设置为围绕功率半导体器件的部分或全部有源区域。这些边缘终端可以将电场散布到更大的区域上，由此减少电场拥挤。
发明内容
依据本发明的实施例，提供了包括半导体层结构的半导体器件，该半导体层结构包括漂移区域，该漂移区域包括宽带隙半导体材料。屏蔽图案设置在器件的有源区域中的漂移区域的上部部分中，并且终端结构设置在器件的终端区域中的漂移区域的上部部分中。栅极沟槽延伸到半导体层结构的上部表面中。半导体层结构包括在终端结构上面延伸并且至少部分地覆盖终端结构的半导体层。
半导体器件还可以包括栅极沟槽中的至少部分地覆盖栅极沟槽的底部表面和侧壁的栅极绝缘层、栅极沟槽中的在栅极绝缘层上的栅极电极、半导体层结构的上部表面上的第一触件和半导体层结构的下部表面上的第二触件。半导体器件可以进一步包括在栅极沟槽的相对侧包括的第一和第二阱区域。漂移区域可以具有第一导电类型，并且阱区域可以具有与第一导电类型相反的第二导电类型。
在一些实施例中，屏蔽图案的底部比栅极沟槽的底部表面延伸到漂移区域中更远。终端结构可以包括例如防护环或结终端延伸之一。
在一些实施例中，半导体层可以具有小于1×1016/cm3的掺杂密度。
在一些实施例中，第一和第二阱区域的上部表面可以与半导体层的上部表面共面。
在一些实施例中，第一和第二阱区域可以包括注入的阱区域，该注入的阱区域注入有具有第二导电类型的掺杂剂。
在一些实施例中，与栅极沟槽间隔开的第一阱区域的第一部分可以具有第一掺杂剂浓度，并且与栅极沟槽直接相邻的半导体器件的沟道可以具有第二掺杂剂浓度，第二掺杂剂浓度低于第一掺杂剂浓度。
在一些实施例中，第一阱区域沿着平行于半导体层结构的下部表面延伸的轴可以具有第二导电类型的掺杂剂的非均匀掺杂剂浓度。
在一些实施例中，虽然在其它实施例中漂移区域可以掺杂有具有第一导电类型的掺杂剂，漂移区域可以掺杂有具有第一导电类型的掺杂剂。终端区域中的半导体层的一部分可以以小于1×1015/cm3的浓度掺杂有具有第一导电类型的掺杂剂。
依据本发明的进一步实施例，提供包括半导体层结构的半导体器件，半导体层结构包括漂移区域，该漂移区域包括掺杂有具有第一导电类型的掺杂剂的宽带隙半导体材料，延伸到半导体层结构的上部表面中的栅极沟槽，在漂移区域的上部部分中的掺杂有具有第二导电类型的掺杂剂的第一屏蔽图案，第二导电类型与第一导电类型相反，在第一屏蔽图案上面且与栅极沟槽的第一侧相邻的第一阱区域，第一阱区域掺杂有具有第二导电类型的掺杂剂，在漂移区域的上部部分中的掺杂有具有第二导电类型的掺杂剂的第二屏蔽图案，在第二屏蔽图案上面且与栅极沟槽的第二侧相邻的第二阱区域，第二阱区域掺杂有具有第二导电类型的掺杂剂；以及在漂移区域的上部部分中的掺杂有具有第二导电类型的掺杂剂的终端结构。半导体器件的沟道具有比第一阱区域更低浓度的第二导电类型的掺杂剂，半导体器件的沟道在第一阱区域和栅极沟槽的第一侧之间。
在一些实施例中，半导体层结构可以包括在半导体器件的终端区域中的半导体层，该半导体层在终端结构上面延伸并且至少部分地覆盖终端结构。
在一些实施例中，终端区域中的半导体层可以掺杂有具有第二导电类型的掺杂剂。
在一些实施例中，终端区域中的半导体层可以具有小于1×1016/cm3的第二导电类型掺杂剂的掺杂密度。
在一些实施例中，终端结构可以包括多个终端元件，并且终端元件的底部表面可以与第一屏蔽图案的底部表面共面。
在一些实施例中，第一屏蔽图案的底部表面可以比栅极沟槽的底部表面延伸到漂移区域中更远。
在一些实施例中，第一和第二阱区域的上部表面可以与终端区域中的半导体层的上部表面共面。
在一些实施例中，第一阱区域可以包括以第一浓度掺杂有第二导电类型的掺杂剂的第一部分和以第二浓度掺杂有第二导电类型的掺杂剂的第二部分，第二浓度超过第一浓度至少五倍，其中第二区域从第一阱区域的顶部表面延伸到第一阱区域的底部表面。
依据本发明的进一步实施例，提供形成半导体器件的方法，其中宽带隙半导体漂移区域形成在衬底上，漂移区域和半导体衬底各自掺杂有具有第一导电类型的掺杂剂。第二导电类型的掺杂剂注入到漂移区域的上部表面中，以在半导体器件的终端区域中形成终端结构，并且在半导体器件的有源区域中形成屏蔽图案，第二导电类型与第一导电类型相反。半导体层经由外延生长形成在漂移区域的上部表面上，半导体层具有生长时小于1×1016/cm3的掺杂剂浓度。第二导电类型的掺杂剂注入到有源区域中的半导体层中。栅极沟槽形成在半导体层中，栅极沟槽延伸到漂移区域的上部表面中。栅极绝缘层和栅极电极顺序地形成在每个栅极沟槽中。栅极沟槽的相对侧的有源区域中的半导体层的部分包括相应的第二导电性的阱区域。
在一些实施例中，半导体层可以掺杂有第一导电类型的掺杂剂。在其它实施例中，半导体层可以掺杂有第二导电类型的掺杂剂。
在一些实施例中，与栅极沟槽相邻的第二导电类型的阱区域的相应部分可以包括沟道区域，其中每个沟道区域具有比相应的第二导电类型的阱区域的其余部分更低浓度的第二导电类型的掺杂剂。
在一些实施例中，第二导电类型的阱区域的上部表面可以与半导体层的上部表面共面。
在一些实施例中，终端结构可以包括防护环和结终端延伸之一。
在一些实施例中，可以在将第二导电类型的掺杂剂注入到有源区域中的半导体层中之前形成栅极沟槽。在其它实施例中，可以在将第二导电类型的掺杂剂注入到有源区域中的半导体层中之后形成栅极沟槽。宽带隙半导体可以包括碳化硅。
附图说明
图1是在其蚀刻或凹陷表面中具有终端结构的示例栅极沟槽功率MOSFET的示意性截面图。
图2A是根据本发明的实施例的具有掩埋边缘终端的栅极沟槽功率MOSFET的一部分的示意性平面图。
图2B是沿图2A的线2B-2B截取的图2A的栅极沟槽功率MOSFET的示意性截面图。
图2C是示出了其p阱的形状的通过图2A的功率MOSFET截取的部分水平截面。
图3A是包括非均匀掺杂的阱区域的根据本发明的进一步实施例的栅极沟槽功率MOSFET的一部分的示意性截面图。
图3B是示出了其p阱的形状的通过图3A的功率MOSFET截取的部分水平截面。
图4A-图4B是具有不同形状的p阱的图3A-图3B的功率MOSFET的修改版本的部分水平截面。
图5是包括在每个栅极沟槽正下的屏蔽的根据本发明的还进一步实施例的栅极沟槽功率MOSFET的一部分的示意性截面图。
图6A是根据本发明的实施例的n沟道碳化硅功率绝缘栅极双极晶体管(“IGBT”)的简化电路图。
图6B是图6A的IGBT的单位单元的示意性截面图。
图7A-图7G是示出了制造图2A-图2C的栅极沟槽功率MOSFET的方法的示意性截面图。
图8是示出了根据本发明的实施例的制造具有掩埋边缘终端的栅极沟槽功率半导体器件的方法的流程图。
具体实施方式
包括MOSFET晶体管的垂直功率半导体器件可以具有标准的栅极电极设计，其中晶体管的栅极电极形成在半导体层结构上，或者可替换地，可以具有掩埋在半导体层结构内的沟槽中的栅极电极。具有掩埋栅极电极的MOSFET通常被称为栅极沟槽MOSFET。用标准的栅极电极设计，每个单位单元晶体管的沟道区域水平地设置在栅极电极的下方。相反，在栅极沟槽MOSFET设计中，沟道垂直地设置。由于在截取水平沟道部分并且使其垂直时获得的降低的器件间距，栅极沟槽MOSFET设计降低了器件的导通电阻。此外，对于基于碳化硅的器件，垂直沟道应该具有更高的电子迁移率，进一步降低了导通电阻。然而，栅极沟槽MOSFET的制造通常要求更复杂的制造工艺。
因为比Si更难以化学蚀刻这些材料，并且此外可能更难以一致地掺杂这些半导体材料，所以使用碳化硅或各种其它宽带隙半导体材料形成的垂直栅极沟槽MOSFET可能更难以制造。这里宽带隙半导体材料指的是具有大于1.40eV的带隙的半导体材料。用n型和/或p型掺杂剂掺杂半导体材料的主要方法是(1)在其生长期间掺杂半导体材料，(2)将掺杂剂扩散到半导体材料中和(3)使用离子注入以选择性地将掺杂剂注入半导体材料中。当被用于在诸如基于碳化硅和氮化镓的材料的某些的宽带隙半导体材料中形成的功率半导体器件的制造中时，这些技术中的每个都可能提出问题。
例如，当在外延生长期间掺杂碳化硅时，掺杂剂趋于不均匀地累积在晶格结构中，并且因此难以控制掺杂剂浓度在例如+/-15％的范围内。因而，外延生长的碳化硅可能不具有精确地控制的掺杂剂浓度，其可能负面地影响器件操作和/或可靠性。
通过扩散掺杂常规地用在硅和各种其它较低带隙的半导体材料中。用这掺杂技术通常要么在生长期间要么经由离子注入来掺杂半导体器件的第一区域，并且然后对器件退火以将掺杂剂扩散到器件的一个或更多个其它区域中。在诸如硅的一些半导体材料中，n型和p型掺杂剂在加热时可能趋于容易地扩散并且以一致的扩散特性通过半导体材料，并且因此退火步骤可以用于以一定的掺杂水平掺杂器件的限定区域。然而，不幸地，即使在高温下，n型和p型掺杂剂也趋于不在碳化硅中很好地扩散，并且因此通过扩散掺杂通常不是垂直的基于碳化硅的功率半导体器件的选项。在各种其它诸如基于氮化镓的半导体材料的化合物半导体材料中同样是如此，其在热扩散之前发生离解。
可以经由离子注入有效地掺杂碳化硅，并且与外延生长期间的掺杂相比，通常可以用改善的准确性控制掺杂剂水平。然而，在垂直功率碳化硅器件中，掺杂剂经常需要被注入深入器件中，诸如1-3微米或更深的深度。注入离子的深度与注入的能量直接相关，即，以更高能量注入半导体层的离子趋于更深地进入层。因而，形成深注入区域要求高能量注入。当掺杂剂离子注入到半导体层中时，离子损坏半导体层的晶体晶格，并且这种损坏通常仅能通过热退火部分地修复。而且，晶格损坏的量同样与注入能量直接相关，更高的能量注入趋于比更低的能量注入引起更多的晶格损坏，并且离子注入的均匀性同样趋于随着注入深度的增加而减小。因而，为了形成具有深度上好的掺杂均匀性和/或可接受的晶格损坏水平的注入区域，可能需要执行多个连续的外延生长/离子注入步骤以形成深注入。这可能是显著地增加制造工艺的复杂性和成本，并且在许多情况下可能不是商业上可行的选项。
图1是与美国专利No.9,012,984(“’984专利”)中公开的功率MOSFET类似的常规的宽带隙功率MOSFET 100的示意性截面图。’984专利的全部内容通过引用结合在这里。
如图1中所示，功率MOSFET 100包括n型碳化硅衬底110。n型碳化硅漂移区域120被设置在衬底110上。适度掺杂的p型碳化硅层(例如，1×1017至5×1018掺杂剂/cm3的掺杂浓度)形成在n型漂移区域120的上部表面上。穿透适度掺杂的p型碳化硅层形成栅极沟槽180以将适度掺杂的p型碳化硅层分成多个p阱170。栅极绝缘层182形成在每个栅极沟槽180的底部表面和侧壁上。栅极电极184形成在每个栅极绝缘层182上以填充相应的栅极沟槽180。为了终端的有效操作，经由选择性蚀刻去除延伸到器件的终端区域中的适度掺杂的p型碳化硅层(即，用于形成p阱170的层)的部分，并且可以在其位置中形成绝缘层186。
通过离子注入穿过p阱170在n型漂移区域120的上部表面中形成间隔开的p型碳化硅区域140。间隔开的p型碳化硅防护环150(或其它终端结构)形成在器件100的终端区域中。区域140和150可以比适度掺杂的p阱170更重度掺杂p型。延伸到n型漂移区域120中的p型碳化硅区域140的部分可以充当在反向阻断操作期间保护栅极绝缘层182免受高电场的屏蔽区域。
经由离子注入在p阱170的上部部分中形成重度掺杂(n+)n型碳化硅源极区域174。源极触件190形成在重度掺杂的n型源极区域174上和p阱170上。漏极触件192形成在衬底110的下部表面上。栅极触件(未示出)可以形成在每个栅极电极174上。
在上面描述的功率MOSFET 100中可能提出几个问题。首先，通常在外延生长期间掺杂p阱170。如上面所讨论的，在碳化硅和各种其它宽带隙半导体材料中，在外延生长期间掺杂时可能难以保持一致的掺杂浓度，并且偏离期望的掺杂剂浓度的掺杂水平可能导致器件性能劣化和/或器件故障的可能性增加。附加地，当在生长期间掺杂时，除非执行多个生长和蚀刻步骤，否则不可能在生长层内执行掺杂剂浓度的局部调整，其对于大多数应用通常不是商业地实用的。
第二，上面描述的方法要求延伸到晶片上的每个器件的终端区域中的外延生长的适度掺杂的p型层的部分的去除，该p型层被生长以形成p阱170。这样的蚀刻步骤通常被称为台面蚀刻。这不仅包含添加的工艺步骤，其还可能在晶片表面留下微米尺寸的台阶或粗糙度。而且，在台面蚀刻期间发生的蚀刻量的不确定性可以导致一个或更多个终端结构的部分或甚至全部的去除，并且过蚀刻和/或蚀刻不足可能不利地影响终端结构中的电荷水平。终端结构的性能可能对电荷水平非常敏感，并且因此过蚀刻和/或蚀刻不足可能显著地劣化终端结构的性能和增加泄漏电流和/或器件故障的可能性。
依据本发明的实施例，提供了诸如功率MOSFET和功率IGBT的具有深沟槽屏蔽区域和掩埋终端结构的栅极沟槽宽带隙功率半导体器件。在示例实施例中，终端结构可以掩埋在轻度掺杂的p型或n型半导体层下。可以通过离子注入在器件的漂移区域/电流散布层的上部表面中形成深沟槽屏蔽区域和终端结构，并且然后在注入之后可以在结构上生长轻度掺杂的p型或n型半导体层，并且可以执行一个或更多个附加的注入步骤以形成阱区域和高度掺杂的源极区域。
与常规的器件相比，根据本发明的实施例的栅极沟槽功率半导体器件可以展现出许多优点。例如，因为阱区域可以在外延生长期间经由离子注入而不是经由掺杂形成，所以可以保持掺杂水平更靠近期望的掺杂水平。附加地，因为在阱区域的形成之前形成深沟槽屏蔽区域和结终端结构，所以不需要将离子深注入到器件结构中，并且因此可以以更低的注入能量注入。这可以降低对半导体层的离子注入损坏，并且可以改善注入的准确性和一致性。
附加地，在终端结构上的外延生长的轻度掺杂半导体层的设置可以降低器件的终端区域中的表面场。而且，由于在终端结构上面生长的半导体层可以仅轻度掺杂(或甚至未掺杂)，因此它可以不显著地影响结终端中的电荷水平。结果，可以将轻度掺杂的外延层留在位置中，并且在一些实施例中可以省略台面蚀刻。如上面所讨论的，如果在台面蚀刻期间发生过蚀刻或蚀刻不足，则终端结构可能被损坏和/或终端结构中的电荷水平可能被不利地影响。如果省略台面蚀刻，则可以去除器件劣化或故障的这些潜在点。而且，当轻度掺杂外延层保留在终端结构上时，它同样可以用作保护层。
进一步的，在一些情况中，沿着其水平截面改变阱区域中的掺杂浓度可能是有利的。如上面所讨论的，当在外延生长期间通过掺杂形成阱区域时，这种变化通常是不可能的。然而，由于阱区域是通过离子注入形成的，因此可以通过使用具有不同注入掩模的多步骤注入提供这种变化。这可以允许功率半导体器件的沟道的电性质的精细调整，其可以改善其性能。根据本发明的实施例的功率半导体器件可以用比常规器件更少的工艺步骤制造，并且因此制造可以更便宜，并且可以允许栅极沟槽的更紧密间隔的间距，其可以改善阻断性能。
根据本发明的一些实施例的功率半导体器件可以具有包括有源区域和终端区域的半导体层结构。半导体层结构包括漂移区域，该漂移区域可以由诸如碳化硅的宽带隙半导体材料形成。可以在有源区域中的漂移区域的上部部分中形成屏蔽图案，并且可以在终端区域中的漂移区域的上部部分中形成终端结构(例如，防护环或结终端延伸)。可以通过离子注入形成屏蔽图案和终端结构。半导体层结构可以进一步包括在终端结构上面延伸并且至少部分地覆盖终端结构的半导体层。栅极沟槽可以形成在半导体层结构的上部表面中。栅极沟槽可以形成穿过半导体层。
根据本发明的附加实施例的功率半导体器件可以具有半导体层结构，该半导体层结构包括漂移区域，该漂移区域由用具有第一导电类型的掺杂剂掺杂的宽带隙半导体材料形成。栅极沟槽可以形成在半导体层结构的上部表面中。用具有第二导电类型的掺杂剂掺杂的第一和第二屏蔽图案形成在漂移区域的上部部分中。用具有第二导电类型的掺杂剂掺杂的第一和第二阱区域形成在栅极沟槽的任一侧的相应的第一和第二屏蔽图案上面。用具有第二导电类型的掺杂剂掺杂的终端结构也形成在漂移区域的上部部分中。与栅极沟槽的第一侧直接相邻的第一阱区域的一部分包括半导体器件的第一沟道，第一沟道具有比第一阱区域的其余部分更低浓度的第二导电类型的掺杂剂。
现在将参照图2A-图8描述本发明的实施例。将理解本文公开的不同实施例的特征可以以任何方式组合以提供许多附加的实施例。
图2A是省略了源极触件以更好地示出下面的半导体层的根据本发明的实施例的具有掩埋边缘终端的栅极沟槽功率MOSFET 200的一部分的示意性平面图。图2B是添加了源极触件的沿图2A的线2B-2B截取的栅极沟槽功率MOSFET 200的示意性截面图。将理解，图2A-图2B中所示的和/或下面描述的具体的层结构、掺杂浓度、材料、导电类型等只是作为示例提供，以详细示出具体的示例实施例的结构。因而，下面所讨论的具体细节不限制本发明，本发明在所附权利要求中被描述。
参照图2A-图2B，功率MOSFET 200包括有源区域202和围绕有源区域202的终端区域204。功率MOSFET 200可以包括并行设置的多个单位单元。虽然图2A-图2B仅描绘了单个功率MOSFET 200的一部分，但是将理解可以在单个晶片上生长多个功率MOSFET 200。图2A-图2B中示出了大约两个单位单元和终端区域204的一部分。
如图2A-图2B中所示，功率MOSFET 200包括重度掺杂(n+)n型宽带隙半导体衬底210。衬底210可以包括单晶4H碳化硅半导体衬底。衬底210可以用n型杂质掺杂(即，n+碳化硅衬底)。杂质可以包括例如氮或磷。尽管可以使用其它掺杂浓度，但是衬底210的掺杂浓度可以是例如1×1018原子/cm3和1×1021原子/cm3之间。衬底210可以是任何合适的厚度(例如，100和500微米之间的厚度)。
轻度掺杂(n-)的碳化硅漂移区域220设置在衬底210上。碳化硅漂移区域220可以通过外延生长形成在碳化硅衬底210上。碳化硅漂移区域220可以具有例如1×1016至5×1017掺杂剂/cm3的掺杂浓度。碳化硅漂移区域220可以是厚的区域，具有在衬底210上面的例如3-100微米的垂直高度。碳化硅漂移区域220的上部部分可以包括n型碳化硅电流散布层(“CSL”)230。n型碳化硅电流散布层230可以在与n型碳化硅漂移区域220的其余部分同一的工艺步骤中生长并且可以被认为是碳化硅漂移区域220的部分。电流散布层230可以是具有超过更轻度掺杂的n-碳化硅漂移层220的其余部分的掺杂浓度的掺杂浓度(例如，1×1017至5×1018掺杂剂/cm3的掺杂浓度)的适度掺杂的电流散布层230。
然后可以在器件200的有源区域202中的n型漂移区域220/电流散布层230的上部表面中形成间隔开的p型碳化硅屏蔽区域240。屏蔽区域240同样可以在本文中被称为屏蔽图案240。同时，间隔开的p型碳化硅防护环250可以形成在器件200的终端区域204中。p型碳化硅屏蔽区域240和p型碳化硅防护环250可以延伸到与漂移层220/电流散布层230大致相同的深度处。在示例实施例中，尽管可以使用其它深度，但是深度可以是大约1-2微米。例如，在其它实施例中可以使用0.5至3微米的深度。在还其它实施例中可以使用1.5至3微米的深度。p型碳化硅屏蔽区域240和p型碳化硅防护环250可以通过离子注入形成在n型漂移区域220/电流散布层230的上部表面中。如本领域技术人员所知的，可以通过电离所期望的离子种类并且以预定的动能在离子注入目标靶室中将离子加速为朝向半导体层的表面的离子束，将诸如n型或p型掺杂剂的离子注入到半导体层或区域中。基于预定的动能，期望的离子种类可以穿透到半导体层中达一定的深度。
防护环250形成在终端区域204中以围绕有源区域202。虽然因为防护环250在碳化硅层260(下面描述)的下方，所以它们在图2A中不可见，但是通过虚线矩形标记250在图2A中示出防护环250的位置。将理解图2A中仅示出了防护环250的一部分，如图2A-图2B仅描绘了MOSFET 200的一部分。在完整的MOSFET 200中，防护环250可以包括同心圆角矩形，当在平面图中观察时，该矩形包围有源区域202。防护环250可以包括边缘终端结构。当诸如功率MOSFET200的功率半导体器件在阻断状态中操作时，随着电压增加，泄漏电流可能开始在有源区域的边缘处流动。因为器件边缘处的电场拥挤效应可能导致这些区域中的电场增加，所以泄漏电流趋于在这些边缘区域中流动。如果器件上的电压超过击穿电压增加到临界水平，则增加的电场可能导致半导体器件内的电荷载流子的失控生成，导致雪崩击穿。当发生雪崩击穿时，电流急剧增加并且可能变得不可控制，并且雪崩击穿事件可能损坏或破坏半导体器件。
为了降低这样的电场拥挤(以及致使的增加的泄漏电流)，诸如防护环250的边缘终端结构可以设置围绕功率MOSFET 200的有源区域202的部分或全部。这些边缘终端结构可以被设计为将电场散布到更大的区域上，从而降低电场拥挤。防护环是一种已知的边缘终端结构型。如图2A-图2B中所示，防护环250可以包括间隔开的p型沟槽。虽然图2A和图2B示出了使用四个防护环250作为边缘终端结构的功率MOSFET 200，但是将理解，可以使用不同数量的防护环250，并且可以使用其它边缘终端结构。例如，在其它实施例中，可以用结终端延伸代替防护环250。同样将理解，在一些实施例中可以省略边缘终端结构。
轻度掺杂的n型或p型(或未掺杂)碳化硅层260设置在n型漂移区域220/电流散布层230的上部表面上以及p型碳化硅屏蔽区域240和p型碳化硅防护环250上。碳化硅层260可以通过外延生长形成。在一些实施例中，碳化硅层260可以具有例如小于1xl016/cm3的掺杂浓度。在其它实施例中，碳化硅层260可以具有小于1×1015/cm3的掺杂浓度。P阱270可以形成在p型碳化硅屏蔽区域240上面的轻度掺杂的n型或p型(或未掺杂)碳化硅层260中。p阱270可以包括形成在轻度掺杂的n型或p型(或未掺杂)碳化硅层260中的适度掺杂的p型碳化硅区域。p阱270可以具有例如5×1016/cm3和5×1017/cm3之间的掺杂浓度。在一些实施例中，p阱270可以通过离子注入形成。每个p阱的上部部分272可以用p型掺杂剂更重度掺杂。每个p阱270的上部部分272可以具有例如2×1017/cm3和1×1020/cm3之间的掺杂浓度。每个p阱270的更重度掺杂部分272(其具有与p阱270的其余部分相同的导电类型和与源极区域274的导电类型相反的导电性，其在下面被讨论)可以延伸到轻度掺杂碳化硅层260的上部表面。如图2B中所示，在一些实施例中，p阱270的更重度掺杂部分272可以向下延伸以接触p型碳化硅屏蔽区域240。p阱270的更重度掺杂部分272可以在源极触件290(下面描述)和p型屏蔽区域240之间提供好的电连接。p阱270(包括其更重度掺杂的上部部分272)可以通过离子注入形成。n型碳化硅衬底210、n型碳化硅漂移区域220/电流散布层230、p型碳化硅屏蔽区域240、p型碳化硅防护环250、轻度掺杂碳化硅层260和p阱270(包括下面所讨论的其中形成的区域272、274)可以一起组成半导体器件200的半导体层结构。
栅极沟槽280形成在碳化硅层260中(或如果p阱通过毯式注入步骤遍及有源区域202形成，则栅极沟槽280形成在p阱270中)。栅极沟槽280也可以延伸到n型漂移区域220/电流散布层230的上部表面中。在一些实施例中，栅极沟槽280可以具有U形截面，如图2B中所示。设置有U形截面的栅极沟槽280的底部边缘的圆角可以帮助降低栅极沟槽280的底部拐角处的电场。在一些实施例中，可以省略圆角拐角。诸如氧化硅层的栅极绝缘层282形成在每个栅极沟槽280的底部表面和侧壁上。栅极电极284形成在每个栅极绝缘层282上。每个栅极电极284可以填充其相应的栅极沟槽280的其余部分。栅极电极284可以包括例如半导体栅极电极或金属栅极电极。可以选择栅极沟槽280的取向、尺寸和形状，以提供在导通状态中的沟道电阻和断开状态中的电压阻断性能之间的期望的平衡。
重度掺杂(n+)n型碳化硅源极区域274可以形成在p阱270的上部部分中。n型源极区域274可以通过离子注入形成。每个n型源极区域274可以直接相邻并且接触p阱的更重度掺杂部分272中的相应一个。重度掺杂(n+)n型碳化硅区域274充当单位单元中包括的单独的晶体管的源极区域。漂移区域220/电流散布层230和衬底210一起充当功率MOSFET 200的公共漏极区域。
源极触件290可以形成在重度掺杂的n型源极区域274和p阱的更重度掺杂部分272上。源极触件290可以全部电连接以形成单个的源极触件。源极触件290可以包括例如诸如镍、钛、钨或铝的金属，或这些或类似材料的合金或薄层堆叠。漏极触件292可以形成在衬底210的下部表面上。漏极触件292可以包括例如与源极触件类似的材料，因为这形成与碳化硅衬底的欧姆接触。栅极触件(未示出)可以电连接到每个栅极电极274。
垂直沟道区域276形成在与栅极绝缘层282相邻的p阱270中。如通过图2B中的箭头所示，当电压施加到栅极电极284时，电流可以从n型源极区域274穿过沟道区域276流到漂移区域220/电流散布层230。
终端区域204中的轻度掺杂的碳化硅层260的部分可以不被注入。在示例实施例中，终端区域204中的轻度掺杂的碳化硅层260的掺杂浓度可以是1×1015/cm3和1×1016/cm3之间。在其它实施例中，终端区域204中的轻度掺杂的碳化硅层260的掺杂浓度可以小于lxl015/cm3。终端区域204中的轻度掺杂的碳化硅层260的部分可以在防护环250上面，并且可以保护防护环250。
p型碳化硅屏蔽区域240可以延伸靠近栅极沟槽280。漂移区域220/电流散布层230的小部分可以在栅极沟槽280和相邻的p型碳化硅屏蔽区域240之间。这些小部分用作到漏极触件292的电流路径，用于电流穿过相应的沟道276流动。p型碳化硅屏蔽区域240可以帮助降低当器件在反向阻断状态下操作时在漂移区域220中形成的电场向上朝向沟道区域276延伸的程度。如果电场太高，则栅极绝缘层282的下部部分可能随时间劣化，其可能最终导致器件故障。
在图2A-图2B的实施例中，p阱270和轻度掺杂碳化硅层260在垂直方向上具有相同的厚度。不必须是这种情况。在其它实施例中，轻度掺杂碳化硅层260可以比p阱270更厚。在还其它实施例中，轻度掺杂碳化硅层260可以比p阱270更薄。在一些实施例中，终端区域204中的轻度掺杂碳化硅层260的上部表面可以与相应的p阱270的上部表面共面。
图2C是穿过功率MOSFET 200的水平截面(即，平行于衬底210的底部表面截取的截面)，其穿过p阱270的下部部分截取。如图2C中所示，可以通过在轻度掺杂碳化硅层260中执行p型掺杂剂的毯式注入来形成p阱270。在示例实施例中，可以在栅极沟槽280之前形成p阱270，为了将注入层分成多个p阱270，所以栅极沟槽280可以在执行毯式注入之后蚀刻穿过碳化硅层260。如图2C中可以见到，形成p阱270的毯式注入不延伸到MOSFET 200的终端区域204中。
参照图2A-图2C，可以见到重度掺杂屏蔽区域240、p阱270的重度掺杂部分272、源极区域274、垂直沟道276、栅极沟槽280、栅极绝缘层282和栅极电极284全部可以在相同方向上以平行条带延伸。如上面所提到的，p阱270可以通过遍及有源区域202的毯式注入形成。
功率MOSFET 200可以展现优于常规的功率MOSFET设计的几个优点。首先，如上面所描述的，轻度掺杂外延层260可以留在完成的器件中的位置中。由此，它可以用于保护诸如防护环250的终端结构，并且同样可以降低器件的终端区域204中的表面场。第二，由于可以消除对台面蚀刻的需要，因此可以避免可能不利地影响终端结构250的性能的终端区域204中的过蚀刻或蚀刻不足。第三，由于经由离子注入形成p阱270，因此掺杂水平可以比经由外延生长工艺形成p阱270时可能的掺杂水平保持更靠近期望的掺杂水平。第四，因为在形成p阱270之前形成深沟槽屏蔽区域240和终端结构250，所以不需要将离子深注入到器件结构中，并且因此可以以更低的注入能量注入，这可以降低离子注入损坏和/或改善注入的准确性和一致性。第五，由于经由离子注入形成p阱270，因此p阱270中的掺杂浓度可以沿着其水平截面变化。这可以允许精细调整功率半导体器件的沟道的电性质，其可以改善其性能。第六，根据本发明的实施例的功率半导体器件可以比常规器件用更少的工艺步骤制造，并且因此制造可以更便宜，并且可以允许栅极沟槽的更紧密间隔的间距，其可以改善阻断性能。
图3A是根据本发明的进一步实施例的栅极沟槽功率MOSFET 300的示意性截面图，该栅极沟槽功率MOSFET 300包括非均匀掺杂的阱区域。因为功率MOSFET 300与上面参照图2A-图2B所讨论的功率MOSFET 200类似，功率MOSFET 300的相同的元件使用相同的附图标记编号，并且因为上面已经描述了它们，所以下面将不再进一步讨论。以下的讨论将集中在功率MOSFET 300和功率MOSFET 200之间的不同上。
如图3A中所示，功率MOSFET 300包括不同于图2A-图2B的功率MOSFET 200的对应元件的轻度掺杂碳化硅层360和p阱370。特别地，在功率MOSFET 300中，轻度掺杂碳化硅层360形成为轻度掺杂的p型碳化硅层360。轻度掺杂的p型碳化硅层360可以经由外延生长形成，并且可以在生长期间被掺杂。与功率MOSFET 200的p阱270相比，轻度掺杂p型碳化硅层360中形成的p阱370可以具有不同的形状。特别地，p阱370不一直延伸到栅极沟槽280，相反，每个p阱370通过轻度掺杂p型碳化硅层360的相应部分362与栅极绝缘层282间隔开。轻度掺杂p型碳化硅层360的部分362可以包括功率MOSFET 300的沟道376。因而，每个沟道376可以在p阱370之一和栅极沟槽280之一之间。应该注意，由于轻度掺杂碳化硅层360是p型碳化硅层，因此沟道376是p型沟道。然而，沟道376可以比p阱370更轻度掺杂，并且因此被考虑为不同于p阱370。
p阱370可以通过选择性离子注入到轻度掺杂p型碳化硅层360中形成，该选择性离子注入不注入p型离子到轻度掺杂p型碳化硅层360的部分362中。每个p阱370还可以包括在其中间的更重度掺杂部分372，该更重度掺杂部分372可以向上延伸以接触源极触件290中的相应一个。
通过仅在轻度掺杂p型碳化硅层360的与栅极沟槽282间隔开的区域中形成p阱370，可能可以实现具有更好性质的沟道376。特别地，由于沟道376不形成在p阱370中，因此p阱370可以比功率MOSFET 200的p阱270更高度掺杂。p阱370中更高的p型掺杂剂浓度可以通过降低在漂移区域220和电流散布层230中形成高电场时的势垒降低在阻断状态中改善功率MOSFET300的电场阻断性质。沟道376中的更低的掺杂帮助保持沟道376中的高电子迁移率，其降低了功率MOSFET 300的导通状态电阻。由于p阱370通过离子注入而不是外延生长(如上面所讨论的功率MOSFET 100中的情况)形成，因此在制造工艺期间可以容易地形成更低掺杂的沟道376。
在图3A的功率MOSFET 300中，p阱370具有延伸到图中的条形。相应地，在穿过p阱370截取的功率MOSFET 300的水平截面中(即，在平行于衬底210的上部表面的平面中截取的截面中)，p阱370将出现为彼此平行地延伸并且平行于栅极沟槽280的一系列间隔开的条带。这在图3B中示出，其是穿过p阱370的下部部分截取的穿过功率MOSFET 300的水平截面。
然而，将理解，图3A-图3B的功率MOSFET 300的p阱370可以用具有多种不同形状的p阱代替。例如，图4A示出了功率MOSFET 300的轻度修改版本的功率MOSFET 400A。如上面所提到的，功率MOSFET 300具有形成为平行于栅极沟槽380延伸的条带的p阱370。功率MOSFET400A具有形成为垂直于栅极沟槽280延伸的条带的p阱470A。可以调节p阱470A条带之间的间隙，以在沟道区域中留下低掺杂碳化硅的最佳量以帮助增加沟道迁移率，其可以帮助降低器件的导通状态电阻，同时还阻断在断开状态中的高电场。图4B示出了功率MOSFET 300的另一个轻度修改版本的功率MOSFET 400B，该功率MOSFET 400B具有形成为方形点的p阱470B。可以使用其它形状的“点”。可以调节相邻的p阱点470B之间的间隙以及p阱点470B和栅极沟槽280之间的间隙，以留下期望的或最佳量的低掺杂碳化硅，以帮助增加沟道迁移率，其可以帮助降低器件的导通状态电阻，同时还阻断在断开状态中的高电场。这些替换几何布局允许MOS沟道的更大的封装密度，其降低了器件的比导通电阻。因而，对于给定的电阻规格，可以使器件更小，或者可以使更多电流流过具有给定面积的器件。
本文公开的全部MOSFET设计可以应用于具有更复杂的栅极沟槽布局的MOSFET，代替图2A-图4B中所描绘的MOSFET中包括的简单条带栅极沟槽布局。例如，根据本发明的进一步实施例，同样可以提供用形成屏幕图案的交叉阵列的栅极沟槽代替条带栅极沟槽设计的MOSFET。同样地，在其它实施例中，栅极沟槽可以设置成六边形取向的条带(当在平面图中观察时)，以形成六边形沟槽图案，并且根据本发明的实施例的技术可以应用于形成注入的p阱和沟道区域附近的低掺杂区域。
图5是根据本发明的还进一步实施例的栅极沟槽功率MOSFET 500的示意性截面图，该栅极沟槽功率MOSFET 500包括在每个栅极沟槽正下的屏蔽。因为功率MOSFET 500与上面参照图2A-图2C所讨论的功率MOSFET 200类似，因此功率MOSFET 500的相同元件使用相同的附图标记编号，并且因为已经在上面描述了它们，所以下面将不再进一步讨论。以下的讨论将集中在功率MOSFET 500和功率MOSFET 200之间的不同上。
如图5中所示，除了功率MOSFET 500包括在每个栅极沟槽280下方的p型碳化硅屏蔽区域542之外，功率MOSFET 500可以与功率MOSFET 200相同。在反向阻断操作期间，p型碳化硅屏蔽区域542可以进一步屏蔽栅极绝缘层282免受高电场。p型碳化硅屏蔽区域542可以电连接到p型屏蔽区域240。这些电连接未在图5中示出，但是可以实现为例如在漂移区域220内的掩埋连接。
图6A是根据本发明的实施例的n沟道碳化硅功率IGBT 600的简化电路图。图6B是图6A的IGBT 600的示意性截面图。
如图6A中所示，IGBT 600包括具有基极、发射极和集电极的p-n-p碳化硅功率BJT607。IGBT 600进一步包括具有栅极、源极和漏极的碳化硅MOSFET 609。碳化硅MOSFET 609的源极电连接到碳化硅功率BJT 607的基极，并且碳化硅MOSFET 609的漏极电连接到碳化硅功率BJT 607的集电极。按照惯例，BJT 607的集电极是IGBT 600的发射极603，并且BJT607的发射极是IGBT 600的集电极605，并且MOSFET 609的栅极684是IGBT 600的栅极601。
IGBT 600可以如以下操作。外部驱动电路连接到IGBT 600的栅极601，用于向MOSFET 609施加栅极偏置电压。当这个外部驱动电路向IGBT 600的栅极601施加大于MOSFET 609的阈值电压的电压时，在栅极601旁边的半导体层中形成反型层，该反型层充当将IGBT 600的n+发射极603电连接到BJT 607的基极的沟道676。注意IGBT 600的栅极601是MOSFET 609的栅极684。电子从n+发射极区域603穿过沟道676注入到BJT 607的基极中。该电子电流充当驱动BJT 607的基极电流。响应于该电子电流，空穴是从IGBT 600的集电极605跨过BJT 607的基极注入到IGBT 600的发射极603中。因而，碳化硅MOSFET 609将碳化硅功率BJT 607从电流驱动器件转换为电压驱动器件，其可以允许简化的外部驱动电路。碳化硅MOSFET 609充当驱动器晶体管，并且碳化硅功率BJT 607充当IGBT 600的输出晶体管。
图6B是图6A的IGBT 600的一部分的示意性截面图，其示出了功率IGBT 600的一对单位单元及其边缘终端区域。将理解为了形成功率IGBT 600，通常并行地实现大量的单位单元。
如图6B中所示，IGBT 600可以形成在例如重度掺杂的p型碳化硅层610上。p型层610可以例如在碳化硅衬底上外延生长，并且然后可以去除衬底。p+层610充当IGBT 600的集电极605(并且因此同样作为BJT 607的发射极)。轻度掺杂的n型(n-)碳化硅漂移层620设置在p型层610上。适度掺杂的n型碳化硅电流散布层630设置在漂移区域620的上部部分中。n型碳化硅层620、630充当BJT 607的基极，并且充当MOSFET 609的源极区域。n型碳化硅层620、630可以经由外延生长形成。
重度掺杂的p型碳化硅屏蔽区域640形成在器件600的有源区域602中的n型电流散布层630的上部表面中。间隔开的p型碳化硅防护环650同样可以形成在器件600的终端区域604中。p型碳化硅屏蔽区域640和p型碳化硅防护环650可以延伸到电流散布层630中大致相同的深度处，并且可以通过离子注入形成在n型电流散布层630的上部表面中。在其它实施例中，防护环650可以用其它终端结构代替。
轻度掺杂的n型或p型(或未掺杂)碳化硅层660设置在n型电流散布层630的上部表面上以及p型碳化硅屏蔽区域640和p型碳化硅防护环650上。碳化硅层660可以通过外延生长形成。P阱670可以形成在p型碳化硅屏蔽区域640上面的轻度掺杂n型或p型(或未掺杂)碳化硅层660中。p阱670可以包括在碳化硅层660中形成的适度掺杂的p型碳化硅区域。在一些实施例中，p阱670可以通过离子注入形成。每个p阱670的上部部分可以用p型掺杂剂更重度掺杂，以形成重度掺杂的p+碳化硅发射极区域672(其也充当BJT 607的集电极)。重度掺杂(n+)的n型碳化硅漏极区域674可以形成在p阱670的与相应的重度掺杂p型碳化硅发射极区域672相邻的上部部分中。每个n型漏极区域674可以与更重度掺杂的p型碳化硅发射极区域672中的相应一个直接相邻并且接触。
这样的n+碳化硅漏极区域674充当IGBT 600的公共漏极。形成欧姆接触690以接触p+碳化硅发射极区域672和n+碳化硅漏极区域674，并且欧姆接触692形成在p+碳化硅层610的背侧上。
栅极沟槽680形成在碳化硅层660中。栅极沟槽680同样可以延伸到n型电流散布层630的上部表面中。栅极沟槽680可以具有U形截面。诸如氧化硅层的栅极绝缘层682形成在每个栅极沟槽680的底部表面和侧壁上。充当IGBT 600的栅极601的栅极电极684形成在每个栅极绝缘层682上，以填充相应的栅极沟槽680。栅极电极684可以包括例如半导体栅极电极或金属栅极电极。栅极触件(未示出)可以电连接到每个栅极电极684。
p阱670可以不一直延伸到栅极沟槽680，而是每个p阱670可以通过轻度掺杂p型碳化硅层660的相应部分662与栅极绝缘层682间隔开。轻度掺杂p型碳化硅层660的部分662可以包括功率IGBT600的MOSFET 609的垂直沟道676。每个沟道676可以在p阱670之一和栅极沟槽680之一之间。通过生长轻度掺杂碳化硅层660作为p型碳化硅层可以使沟道676是p型沟道。然而，沟道676可以比p阱670更轻度掺杂。
MOSFET 609的垂直沟道区域676在n+漏极区域674和n型电流散布层630之间形成在与栅极绝缘层682相邻的p阱670中。
可以不注入在终端区域604中的轻度掺杂碳化硅层660的部分。在示例实施例中，终端区域604中的轻度掺杂碳化硅层660的掺杂浓度可以是1×1015/cm3和1×1016/cm3之间。在另一个实施例中，终端区域604中的轻度掺杂碳化硅层660的掺杂浓度可以小于1×1015/cm3。
现在将讨论IGBT 600的操作。当超过MOSFET 609的阈值电压的偏置电压施加到栅极601时，电子电流跨过MOSFET 609的沟道676流入BJT 607的基极中，如图6B中的实线粗箭头所指示的。响应于该基极电流，空穴电流(通过图6B中的虚线箭头示出)从IGBT 600的重度掺杂p型发射极区域672穿过p阱670流到IGBT 600的集电极605。
图7A-图7G是示出了制造图2A-图2C的栅极沟槽功率MOSFET 200的方法的示意性截面图。首先参照图7A，提供重度掺杂(n+)n型碳化硅衬底210，该衬底210包括将对应于功率MOSFET的有源区域202的第一部分和将对应于围绕有源区域202的终端区域204的第二部分。轻度掺杂(n-)碳化硅漂移区域220经由外延生长形成在衬底210上。形成包括n-碳化硅漂移层220的上部部分的n型碳化硅电流散布层230。
参照图7B，离子注入可以用于在有源区域202中形成多个间隔开的p型碳化硅屏蔽区域240和在终端区域204中形成多个p型碳化硅防护环250。p型碳化硅屏蔽区域240和p型碳化硅防护环250可以形成在器件200的n型电流散布层230的上部表面中，并且可以延伸到大致相同的深度。
参照图7C，轻度掺杂的n型碳化硅层260形成在n型电流散布层230的上部表面上、p型碳化硅屏蔽区域240上和p型碳化硅防护环250上。碳化硅层260可以通过外延生长形成。
参照图7D，经由离子注入将碳化硅层260的在有源区域202中的部分转换为p型碳化硅区域。然后使用标准光刻和蚀刻技术在p型碳化硅区域中形成栅极沟槽280。栅极沟槽280的形成将p型碳化硅区域通孔转换为多个p阱270。栅极沟槽280延伸到n型电流散布层230的上部表面中，并且在一些实施例中可以具有U形截面。
参照图7E，诸如氧化硅层的栅极绝缘层282形成在每个栅极沟槽280的底部表面和侧壁上。栅极电极284形成在每个栅极绝缘层282上。每个栅极电极284可以填充其相应的栅极沟槽280的其余部分。
参照图7F，然后可以执行另一个离子注入步骤以用p型掺杂剂更重度掺杂每个p阱的部分272。然后执行另一个离子注入步骤以在p阱270的上部部分中形成重度掺杂(n+)n型碳化硅源极区域274。在一些实施例中，用于形成区域272、274的一个或两个离子注入步骤可以在栅极沟槽、栅极280绝缘层282和/或栅极电极284的形成之前执行。
参照图7G，源极触件290形成在重度掺杂的n型源极区域274和p阱的更重度掺杂部分272上。漏极触件292形成在衬底210的下部表面上。垂直沟道区域276设置在与栅极绝缘层282相邻的p阱270中。
图8是示出了根据本发明的实施例的制造具有掩埋边缘终端的栅极沟槽功率半导体器件的方法的流程图。如图7A和图8中所示，操作可以从半导体衬底上的宽带隙半导体漂移区域的外延生长开始(框700)。漂移区域和半导体衬底各自掺杂有具有第一导电类型的掺杂剂。漂移区域的上部部分可以用第一导电类型的掺杂剂更高地掺杂，以在漂移区域的上部部分中提供电流散布层。参照图7B和图8，接下来，可以将第二导电类型的掺杂剂注入漂移区域的上部表面中(其可以是电流散布层)，以在半导体器件的终端区域中形成终端结构，并且在半导体器件的有源区域中形成屏蔽图案(框710)。第二导电类型与第一导电类型相反。
参照图7C和图8，然后可以在漂移区域的上部表面上外延生长轻度掺杂半导体层(在一些实施例中其可以是未掺杂的)(框720)。在一些实施例中，该半导体层可以具有生长时小于1×1016/cm3的掺杂剂浓度，或者在其它实施例中小于1×1015/cm3的浓度。
参照图7D和图8，可以将第二导电类型的掺杂剂注入到外延生长的半导体层的在器件的有源区域中的部分中(框730)。在一些实施例中，可以注入在有源区域中的半导体层的整个部分，而在其它实施例中，可以替代地使用选择性注入到有源区域中。然后，栅极沟槽可以形成在有源区域中的注入半导体层中(框740)。可以使用标准光刻和蚀刻技术形成栅极沟槽。这些栅极沟槽可以延伸到漂移区域的上部表面中，并且在一些实施例中可以具有圆角的底部拐角。栅极沟槽的形成用于在漂移区域上面在有源区域中限定多个第二导电类型的阱。
参照图7E和图8，栅极绝缘层和栅极电极可以顺序地形成在每个栅极沟槽中(框750)。参照图7F和图8，可以执行一个或更多个离子注入步骤以增加第二导电类型的阱的选择部分中的第二导电类型的掺杂剂浓度和/或选择性地将第一导电类型的掺杂剂注入第二导电类型的阱的上部部分中(框760)。最后，参照图7G和图8，可以形成源极和漏极触件(以及在一些情况下的栅极触件)以完成器件。
在上面的描述中，每个示例实施例具有一定的导电类型。将理解，通过简单地反转上面每个实施例中的n型和p型层的导电性可以形成相反导电类型的器件。因而，将理解本发明覆盖用于每个不同器件结构(例如，MOSFET、IGBT等)的n沟道和p沟道器件两者。
虽然上面关于功率MOSFET和功率IGBT的实施方式描述了本发明，但是将理解，这里描述的技术同等地同样适用于具有栅极沟槽的其它类似的垂直功率器件。
同样将理解，可以组合本文描述的不同实施例的不同特征，以提供附加的实施例。例如，上面讨论了关于可以使用结终端延伸代替防护环的一个实施例。这在本文公开的每个实施例中都是如此。同样地，在任何实施例中可以包括或省略栅极沟槽下的屏蔽区域。任何实施例同样可以包括具有包括更低掺杂沟道区域的变化的掺杂剂浓度的阱区域。
上面已经参照附图描述了本发明的实施例，在其中示出了发明的实施例。然而将理解，本发明可以以许多不同的形式实施，并且不应该被解释为限于上面陈述的实施例。相反，提供这些实施例使得本公开将彻底和完整，并且向本领域技术人员完全地传达本发明的范围。相同的数字始终指的是相同的要素。
将理解，尽管遍及说明书使用术语第一、第二等以描述各种要素，但是这些要素不应受这些术语的限制。这些术语仅用于区分一个要素与另一个要素。例如，第一要素可以被称为第二要素，并且类似地，第二要素可以被称为第一要素，而不脱离本发明的范围。术语“和/或”包括相关联的所列项目的一个或更多个的任何和所有组合。
这里使用的术语仅是出于描述特别的实施例的目的，并且不意图限制本发明。如这里所使用的，单数形式“一”、“一个”和“该”旨在同样包括复数形式，除非上下文另有明确说明。进一步将理解，这里使用的术语“包括”、“包括有”、“包含”和/或“包含有”指定所陈述特征、整体、步骤、操作、要素和/或部件的存在，但是不排除存在或添加一个或更多个其它特征、整体、步骤、操作、要素、部件和/或其群组。
将理解，当诸如层、区域或衬底的要素被称为在另一要素“上”或延伸到另一要素“上”时，它可以直接在另一要素“上”或直接延伸到另一要素“上”，或者同样可以存在其它要素或介于中间的要素。相反，当要素被称为“直接在......上”或“直接”延伸到另一要素“上”时，不存在有介于中间的要素。同样将理解，当要素被称为“连接”或“耦合”到另一要素时，它可以直接连接或耦合到另一要素，或者可以存在介于中间的要素。相反，当要素被称为“直接连接”或“直接耦合”到另一要素时，不存在有介于中间的要素。
这里可以使用诸如“下面”或“上面”或“上部”或“下部”或“顶部”或“底部”的相对术语以如图中所示的描述一个要素、层或区域与另一要素、层或区域的关系。将理解，除了图中所描绘的取向之外，这些术语旨在包括器件的不同取向。
这里参照发明的理想化实施例(和介于中间的结构)的示意图的截面图描述了发明的实施例。为清楚起见，图中的层和区域的厚度可能被夸大。附加地，可以预期由于例如制造技术和/或容差导致的图示形状的变化。同样参照流程图描述了发明的实施例。将理解，流程图中所示的步骤不需要按所示顺序执行。
参照表征为具有诸如n型或p型的导电类型的半导体层和/或区域描述了发明的一些实施例，该导电类型指的是层和/或区域中的多数载流子浓度。因而，n型材料具有带负电的电子的多数平衡浓度，而p型材料具有带正电的空穴的多数平衡浓度。一些材料可以用“+”或“-”(如n+、n-、p+、p-、n++、n--、p++、p--等)标出，与另一层或区域相比，指示相对更大(“+”)或更小(“-”)的多数载流子的浓度。然而，这种表示法不意味着在层或区域中存在特别浓度的多数或少数载流子。
在图和说明书中，已经公开了发明的通常实施例，并且，虽然采用了特定术语，但是它们仅用于一般性和描述性意义并且不是用于限制的目的，发明的范围在以下的权利要求中被阐述。

Claims (28)

1.一种半导体器件，包括：
半导体层结构，所述半导体层结构包括具有第一导电类型的漂移区域，所述漂移区域包含宽带隙半导体材料；
具有与所述第一导电类型相反的第二导电类型的第一屏蔽图案和第二屏蔽图案，所述第一屏蔽图案和所述第二屏蔽图案在所述半导体器件的有源区域中在所述漂移区域的上部部分中；
具有所述第二导电类型的终端结构，所述终端结构在所述半导体器件的终端区域中在所述漂移区域的上部部分中，所述终端结构包括围绕所述半导体器件的所述有源区域延伸的多个终端元件；
栅极沟槽，所述栅极沟槽延伸到所述半导体层结构的上部表面中；以及
具有所述第二导电类型的第一阱区域和第二阱区域，所述第一阱区域和所述第二阱区域在所述栅极沟槽的相对侧，
其中所述半导体层结构包括半导体层，所述半导体层在所述终端结构上面延伸，
其中所述第一阱区域和第二阱区域接触相应的第一屏蔽图案和第二屏蔽图案，以及
其中所述半导体层的掺杂浓度小于所述漂移区域的掺杂浓度。
2.根据权利要求1所述的半导体器件，其中所述第一屏蔽图案的底部比所述栅极沟槽的底部表面向下延伸到所述漂移区域中更远，并且其中所述终端结构包括防护环或结终端延伸之一。
3.根据权利要求2所述的半导体器件，进一步包括：
栅极绝缘层，所述栅极绝缘层在所述栅极沟槽中，所述栅极绝缘层至少部分地覆盖所述栅极沟槽的所述底部表面和侧壁；
栅极电极，所述栅极电极在所述栅极沟槽中在所述栅极绝缘层上；
第一触件，所述第一触件在所述半导体层结构的所述上部表面上；以及
第二触件，所述第二触件在所述半导体层结构的下部表面上，以及
其中所述漂移区域的上部部分包括电流散布层，所述电流散布层具有比所述漂移区域的下部部分至少大3倍的掺杂浓度。
4.根据权利要求1所述的半导体器件，其中所述半导体层具有小于1×1016/cm3的掺杂密度。
5.根据权利要求1-4中的任一项所述的半导体器件，其中所述半导体层在所述漂移区域的上部表面上。
6.根据权利要求5所述的半导体器件，其中所述第一阱区域的上部表面和所述第二阱区域的上部表面与所述半导体层的上部表面共面。
7.根据权利要求5所述的半导体器件，其中所述第一阱区域和所述第二阱区域包括注入的阱区域，所述注入的阱区域注入有具有所述第二导电类型的掺杂剂。
8.根据权利要求5所述的半导体器件，其中所述第一阱区域的与所述栅极沟槽间隔开的第一部分具有第一掺杂剂浓度，并且所述半导体器件的与所述栅极沟槽直接相邻的沟道具有第二掺杂剂浓度，所述第二掺杂剂浓度低于所述第一掺杂剂浓度。
9.根据权利要求5所述的半导体器件，其中所述第一阱区域沿着平行于所述半导体层结构的下部表面延伸的轴具有第二导电类型的掺杂剂的非均匀掺杂剂浓度。
10.根据权利要求1-4中的任一项所述的半导体器件，其中所述半导体层的在所述终端区域中的一部分以小于1×1015/cm3的浓度掺杂有具有所述第一导电类型的掺杂剂。
11.根据权利要求1-4中的任一项所述的半导体器件，其中所述半导体层的在所述终端区域中的一部分以小于1×1015/cm3的浓度掺杂有具有所述第二导电类型的掺杂剂。
12.一种半导体器件，包括：
半导体层结构，所述半导体层结构包括漂移区域，所述漂移区域包括掺杂有具有第一导电类型的掺杂剂的宽带隙半导体材料；
栅极沟槽，所述栅极沟槽延伸到所述半导体层结构的上部表面中；
第一屏蔽图案，所述第一屏蔽图案在所述漂移区域的上部部分中，所述第一屏蔽图案掺杂有具有第二导电类型的掺杂剂，所述第二导电类型与所述第一导电类型相反；
第一阱区域，所述第一阱区域在所述栅极沟槽的第一侧的所述第一屏蔽图案上面，所述第一阱区域掺杂有具有所述第二导电类型的掺杂剂；
第二屏蔽图案，所述第二屏蔽图案在所述漂移区域的所述上部部分中，所述第二屏蔽图案掺杂有具有所述第二导电类型的掺杂剂；
第二阱区域，所述第二阱区域在所述栅极沟槽的与所述第一侧相对的第二侧的所述第二屏蔽图案上面，所述第二阱区域掺杂有具有所述第二导电类型的掺杂剂；以及
终端结构，所述终端结构在所述漂移区域的所述上部部分中并且延伸到所述漂移区域的上部表面，所述终端结构掺杂有具有所述第二导电类型的掺杂剂；
其中所述半导体器件的沟道具有比所述第一阱区域浓度更低的所述第二导电类型的掺杂剂，所述半导体器件的沟道在所述栅极沟槽的所述第一侧和所述第一阱区域之间，
其中所述半导体层结构包括在所述半导体器件的终端区域中的延伸到所述终端结构上的半导体层。
13.根据权利要求12所述的半导体器件，其中电流散布层设置在所述漂移区域的上部部分中，所述电流散布层具有比更轻掺杂的n-碳化硅漂移层的其余部分更高掺杂剂浓度的第一导电类型的掺杂剂。
14.根据权利要求13所述的半导体器件，其中在所述终端区域中的所述半导体层掺杂有具有所述第二导电类型的掺杂剂。
15.根据权利要求14所述的半导体器件，其中所述终端区域中的所述半导体层具有小于1×1016/cm3的所述第二导电类型的掺杂剂的掺杂密度。
16.根据权利要求12-15中的任一项所述的半导体器件，其中所述终端结构包括多个终端元件，并且其中所述终端元件的底部表面与所述第一屏蔽图案的底部表面共面。
17.根据权利要求12-15中的任一项所述的半导体器件，其中所述第一屏蔽图案的底部表面比所述栅极沟槽的底部表面向下延伸到所述漂移区域中更远。
18.根据权利要求13-15中的任一项所述的半导体器件，其中所述第一阱区域的上部表面和所述第二阱区域的上部表面与所述终端区域中的所述半导体层的上部表面共面。
19.根据权利要求12-15中的任一项所述的半导体器件，其中所述第一阱区域包括以第一浓度掺杂有第二导电类型的掺杂剂的第一部分和以第二浓度掺杂有第二导电类型的掺杂剂的第二部分，所述第二浓度超过所述第一浓度至少五倍，其中所述第二部分从所述第一阱区域的顶部表面延伸到所述第一阱区域的底部表面。
20.一种形成半导体器件的方法，所述方法包括：
在衬底上形成宽带隙半导体漂移区域，所述漂移区域和半导体衬底各自掺杂有具有第一导电类型的掺杂剂；
将第二导电类型的掺杂剂注入到所述漂移区域的上部表面中，以在所述半导体器件的终端区域中形成多个终端结构，并且在所述半导体器件的有源区域中形成多个屏蔽图案，所述第二导电类型与所述第一导电类型相反；
经由外延生长在所述漂移区域的上部表面上形成半导体层，所述半导体层具有生长的小于1×1016/cm3的掺杂剂浓度，所述半导体层覆盖所述终端结构；
将第二导电类型的掺杂剂注入到所述有源区域中的所述半导体层中；
在所述半导体层中形成栅极沟槽，所述栅极沟槽延伸到所述漂移区域的所述上部表面中；以及
在每个栅极沟槽中顺序地形成栅极绝缘层和栅极电极，
其中所述半导体层的在所述栅极沟槽的相对侧的所述有源区域中的部分包括相应的第二导电类型的阱区域，以及
其中每个第二导电类型的阱区域接触所述屏蔽图案中的相应屏蔽图案，
其中在所述半导体器件中所述半导体层保留在所述终端结构上。
21.根据权利要求20所述的方法，其中所述半导体层掺杂有第一导电类型的掺杂剂。
22.根据权利要求20所述的方法，其中所述半导体层掺杂有第二导电类型的掺杂剂。
23.根据权利要求20-22中的任一项所述的方法，其中所述第二导电类型的阱区域的与所述栅极沟槽相邻的相应部分包括沟道区域，其中每个沟道区域具有比相应的所述第二导电类型的阱区域的其余部分浓度更低的所述第二导电类型的掺杂剂。
24.根据权利要求20-22中的任一项所述的方法，其中所述第二导电类型的阱区域的上部表面与所述半导体层的上部表面共面。
25.根据权利要求20-22中的任一项所述的方法，其中所述终端结构包括防护环和结终端延伸之一。
26.根据权利要求20-22中的任一项所述的方法，其中在将所述第二导电类型的掺杂剂注入到所述有源区域中的所述半导体层中之前形成所述栅极沟槽。
27.根据权利要求20-22中的任一项所述的方法，其中在将所述第二导电类型的掺杂剂注入到所述有源区域中的所述半导体层中之后形成所述栅极沟槽。
28.根据权利要求20-22中的任一项所述的方法，其中宽带隙半导体包括碳化硅。
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