CN107408581B - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

Info

Publication number
CN107408581B
CN107408581B CN201680014233.4A CN201680014233A CN107408581B CN 107408581 B CN107408581 B CN 107408581B CN 201680014233 A CN201680014233 A CN 201680014233A CN 107408581 B CN107408581 B CN 107408581B
Authority
CN
China
Prior art keywords
region
semiconductor substrate
semiconductor device
high concentration
defect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680014233.4A
Other languages
English (en)
Other versions
CN107408581A (zh
Inventor
泷下博
吉村尚
田村隆博
小野泽勇一
山野彰生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN107408581A publication Critical patent/CN107408581A/zh
Application granted granted Critical
Publication of CN107408581B publication Critical patent/CN107408581B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222Bipolar technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/0652Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0664Vertical bipolar transistor in combination with diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供一种半导体装置,其具备:半导体基板,掺杂有杂质;正面侧电极,设置于半导体基板的正面侧;以及背面侧电极,设置于半导体基板的背面侧,半导体基板具有:峰区,配置于半导体基板的背面侧,并且杂质浓度具有一个以上的峰;高浓度区,配置于比峰区更靠向正面侧的位置,并且杂质浓度的分布比一个以上的峰平缓;以及低浓度区,配置于比高浓度区更靠向正面侧的位置,并且杂质浓度比高浓度区的杂质浓度和半导体基板的基板浓度低。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置和半导体装置的制造方法。
背景技术
以往,已知有在使电流沿半导体基板的厚度方向流通的纵型半导体装置中,将场截止层设置于半导体基板的背面侧的构成(例如,参照专利文献1和专利文献2)。
专利文献1:日本特开2009-99705号公报
专利文献2:国际公开第2013/100155号场刊
发明内容
技术问题
在场截止层浅的情况下,难以充分抑制IGBT等的截止振动和反向恢复振动。
技术方案
在本发明的第一方式中,提供一种半导体装置,其具备:半导体基板,掺杂有杂质;正面侧电极,设置于半导体基板的正面侧;以及背面侧电极,设置于半导体基板的背面侧,半导体基板具有:峰区,配置于半导体基板的背面侧,并且杂质浓度具有一个以上的峰;高浓度区,配置于比峰区更靠向正面侧的位置,并且杂质浓度的分布比一个以上的峰平缓;以及低浓度区,配置于比高浓度区更靠向正面侧的位置,并且杂质浓度比高浓度区的杂质浓度和半导体基板的基板浓度低。
高浓度区的杂质浓度可以为半导体基板的基板浓度以上。高浓度区的杂质浓度可以与半导体基板的基板浓度相等。
半导体基板可以具有第一区、载流子寿命比第一区的载流子寿命短的第二区、位于第一区与第二区之间的迁移区。迁移区可以包括半导体基板的P型半导体层与N型半导体层的边界。
第一区的载流子寿命可以为10μs以上,第二区的载流子寿命可以为0.1μs以下。迁移区的在深度方向上的长度可以为5μm以上。迁移区的在深度方向上的长度可以大于最背面的峰的半峰值半宽度。迁移区的在深度方向上的长度可以大于半导体基板的P型半导体层的在深度方向上的长度。
半导体基板可以为MCZ基板。半导体基板中的平均氧浓度可以为1.0×1016/cm3以上且1.0×1018/cm3以下。半导体基板还可以具备从半导体基板的正面起沿深度方向延伸而形成的缺陷区。
缺陷区的一部分可以与高浓度区的一部分在深度方向上形成于相同的位置。缺陷区的前端可以延伸至比所述峰区中设置于最靠向半导体基板的正面侧的峰更靠向半导体基板的背面侧的位置为止。缺陷区的前端可以形成于与峰区中的一个峰在深度方向上相同的位置。
半导体基板还可以具备从半导体基板的背面起沿深度方向延伸而形成的缺陷区。
缺陷区可以延伸至比高浓度区更靠向半导体基板的正面侧的位置为止。
半导体基板可以具有形成有晶体管的晶体管区和形成有二极管的二极管区。高浓度区可以形成于二极管区。高浓度区还可以形成于晶体管区。高浓度区可以不形成于晶体管区。
在本发明的第二方式中,提供一种半导体装置的制造方法,其具备从半导体基板的背面侧掺杂质子的步骤。在掺杂质子的步骤之后,可以具有使半导体基板退火的步骤,在退火的步骤之后,可以具有形成沿半导体基板的深度方向延伸的缺陷区的步骤。在形成缺陷区的步骤之后,可以具备使半导体基板退火的步骤。在形成缺陷区的步骤之后,可以具有使半导体基板退火的步骤。
在形成缺陷区的步骤中,可以将20kGy以上且1500kGy以下的电子射线照射到半导体基板。在形成缺陷区的步骤中,可以通过从半导体基板的正面或背面,将缺陷生成物质注入到半导体基板的预定的深度,从而形成从半导体基板的正面或背面起延伸至缺陷生成物质的注入位置为止的缺陷区。
半导体基板可以具有形成有晶体管的晶体管区和形成有二极管的二极管区。在形成缺陷区的步骤中,可以遮蔽晶体管区的至少一部分而注入缺陷生成物质。
在本发明的第三方式中,提供一种半导体装置的制造方法,其具备从半导体基板的背面侧掺杂质子的步骤。可以具有形成沿半导体基板的深度方向延伸的缺陷区的步骤。在形成缺陷区的步骤和掺杂质子的步骤之后,可以统一进行寿命退火和质子退火的步骤。
应予说明,上述的发明内容并非列举了本发明的全部特征。此外,这些特征组的再组合也可另外成为发明。
附图说明
图1A是示出本发明的第一实施方式的半导体装置100的概略的剖视图。
图1B是示出本发明的第一实施方式的半导体装置100的概略的剖视图。
图2A示出FS区20和漂移区14的一部分中的杂质浓度和载流子寿命的分布示例。
图2B说明半导体装置100中的载流子寿命的测定方法。
图3示出实施例1的半导体装置100的制造方法的一例。
图4示出使质子的掺杂量改变的情况下的杂质浓度的分布示例。
图5示出进行电子射线照射的情况与不进行电子射线照射的情况下的杂质浓度分布的比较例。
图6示出使电子射线照射的条件改变的情况下的杂质浓度的分布示例。
图7示出实施例2的半导体装置100的制造方法的一例。
图8示出在实施例2中使退火的条件改变的情况下的杂质浓度的分布示例。
图9示出实施例3的半导体装置100的制造方法的一例。
图10示出实施例4的半导体装置100的制造方法的一例。
图11示出实施例1、实施例2、实施例4的杂质浓度的分布示例。
图12示出实施例5的半导体装置100的制造方法的一例。
图13示出实施例6的半导体装置100的制造方法的一例。
图14是示出从半导体基板10的正面侧注入氦而形成缺陷区46的示例的图。
图15A是示出本发明的第二实施方式的半导体装置200的概略的剖视图。
图15B是示出半导体装置200的另一示例的图。
图15C是示出半导体装置200的另一示例的图。
图15D是示出半导体装置200的另一示例的图。
图15E是示出半导体装置200的另一示例的图。
图15F是示出半导体装置200的另一示例的图。
图16是示出将电子射线照射到了MCZ基板的情况和将电子射线照射到了FZ基板的情况下的杂质浓度分布的一例的图。
符号说明
10…半导体基板,12…正面侧区域,14…漂移区,15…栅部,20…FS区,21…阴极区,23、24、25、26、27…分布,30…峰区,31…集电区,32…高浓度区,34…低浓度区,40…峰,46…缺陷区,50…晶体管区,52…集电区,54…栅沟槽,56…发射沟槽,58…发射区,62…蓄积区,64…阴极区,68…绝缘膜,70…二极管区,72…注入位置,74…掩模,100…半导体装置,102…正面侧电极,104…背面侧电极,200…半导体装置
具体实施方式
以下,通过发明的实施方式来说明本发明,但以下的实施方式并不限定权利要求所涉及的发明。另外,在实施方式之中说明的特征的全部组合不限于是发明的技术方案所必须的。
图1A是示出本发明的第一实施方式的半导体装置100的概略的剖视图。半导体装置100是在半导体基板10的正面和背面形成有电极,电流沿半导体基板10的厚度方向流通的纵型半导体装置。在本例中,示出续流二极管(FWD)作为半导体装置100的一例。
半导体装置100具备半导体基板10、正面侧电极102和背面侧电极104。半导体基板10由硅或化合物半导体等的半导体材料形成。在半导体基板10掺杂有预定浓度的杂质。本例的半导体基板10具有N-型的导电型。
半导体基板10具有正面侧区域12、漂移区14、场截止区(FS区20)和阴极区21。漂移区14具有与半导体基板10的导电型相同的导电型。在本例中,漂移区14为N-型。正面侧区域12形成于半导体基板10的正面侧,并掺杂有与漂移区14的导电型不同的导电型的杂质。在本例中,正面侧区域12为P型。在半导体装置100为FWD的情况下,正面侧区域12用作阳极区。
FS区20形成于半导体基板10的背面侧。FS区20具有与漂移区14的导电型相同的导电型,并且,掺杂有浓度比漂移区14的浓度高的杂质。在本例中,FS区20为N型。在FS区20与背面侧电极104之间形成有阴极区21。阴极区21是形成于FS区20与背面侧电极104之间的背面侧区域的一例。通过设置高浓度的FS区20,能够防止从正面侧区域12与漂移区14的界面起延伸的耗尽层到达半导体基板10的背面侧区域。
正面侧电极102设置于半导体基板10的正面侧。本例的正面侧电极102具有平面形,而另一示例中的正面侧电极102也可以具有沟槽形。在半导体装置100为FWD的情况下,正面侧电极102为阳极电极。
背面侧电极104设置于半导体基板10的背面侧。在半导体装置为FWD的情况下,背面侧电极104为阴极电极。
图1B是示出本发明的第一实施方式的半导体装置100的概略的剖视图。在本例中,示出绝缘栅双极型晶体管(IGBT:Insulated Gate Bipolar Transistor)作为半导体装置100的一例。在本例中,对与图1A所示的构成相同的构成,只要没有特别明示就由相同的符号表示。
本例的半导体基板10具有正面侧区域12、漂移区14、FS区20和集电区31。本例的半导体基板10具有形成于正面侧的栅部15。栅部15控制正面侧电极102与背面侧电极104之间的电流的导通截止。在半导体装置100为IGBT的情况下,正面侧区域12用作发射区。
集电区31是FS区20与背面侧电极104之间的背面侧区域。集电区31具有与半导体基板10的导电型不同的导电型。本例的集电区31具有P+型的导电型。应予说明,在半导体装置100为IGBT的情况下,正面侧电极102为发射极,背面侧电极104为集电极。
图2A示出FS区20和漂移区14的一部分中的杂质浓度和载流子寿命的分布示例。图2A中,横轴示出了从半导体基板10的背面起算的深度,纵轴示出了杂质浓度。另外,载流子寿命示出了不依赖于纵轴的标度(scale)的相对的值。
FS区20从背面侧起依次具有峰区30和高浓度区32。另外,漂移区14具有杂质浓度比高浓度区32的杂质浓度低的低浓度区34。整个漂移区14可以是低浓度区34。峰区30配置于例如比半导体基板10的中央更靠向背面侧的位置。峰区30可以形成于距半导体基板10的背面的距离为30μm以下的预定的范围,可以形成于距半导体基板10的背面的距离为20μm以下的预定的范围,也可以形成于距半导体基板10的背面的距离为10μm以下的预定的范围。
峰区30中的杂质浓度的分布具有1个以上的峰40。峰40由将质子等质量小的杂质从半导体基板10的背面侧掺杂而形成。通过使用质子等轻的杂质,能够高精度地控制峰40的位置。该杂质优选为质量比磷和硒的质量轻的物质。
高浓度区32配置于比峰区30更靠向正面侧的位置。高浓度区32的杂质浓度比半导体基板10的杂质浓度(本例中为漂移区14的杂质浓度)高,并且,在半导体基板10的深度方向上比峰区30(本例中为峰40)平缓地变化。高浓度区32中的杂质浓度的最大值可以为低浓度区34中的杂质浓度的1.2倍以上,可以为低浓度区34中的杂质浓度的1.5倍以上,也可以为低浓度区34中的杂质浓度的2倍以上。另外,高浓度区32中的杂质浓度的平均值可以为低浓度区34中的杂质浓度的1.1倍以上,也可以为低浓度区34中的杂质浓度的1.2倍以上。上述的低浓度区34中的杂质浓度可以为低浓度区34中的平均杂质浓度。
另外,高浓度区32的杂质浓度分布的相对于深度的倾斜度的最大值可以小于峰40中的杂质浓度分布的倾斜度的平均值。另外,高浓度区32的杂质浓度的最大值小于峰区30所含的各个峰40的最大值。另外,高浓度区32的杂质浓度的最大值也可以小于峰区30中的杂质浓度的最小值。
另外,高浓度区32可以比一个峰40在深度方向上更长。另外,高浓度区32也可以比整个峰区30在深度方向上更长。应予说明,高浓度区32与峰区30的边界可以是最靠近背面的峰40之后杂质浓度最初示出极小值的点。另外,高浓度区32与峰区30的边界可以是最靠近背面的峰40之后杂质浓度相对于深度方向的变化量变为预定值以下的点。例如,也可以将在比峰40更靠向正面侧的位置上,沿深度方向对于1μm的距离,杂质浓度的变化为20%以下的点设为高浓度区32的背面侧的边界。另外,高浓度区32与低浓度区34的边界可以是杂质浓度变为漂移区14的平均杂质浓度的点。
应予说明,在峰区30具有多个峰40的情况下,高浓度区32比任一峰40的宽度长。峰40的宽度是指杂质浓度的两个极小值之间的宽度。另外,在峰区30具有多个峰40的情况下,高浓度区32也可以比整个峰区30长。
低浓度区34配置于比高浓度区32更靠向正面侧的位置。低浓度区34的杂质浓度比高浓度区32的杂质浓度低。另外,低浓度区34中的杂质浓度比半导体基板10的基板浓度低。由此,低浓度区34中的迁移率局部降低,能够使半导体装置100的动作高速化。在此,半导体基板10的基板浓度是指未向半导体基板10进行电子射线的照射和质子的注入的初期状态下的杂质浓度。例如,在半导体基板10为P型的硅的情况下,半导体基板10的基板浓度为通过掺杂硼、磷或砷等所获得的杂质浓度。
在为了生成峰40以预定的条件掺杂质子等杂质之后或之前,在半导体基板10形成沿深度方向延伸的缺陷区,在质子掺杂和缺陷区形成之后进行热处理,由此形成高浓度区32。缺陷区的结晶缺陷的密度比半导体基板10的其他区域的结晶缺陷的密度高。缺陷区形成于应当形成高浓度区32的区域的至少一部分。缺陷区可以形成于与应当形成高浓度区32的区域同一区域,也可以形成于比应当形成高浓度区32的区域更宽的区域。由于在缺陷区存在较多的结晶缺陷,因此质子等杂质变得容易扩散到深的位置。
作为一例,缺陷区可以由以预定的条件将电子射线照射到半导体基板10来形成。通过以预定的条件将电子射线照射到半导体基板10,结晶缺陷形成于比峰区30更靠向正面侧的区域。电子射线照射量优选为1500kGy以下。另外,电子射线照射量可以为1200kGy以下,也可以为800kGy以下。但是,为了控制载流子寿命,优选电子射线照射量为20kGy以上。电子射线照射量也可以根据质子的加速电压来调整。
然后,通过对半导体基板10进行热处理,使掺杂到峰区30的质子等杂质向正面侧扩散。通过这样的处理,能够形成比峰区30平缓的高浓度区32。因此,能够抑制反向恢复时的dv/dt和浪涌电压。由此,能够使开关时的电压和电流波形平滑。
由于质子的扩散,高浓度区32的杂质浓度可以变为半导体基板10的基板浓度以上。另外,高浓度区32的杂质浓度也可以恢复为与半导体基板10的基板浓度相等。在此情况下,无需高浓度区32的杂质浓度在高浓度区32的整个区域与基板浓度相等,高浓度区32的杂质浓度的平均浓度可以与基板浓度相等。
高浓度区32的深度方向上的长度可以为5μm以上。高浓度区32的长度是指从与峰区30的边界至与低浓度区34的边界为止的长度。另外,高浓度区32的长度可以为10μm以上,可以为20μm以上,也可以为30μm以上。高浓度区32的长度可以通过质子等杂质的掺杂量、缺陷区形成的范围、缺陷区中的结晶缺陷的密度等来控制。在照射电子射线而形成缺陷区的情况下,高浓度区32的长度可以通过电子射线的照射量、电子射线照射后的热处理的温度或时间等来控制。
另外,由于通过电子射线等形成的缺陷区中的结晶缺陷通过质子等杂质的扩散而恢复,因此能够缩短半导体基板的正面侧的载流子寿命,延长半导体基板的背面侧的载流子寿命。具体来说,通过注入质子使氢导入到半导体基板10的飞程区域。已导入的氢进一步通过热处理从飞程区域向半导体基板10内(在此情况下为正面侧)扩散。如此,已导入的氢能够使因通过电子射线照射等形成的点缺陷所引起的悬空键封端。由此,点缺陷浓度减小,载流子的寿命增大。因此,能够同时降低反向恢复时的峰电流Irp和dv/dt。
半导体基板10具有载流子寿命长的第一区、载流子寿命比第一区的载流子寿命短的第二区。在本例中,第一区的载流子寿命为10μs以上,第二区的载流子寿命为0.1μs以下。另外,本说明书中,将在第一区与第二区之间,载流子寿命从背面侧向正面侧降低的区域称为迁移区。应予说明,迁移区的在深度方向上的长度可以为1μm以上,可以为3μm以上,也可以为5μm以上。
在本例中,第一区与高浓度区32对应,第二区与低浓度区34对应。另外,高浓度区32中的载流子寿命大致恒定,低浓度区34中的载流子寿命向正面侧逐渐减小。在此,通过增加质子的掺杂量,有时第一区会延伸至正面侧。例如,第一区可以延伸至正面侧,直到迁移区包括半导体基板10的P型半导体层与N型半导体层的边界(即,正面侧区域12与漂移区14的边界)为止。
应予说明,迁移区包括半导体基板10的P型半导体层与N型半导体层的边界也可以通过减薄半导体基板10的厚度来实现。另外,迁移区的在深度方向上的长度可以大于最背面的峰40的半峰值半宽度。在此,峰40的半峰值半宽度可以是背面侧相对于峰40的中央的半峰值半宽度,也可以是正面侧相对于峰40的中央的半峰值半宽度。例如,峰40的半峰值半宽度在质子的情况下为2μm左右。进一步来说,迁移区的在深度方向上的长度也可以大于正面侧区域12的在深度方向上的长度。
考虑峰区30和高浓度区32为由空穴-氧-氢缺陷(VOH缺陷)引起的施主所形成的区域,VOH缺陷是由通过质子注入或电子射线照射等导入的空穴(V),在制作半导体基板10时混入或在元件形成工艺中导入的氧(O),以及注入的氢(H)而形成。由VOH缺陷引起的施主具有相对于导入的氢的注入量或氢的浓度,以0.1%~10%的范围的比例施主化而得的施主化率。
峰区30的氢浓度分布乘以施主化率而得的浓度分布由于与半导体基板10的磷浓度相比足够高,显示出VOH缺陷的施主浓度分布(净掺杂浓度分布),VOH缺陷的施主浓度分布反映已注入的氢的浓度分布。或者换言之可以说,峰区30的施主浓度分布为,半导体基板10的施主浓度(例如磷浓度)低已注入的氢的浓度分布乘以预定的施主化率而得的量的浓度,并且与氢的浓度分布形状相似。
另一方面,高浓度区32是比已注入的质子的飞程Rp深的区域,因此是氢从飞程Rp向半导体基板10的内侧(在此情况下为正面侧)扩散而成的区域。在此情况下,扩散而得的氢浓度分布乘以施主化率所得的值小于半导体基板10的磷浓度。另一方面,通过电子射线照射等,在比质子的飞程Rp深的预定的区域,点缺陷浓度大致相同地分布。因此,已扩散的氢原子与空穴和氧结合,形成VOH缺陷。当作为该VOH缺陷的施主浓度高于半导体基板10的磷浓度时,能够形成高浓度区32。此时,在大致相同的空穴浓度的分布中,氧与已扩散的少量的氢结合,因此VOH缺陷的浓度分布也变得大致相同。即,高浓度区32的施主浓度分布中,通过电子射线照射等导入而成的状态的空穴的浓度分布成为支配性分布。应予说明,也考虑到,由于在形成了VOH缺陷时空穴与氧、氢、半导体的原子(硅等)结合,被置换为VOH缺陷,因此空穴本身与导入时相比消灭了相当数量。因此,也可以说高浓度区32的施主浓度分布以比半导体基板的施主(磷等)的浓度高的浓度的方式与半导体基板的施主(磷等)的浓度大致相同。
图2B是说明半导体装置100中的载流子寿命的测定方法的图。在本例中,通过电子射线照射形成了缺陷区。图2B示出半导体装置100中的反向偏置电压与泄漏电流之间的关系。在低浓度区34,通过电子射线照射而形成结晶缺陷,另外,也可以利用质子等杂质使缺陷不被消灭。因此,使反向偏置从0V起一直上升时,泄漏电流逐渐增大。
另一方面,在高浓度区32,通过质子等杂质的扩散,使缺陷的悬空键被氢封端,与低浓度区34相比结晶缺陷减少。因此,即使与低浓度区34和高浓度区32的边界位置对应的预定的电压Vo相比再增大反向偏置电压,也无法增大泄漏电流。但是,如果施加非常大的反向偏置电压,则因雪崩击穿导致泄漏电流急剧增大。
如上述那样,通过测量使泄漏电流成为不变化的反向偏置电压Vo,能够推定高浓度区32与低浓度区34的边界位置。应予说明,电压Vo与边界位置x0之间的关系以下式示出。
[数学式1]
Figure GDA0001400682630000101
[实施例1]
图3示出实施例1的半导体装置100的制造方法的一例。首先,准备基体基板,在基体基板的正面侧形成正面侧区域12和正面侧电极102等正面结构(S100)。接着磨削基体基板的背面侧而形成半导体基板10(S102),以成为与耐压对应的基板厚度。
接着,从半导体基板10的背面侧较浅地掺杂磷等杂质而形成背面侧区域(S104)。掺杂杂质之后,通过激光等使背面侧区域退火(S106)。
接着,从半导体基板10的背面侧将质子掺杂到比背面侧区域深的位置(S108)。在S108中,可以将质子掺杂到一个以上的深度位置。掺杂质子之后,以预定的条件使半导体基板10进行质子退火(S110)。由此,形成具有一个以上的峰40的峰区30。
接着,将电子射线照射到半导体基板10(S112)。电子射线可以从半导体基板10的背面侧照射,也可以从半导体基板10的正面侧照射。照射电子射线之后,以预定的条件使半导体基板10退火(S114)。由此,形成高浓度区32。
然后,在半导体基板10的背面侧形成背面侧电极104(S116)。由此能够制造半导体装置100。应予说明,在S104与S106之间,还可以具备形成浮置区的步骤。在该步骤中,可以在半导体基板10的背面侧形成预定的掩模图案,将硼等杂质掺杂到不被掩模图案覆盖的区域。
另外,在S110与S112之间,还可以具备从半导体基板10的背面侧掺杂氦的步骤。在该步骤中,将氦掺杂到峰区30内的预定的深度位置来调节载流子寿命。
通过这样的方法,能够使高浓度区32形成到半导体基板10的深的位置。另外,能够形成浓度较均一的高浓度区32。虽然也考虑通过以高电压使质子等质量小的杂质加速从而使高浓度的杂质区形成于半导体基板10的深的位置,但在此情况下,需要昂贵的装置。对此,作为本例的制造方法,由于质子掺杂到较浅的位置即可,因此能够以简易的装置来实现。
在以上的示例中,通过将电子射线照射到半导体基板10,从而形成了缺陷区。但是,缺陷区的形成也可以通过电子射线照射以外的方法进行。例如,通过将缺陷生成物质注入到半导体基板10,从而能够形成缺陷区。对缺陷生成物质而言,该物质为能够在穿过了半导体基板10的区域生成结晶缺陷的物质。作为一例,缺陷生成物质为氦。
另外,以上的示例中,从半导体基板10的背面侧掺杂的氦以比从半导体基板10的背面注入到最浅的峰位置的质子的飞程更浅的飞程,从半导体基板10的背面注入。另一方面,也可以将氦离子以比从半导体基板10的背面注入到最深的峰位置的质子的飞程更深的方式注入。在从半导体基板10的背面注入的氦离子所穿过的区域,形成结晶缺陷。因此,能够形成从半导体基板10的背面起延伸的缺陷区。
图4示出改变质子的掺杂量的情况下的杂质浓度的其他分布示例。在本例中,使用质子作为掺杂到峰区30的杂质,将电子射线照射用于缺陷区的形成。另外,在本例中,示出了质子的三种掺杂量中的每一个的杂质浓度的分布23-1、23-2和23-3。
在各个分布示例中,将使质子加速的加速电压设为550keV,将质子掺杂后的退火温度设为370℃,将退火时间设为5小时,将电子射线照射量设为800kGy,将电子射线照射后的退火温度设为360℃,将退火时间设为1小时。另外,对质子的掺杂量而言,分布23-1为1.0×1015/cm2,分布23-2为1.0×1014/cm2,分布23-3为1.0×1013/cm2
如图4所示可知,使质子的掺杂量越多,比峰区30更靠向正面侧的高浓度区32变得越长。应予说明,在质子的掺杂量较少为1.0×1013/cm2的分布23-3中,高浓度区32几乎不出现。因此,质子的掺杂量优选为1.0×1014/cm2以上。
另外,如通过分布23-1和分布23-2所理解的那样,在使质子的掺杂量从1.0×1014/cm2变为1.0×1015/cm2的情况下,高浓度区32高效地扩展。因此,质子的掺杂量可以大于1.0×1014/cm2,也可以在1.0×1015/cm2以上。例如,在将质子的掺杂量设为1.0×1015/cm2以上的情况下,直到比质子的飞程Rp深30μm的区域为止,迁移率恢复。应予说明,在任一分布23-1、23-2、23-3中,低浓度区34的杂质浓度均变得低于半导体基板10的基板浓度。另外,分布23-1中的高浓度区32与基板浓度相等。
图5示出进行电子射线照射的情况与不进行电子射线照射的情况下的杂质浓度分布的比较的示例。在本例中,示出了对具有相同的杂质浓度的半导体基板10不照射电子射线的情况下的杂质浓度的分布24-1以及对半导体基板10照射电子射线的情况下的杂质浓度的分布24-2。
如图5所示,通过将电子射线照射到半导体基板10,使半导体基板10的杂质浓度降低。即,图5示出了通过电子射线的照射使半导体基板10的迁移率降低。本说明书的浓度分布通过众所周知的扩展电阻测定法(Spread resistance Profiling,以下为SR法)测定。
在SR法中,根据扩展电阻求出比电阻(电阻率),进一步利用基元电荷、载流子的迁移率来计算载流子浓度。对此时的载流子迁移率而言,由于使用了结晶状态的值,因此如果通过电子射线照射和/或氦照射来导入结晶缺陷(晶格缺陷),则由于载流子的散射等导致迁移率减小。因此,算出的载流子浓度成为比实际的载流子浓度(施主浓度)低迁移率的减少量的浓度。应予说明,电子射线的照射量越大,伴随着迁移率的降低,载流子浓度也越降低。利用数百kGy的电子射线照射量使半导体基板10的迁移率大大降低。特别地,如果成为800kGy以上或1000kGy以上,则半导体基板10的迁移率显著降低。如此,通过改变电子射线照射量,能够调整迁移率。
图6示出改变电子射线照射的条件的情况下的杂质浓度的分布示例。在本例中示出了三种电子射线照射的条件中的每一个的杂质浓度的分布25-1、25-2和25-3。
在各个分布示例中,将使质子加速的加速电压设为550keV,将质子的掺杂量设为1.0×1014/cm2,将质子掺杂后的退火温度设为370℃,将退火时间设为5小时,将电子射线照射后的退火温度设为360℃,将退火时间设为1小时。另外,对电子射线照射量而言,分布25-1为800kGy,分布25-2为400kGy,分布25-3为160kGy。
如图6所示,使电子射线照射量越大,则杂质浓度的降低变得越大。换言之,使电子射线照射量越多,则迁移率(即,载流子浓度)的降低越大。通过该电子射线照射导致的迁移率的降低,如图4所示,能够通过质子的掺杂而恢复。
[实施例2]
图7示出实施例2的半导体装置100的制造方法的一例。在本例中,利用寿命退火兼并进行了质子退火。在S208的质子注入工序以前,可以为与实施例1的S100~S108相同的工序。
在本例中,在S208的质子注入工序之后,将电子射线照射到半导体基板10(S210)。电子射线可以从半导体基板10的背面侧照射,也可以从半导体基板10的正面侧照射。照射电子射线之后,以预定的条件使半导体基板10退火(S212)。由此,形成高浓度区32。本例的退火将质子退火和寿命退火统一进行,因此与实施例1的制造工序相比,退火工序可以少进行一次。
图8示出在实施例2中改变退火的条件的情况下的杂质浓度的分布示例。在本例中,将使质子加速的加速电压设为550keV,将电子射线照射量设为400kGy。另外,质子和电子射线照射后的退火的条件为:将分布26-1的退火温度设为370℃,将分布26-1的退火时间设为5小时,将分布26-2的退火温度设为360℃,将分布26-2的退火时间设为1小时。
如图8所示,通过将退火的条件设为高温下长时间,从而使杂质浓度增加。即,通过将退火的条件设为高温下长时间,从而使迁移率(即,载流子浓度)增大。例如,在分布26-1中,与分布26-2的情况相比,能够使高浓度区32形成至半导体基板10的更深的位置。另外,通过将退火的条件设为高温下长时间,能够形成浓度较均一的高浓度区32。
[实施例3]
图9示出实施例3的半导体装置100的制造方法的一例。在本例中,利用质子退火兼作寿命退火。在S306的激光退火工序以前,可以为与实施例1的S100~S106相同的工序。
在本例中,在S306的激光退火工序之后,在半导体基板10形成沿深度方向延伸的缺陷区(S308)。在S308中,可以如上述那样通过照射电子射线来形成缺陷区。在此情况下,缺陷区以延伸到半导体基板10的深度方向上的整体的方式形成。电子射线可以从半导体基板10的背面侧照射,也可以从半导体基板10的正面侧照射。接着,从半导体基板10的背面侧将质子掺杂到比背面侧区域更深的位置(S310)。在S310中,可以将质子掺杂到一个以上的深度位置。掺杂质子之后,以预定的条件使半导体基板10退火(S312)。由此,形成高浓度区32。本例的退火兼作质子退火和寿命退火,因此与实施例1的制造工序相比,退火工序可以少进行一次。
通过本例形成的半导体装置100的杂质浓度的分布与实施例2的杂质浓度的分布一样,通过改变退火的条件,能够调整杂质浓度的分布。例如,通过将退火的条件设为高温下长时间,特别地使高浓度区32的正面侧的杂质浓度增加。另外,通过将退火的条件设为高温下长时间,从而使迁移率(即,载流子浓度)恢复。由此,能够使高浓度区32形成至半导体基板10的深的位置。
[实施例4]
图10示出实施例4的半导体装置100的制造方法的一例。在本例中,与实施例1的制造工序不同之处在于,质子注入工序在寿命退火工序之后进行。在S406的激光退火工序以前,可以为与实施例1的S100~S106相同的工序。
在本例中,在S406的激光退火工序之后,将电子射线照射到半导体基板10(S408)。电子射线可以从半导体基板10的背面侧照射,也可以从半导体基板10的正面侧照射。照射电子射线之后,以预定的条件使半导体基板10退火(S410)。
接着,从半导体基板10的背面侧将质子掺杂到比背面侧区域更深的位置(S412)。在S412中,可以将质子掺杂到一个以上的深度位置。掺杂质子之后,以预定的条件使半导体基板10退火(S414)。由此,形成具有一个以上的峰40的峰区30和高浓度区32。然后,在半导体基板10的背面侧形成背面侧电极104(S416)。
图11示出实施例1、实施例2、实施例4的杂质浓度的分布示例。在本例中,示出利用三个不同的制造工序而形成的半导体装置100的杂质浓度的分布27-1、27-2和27-3。分布27-1与实施例4的制造方法对应,分布27-2与实施例2的制造方法对应,分布27-3与实施例1的制造方法对应。
对分布27-1而言,将电子射线照射量设为400kGy,将电子射线照射后的退火温度设为360℃,将退火时间设为1小时,将使质子加速的加速电压设为550keV,将质子的掺杂量设为1.0×1014/cm2,将质子掺杂后的退火温度设为360℃,将退火时间设为1小时。
对分布27-2而言,将使质子加速的加速电压设为550keV,将质子的掺杂量设为1.0×1014/cm2,将电子射线照射量设为400kGy,将质子和电子射线照射后的退火温度设为370℃,将退火时间设为5小时。
对分布27-3而言,将使质子加速的加速电压设为550keV,将质子的掺杂量设为1.0×1014/cm2,将质子掺杂后的退火温度设为360℃,将退火时间设为1小时,将电子射线照射量设为400kGy,将电子射线照射后的退火温度设为360℃,将退火时间设为1小时。对分布27-1而言,退火相对于分布27-2为低温并且为短时间,但电子射线照射后的退火与质子注入后的退火分开进行,由此迁移率与分布27-2相比大幅度地恢复。另外,分布27-1的电子射线照射后的退火的次数比分布27-3的电子射线照射后的退火的次数多,因此迁移率与分布27-3相比大幅度地恢复。如此,通过改变电子射线照射后的退火的次数和其退火的强度,能够调整迁移率的恢复。使用哪一个杂质浓度分布根据所要求的半导体装置100的特性等进行适当选择即可。
[实施例5]
图12示出实施例5的半导体装置100的制造方法的一例。在本例中,在形成背面侧区域之前,进行电子射线的照射。在S502的背面磨削工序以前,可以为与实施例1的S100~S102相同的工序。
在本例中,在S502的背面磨削工序之后,将电子射线照射到半导体基板10(S504)。电子射线可以从半导体基板10的背面侧照射,也可以从半导体基板10的正面侧照射。照射电子射线之后,以预定的条件使半导体基板10退火(S506)。
接着,从半导体基板10的背面侧较浅地掺杂磷等杂质,而形成背面侧区域(S508)。掺杂杂质之后,通过激光等使背面侧区域退火(S510)。
接着,从半导体基板10的背面侧将质子掺杂到比背面侧区域更深的位置(S512)。在S512中,可以将质子掺杂到一个以上的深度位置。掺杂质子之后,以预定的条件使半导体基板10退火(S514)。由此形成具有一个以上的峰40的峰区30和高浓度区32。然后,在半导体基板10的背面侧形成背面侧电极104(S518)。
如此,在本例的制造工序中,在电子射线照射之后具有三次退火工序,因此能够利用现有的退火工序来提高电子射线照射后的退火的强度。因此,半导体装置100的迁移率大幅度地恢复。
[实施例6]
图13示出实施例6的半导体装置100的制造方法的一例。在本例中,与实施例5的制造方法不同之处在于,质子注入工序在激光退火工序之前实施。在S608的背面侧区域形成工序以前,可以为与实施例5的S500~S508相同的工序。
在本例中,在S608的背面侧区域形成工序之后,从半导体基板10的背面侧将质子掺杂到比背面侧区域深的位置(S610)。在S610中,可以将质子掺杂到一个以上的深度位置。掺杂质子之后,通过预定的激光使背面侧区域进行激光退火(S612)。接着,以预定的条件使半导体基板10退火(S614)。由此,形成具有一个以上的峰40的峰区30和高浓度区32。然后,在半导体基板10的背面侧形成背面侧电极104(S618)。
如此,在本例的制造工序中,在质子注入之后,具有在现有工序中使用的两次退火工序。由此,能够不追加退火工序,而比实施例5的情况更加提高质子注入后的退火强度。由此,可以使高浓度区32更深地形成。
氦的注入位置可以与应当形成高浓度区32的区域的端部位置一致。另外,氦的注入位置可以为比应当形成高浓度区32的区域的端部更靠向半导体基板10的正面侧。在此情况下,在退火后的半导体基板,缺陷区46延伸至比高浓度区32更靠向半导体基板10的正面侧的位置为止。由此,在比高浓度区32更靠向半导体基板10的正面侧的区域,结晶缺陷大量残存。由此,能够调节该区域中的载流子寿命。
缺陷区46可以延伸至比半导体基板10的在深度方向上的中心更靠向半导体基板10的正面侧的位置为止。另外,缺陷区46可以延伸至比从半导体基板10的背面观察最深的位置的杂质浓度的峰40更靠向半导体基板10的正面侧40μm以上的位置为止。
图14为示出从半导体基板10的正面侧注入氦而形成缺陷区46的示例的图。在此情况下,在半导体基板10,形成有从半导体基板10的正面沿深度方向延伸而形成的缺陷区46。在图14中,示出了氦的注入位置不同的三种缺陷区46。
缺陷区46-1的位于半导体基板10的背面侧的前端形成于高浓度区32内。即,缺陷区46-1的一部分与高浓度区32的一部分在深度方向上形成于相同的位置。在形成有缺陷区46-1的区域,质子的扩散被促进。因此,通过在应当形成高浓度区32的区域的至少一部分形成缺陷区46-1,能够在更宽的范围形成高浓度区32。
应予说明,在图14中,利用虚线示出了使质子扩散之前的结晶缺陷的密度。在使质子扩散之前,结晶缺陷密度的峰存在于氦的注入位置附近。然而,通过利用热处理使质子扩散,结晶缺陷被封端。由此,能够使结晶缺陷密度的峰平缓而抑制泄漏电流。
另外,如缺陷区46-3那样,缺陷区46的前端也可以延伸至比峰区30中设置于最靠向半导体基板10的正面侧的峰40更靠向半导体基板10的背面侧的位置为止。由此,能够以遍及应当形成高浓度区32的整个区域的方式形成缺陷区46,因此能够容易地形成高浓度区32。
另外,如缺陷区46-2那样,缺陷区46的前端也可以形成于与峰区30中的一个峰40在深度方向上相同的位置。在此情况下,能够使氦的注入位置附近处的结晶缺陷密度的峰更加平缓。因此,能够进一步抑制泄漏电流。
图15A是示出本发明的第二实施方式的半导体装置200的概略的剖视图。半导体装置200中的半导体基板10具有形成有IGBT等晶体管的晶体管区50以及形成有FWD等二极管的二极管区70。在本例中,晶体管区50与二极管区70邻接。如本实施方式那样,晶体管区50可以为IGBT。
在晶体管区50,从半导体基板10的正面侧起,设有N+型的发射区58、用作基区的P型的正面侧区域12、N-型的漂移区14、FS区20和P+型的集电区52。另外,在正面侧区域12与漂移区14之间还可以设有用于提高IE效果的N+型的蓄积区62。另外,虽然未图示,但N+型的蓄积区62可以仅形成于晶体管区50。
在晶体管区50,设有从半导体基板10的正面到达漂移区14的多个栅沟槽54、多个发射沟槽56。在栅沟槽54的内部,形成有被施加栅极电压的栅极G。在发射沟槽56的内部,形成有用作发射极的与正面侧电极102电连接的发射极E。
在栅极G与正面侧电极102之间以及发射极E与正面侧电极102之间形成有绝缘膜68。但是,在绝缘膜68的一部分区域,形成有将发射极E与正面侧电极102连接的贯通孔。
在二极管区70,从半导体基板10的正面侧起,设有用作基区的P型的正面侧区域12、N-型的漂移区14、FS区20和N+型的阴极区64。在二极管区70,可以形成蓄积区62,也可以不形成蓄积区62。在晶体管区50和二极管区70的FS区20,形成有具有多个峰40的峰区。在二极管区70,设有从半导体基板10的正面到达漂移区14的多个发射沟槽56。另外,在半导体基板10的背面,形成有与集电区52和阴极区64接触的背面侧电极104。
对本例的半导体装置200而言,为了形成缺陷区,将电子射线照射到整个半导体基板10。由此,使高浓度区32形成于晶体管区50和二极管区70。
图15B是示出半导体装置200的另一示例的图。在图15B中,仅示出了半导体基板10。对本例的半导体装置200而言,为了形成缺陷区,从半导体基板10的背面侧注入了氦离子。其他结构与图15A所示的半导体装置200一样。应予说明,在本例中,将氦离子注入到整个晶体管区50和二极管区70。氦离子的注入位置72比应当形成高浓度区32的区域更靠向半导体基板10的正面侧。
通过半导体基板10的背面侧注入氦离子,从而在从半导体基板10的背面至注入位置72为止之间形成缺陷区46。在形成缺陷区46并且将质子注入到峰区30之后,使半导体基板10退火。由此,使高浓度区32形成于晶体管区50和二极管区70。
图15C是示出半导体装置200的另一示例的图。在图15C中示出了半导体基板10。对本例的半导体装置200而言,为了形成缺陷区,从半导体基板10的背面侧注入了氦离子。其他结构与图15A所示的半导体装置200一样。应予说明,本例中,将氦离子注入到二极管区70,并且不将氦离子注入到晶体管区50。作为一例,在注入氦离子的步骤中,使用遮蔽晶体管区50的金属掩模74。氦离子的注入位置72比应当形成高浓度区32的区域更靠向半导体基板10的正面侧。
通过从半导体基板10的背面侧注入氦离子,从而在从半导体基板10的背面至注入位置72为止之间形成缺陷区46。在形成缺陷区46并且将质子注入到峰区30之后,使半导体基板10退火。由此,高浓度区32形成于二极管区70,并且高浓度区32不形成于晶体管区50。
高浓度区32与漂移区14的边界之中,在水平面方向(纸面的横向)上相邻的边界的位置可以比集电区52与阴极区64的边界的位置在水平面上(俯视)更靠向晶体管区50侧,也可以比集电区52与阴极区64的边界的位置在水平面上(俯视)更靠向二极管区70侧。
另外,不限于氦离子,也可以照射电子射线。在此情况下,金属掩模的厚度设为能够屏蔽电子射线的程度的厚度即可。
图15D是示出半导体装置200的另一示例的图。在图15D中,仅示出了半导体基板10。对本例的半导体装置200而言,为了形成缺陷区,从半导体基板10的正面侧注入了氦离子。其他结构与图15A所示的半导体装置200一样。应予说明,在本例中,将氦离子注入到整个晶体管区50和二极管区70。氦离子的注入位置72为例如峰区30的任一位置。
通过从半导体基板10的正面侧注入氦离子,从而在从半导体基板10的正面至注入位置72之间形成缺陷区46。在形成缺陷区46并且将质子注入到峰区30之后,使半导体基板10退火。由此,高浓度区32形成于晶体管区50和二极管区70。
图15E是示出半导体装置200的另一示例的图。在图15E中,仅示出了半导体基板10。对本例的半导体装置200而言,为了形成缺陷区,从半导体基板10的正面侧注入了氦离子。其他结构与图15A所示的半导体装置200一样。应予说明,在本例中,将氦离子注入到二极管区70,并且不将氦离子注入到晶体管区50。作为一例,在注入氦离子的步骤中,使用遮蔽晶体管区50的金属掩模74。氦离子的注入位置72为例如峰区30的任一位置。
通过从半导体基板10的正面侧注入氦离子,使缺陷区46形成于从半导体基板10的正面至注入位置72之间。在形成缺陷区46并且将质子注入到峰区30之后,使半导体基板10退火。由此,高浓度区32形成于二极管区70,且高浓度区32不形成于晶体管区50。
图15F是示出半导体装置200的另一示例的图。在图15F中仅示出了半导体基板10。对本例的半导体装置200而言,为了形成缺陷区,从半导体基板10的背面侧注入了氦离子。其他结构与图15A所示的半导体装置200一样。应予说明,在本例中,将氦离子注入到二极管区70以及晶体管区50的与二极管区70邻接的一部分区域,并且不将氦离子注入到晶体管区50的远离二极管区70的一部分区域。作为一例,在注入氦离子的步骤中,使用遮蔽晶体管区50的金属掩模74。氦离子的注入位置72比应当形成高浓度区32的区域更靠向半导体基板10的正面侧。
通过从半导体基板10的背面侧注入氦离子,从而在从半导体基板10的背面至注入位置72之间形成缺陷区46。在形成缺陷区46并且将质子注入到峰区30之后,使半导体基板10退火。由此,在二极管区70和晶体管区50的一部分区域形成高浓度区32,在晶体管区50的剩余区域不形成高浓度区32。应予说明,在图15E所示的半导体装置200中,也可以在晶体管区50的一部分区域形成有高浓度区32。
另外,在图1A至图15F中说明的半导体基板10可以是MCZ(Magnetic FieldApplied Czochralski method:外加磁场直拉法)基板。MCZ基板的氧浓度比FZ基板的氧浓度高。当氧浓度高时,在照射电子射线而成的半导体基板10,VO缺陷变得相对多,VV缺陷变得相对少。VO缺陷易于被氢封端,因此能够使质子易于扩散,能够使高浓度区32形成至深的位置。
另外,如果使质子扩散,则VO缺陷被质子封端,成为VOH缺陷。因此,在使质子扩散而成的MCZ基板,VOH缺陷变得比VV缺陷多。VOH缺陷与VV缺陷相比,能级更低,难以影响泄漏电流。因此,如果在MCZ基板使质子扩散,则能够降低泄漏电流。
图16是示出将电子射线照射到MCZ基板的情况和将电子射线照射到FZ基板的情况下的杂质浓度分布的一例的图。在本例中,将质子注入到四个段的深度。在使用了MCZ基板的示例和使用了FZ基板的示例中,基板的比电阻相同。另外,质子的注入条件、电子射线的照射条件等除基板材料以外的条件相同。
如图16所示,通过使用MCZ基板,使比质子的峰40更靠向正面侧处的杂质浓度变高。因此,能够容易地形成高浓度区。另外,使用了MCZ基板的半导体装置100与使用了FZ基板的装置相比,泄漏电流得到了降低。另外,与将电子射线照射到MCZ基板且不将质子注入到MCZ基板的示例的相比,使用了MCZ基板的半导体装置100的泄漏电流也得到了降低。
应予说明,半导体基板10也可以是平均氧浓度为1.0×1016/cm3以上且1.0×1018/cm3以下的基板。由此也具有与MCZ基板一样的效果。半导体基板10的平均氧浓度也可以为3.0×1016/cm3以上且5.0×1017/cm3以下。
另外,半导体基板10也可以是平均碳浓度为1.0×1014/cm3以上且3.0×1015/cm3以下的基板。另外,还可以是平均氧浓度和平均碳浓度这两者均为上述的范围内的基板。
以上,使用实施方式对本发明进行了说明,但本发明的技术范围不限于上述实施方式中记载的范围。例如,在导入点缺陷时,以电子射线照射为例,但也可以照射并导入氦。在此情况下,以比氢的飞程更深地侵入这样的加速能量照射氦即可。本领域技术人员明确知晓可以对上述实施方式进行多种变更或改进。由权利要求书的记载可以明确,进行了这样的变更或改进而成的实施方式也可以包含在本发明的技术范围内。
应当注意的是,只要权利要求书、说明书和附图中示出的装置、系统、程序和方法中的动作、次序、步骤和阶段等各处理的执行顺序并未特别明示“此前”、“事先”等并且未在后续处理中使用之前处理的结果,就可以以任意的顺序来实现。对于权利要求书、说明书和附图中的动作流程,即使为方便起见而使用“首先”、“其次”等来进行了说明,也不意味着必须以该顺序来实施。

Claims (44)

1.一种半导体装置,具备:
半导体基板,掺杂有杂质;
正面侧电极,设置于所述半导体基板的正面侧;以及
背面侧电极,设置于所述半导体基板的背面侧,
所述半导体基板具有:
峰区,配置于所述半导体基板的背面侧,并且杂质浓度具有一个以上的峰;
高浓度区,配置于比所述峰区更靠向正面侧的位置,并且杂质浓度的分布比所述一个以上的峰平缓;以及
低浓度区,配置于比所述高浓度区更靠向正面侧的位置,并且杂质浓度比所述高浓度区的杂质浓度低且比所述半导体基板的基板浓度低,
所述高浓度区的杂质浓度与所述半导体基板的基板浓度相等。
2.根据权利要求1所述的半导体装置,其特征在于,所述半导体基板为MCZ基板。
3.根据权利要求1所述的半导体装置,其特征在于,所述半导体基板中的平均氧浓度为1.0×1016/cm3以上且1.0×1018/cm3以下。
4.根据权利要求1所述的半导体装置,其特征在于,所述半导体基板还具备从所述半导体基板的正面起沿深度方向延伸而形成的缺陷区。
5.根据权利要求4所述的半导体装置,其特征在于,所述缺陷区的一部分与所述高浓度区的一部分在深度方向上形成于相同的位置。
6.根据权利要求5所述的半导体装置,其特征在于,所述缺陷区的前端延伸至比所述峰区中设置于最靠向所述半导体基板的正面侧的所述峰更靠向所述半导体基板的背面侧的位置为止。
7.根据权利要求5所述的半导体装置,其特征在于,所述缺陷区的前端形成于与所述峰区中的一个所述峰在深度方向上相同的位置。
8.根据权利要求1所述的半导体装置,其特征在于,所述半导体基板还具备从所述半导体基板的背面起沿深度方向延伸而形成的缺陷区。
9.根据权利要求8所述的半导体装置,其特征在于,所述缺陷区延伸至比所述高浓度区更靠向所述半导体基板的正面侧的位置为止。
10.根据权利要求1所述的半导体装置,其特征在于,所述半导体基板具有形成有晶体管的晶体管区和形成有二极管的二极管区,
所述高浓度区形成于所述二极管区。
11.根据权利要求10所述的半导体装置,其特征在于,所述高浓度区还形成于所述晶体管区。
12.根据权利要求10所述的半导体装置,其特征在于,所述高浓度区不形成于所述晶体管区。
13.根据权利要求1~12中任一项所述的半导体装置,其特征在于,所述高浓度区和所述峰区是由空穴-氧-氢缺陷引起的施主所形成的区域。
14.一种半导体装置,具备:
半导体基板,掺杂有杂质;
正面侧电极,设置于所述半导体基板的正面侧;以及
背面侧电极,设置于所述半导体基板的背面侧,
所述半导体基板具有:
峰区,配置于所述半导体基板的背面侧,并且杂质浓度具有一个以上的峰;
高浓度区,配置于比所述峰区更靠向正面侧的位置,并且杂质浓度的分布比所述一个以上的峰平缓;以及
低浓度区,配置于比所述高浓度区更靠向正面侧的位置,并且杂质浓度比所述高浓度区的杂质浓度低且比所述半导体基板的基板浓度低,
所述半导体基板具有第一区、载流子寿命比所述第一区的载流子寿命短的第二区、以及位于所述第一区与所述第二区之间的迁移区,
所述迁移区包括所述半导体基板的P型半导体层与N型半导体层的边界。
15.根据权利要求14所述的半导体装置,其特征在于,所述高浓度区的杂质浓度为所述半导体基板的基板浓度以上。
16.根据权利要求14所述的半导体装置,其特征在于,所述高浓度区的杂质浓度与所述半导体基板的基板浓度相等。
17.根据权利要求14所述的半导体装置,其特征在于,所述第一区的载流子寿命为10μs以上,所述第二区的载流子寿命为0.1μs以下。
18.根据权利要求14所述的半导体装置,其特征在于,所述迁移区的在深度方向上的长度为5μm以上。
19.根据权利要求14所述的半导体装置,其特征在于,所述迁移区的在深度方向上的长度大于最背面的所述峰的半峰值半宽度。
20.根据权利要求14所述的半导体装置,其特征在于,所述迁移区的在深度方向上的长度大于所述半导体基板的P型半导体层的在深度方向上的长度。
21.根据权利要求14~20中任一项所述的半导体装置,其特征在于,所述半导体基板为MCZ基板。
22.根据权利要求14~20中任一项所述的半导体装置,其特征在于,所述半导体基板中的平均氧浓度为1.0×1016/cm3以上且1.0×1018/cm3以下。
23.根据权利要求14~20中任一项所述的半导体装置,其特征在于,所述半导体基板还具备从所述半导体基板的正面起沿深度方向延伸而形成的缺陷区。
24.根据权利要求23所述的半导体装置,其特征在于,所述缺陷区的一部分与所述高浓度区的一部分在深度方向上形成于相同的位置。
25.根据权利要求24所述的半导体装置,其特征在于,所述缺陷区的前端延伸至比所述峰区中设置于最靠向所述半导体基板的正面侧的所述峰更靠向所述半导体基板的背面侧的位置为止。
26.根据权利要求24所述的半导体装置,其特征在于,所述缺陷区的前端形成于与所述峰区中的一个所述峰在深度方向上相同的位置。
27.根据权利要求14~20中任一项所述的半导体装置,其特征在于,所述半导体基板还具备从所述半导体基板的背面起沿深度方向延伸而形成的缺陷区。
28.根据权利要求27所述的半导体装置,其特征在于,所述缺陷区延伸至比所述高浓度区更靠向所述半导体基板的正面侧的位置为止。
29.根据权利要求14~20中任一项所述的半导体装置,其特征在于,所述半导体基板具有形成有晶体管的晶体管区和形成有二极管的二极管区,
所述高浓度区形成于所述二极管区。
30.根据权利要求29所述的半导体装置,其特征在于,所述高浓度区还形成于所述晶体管区。
31.根据权利要求29所述的半导体装置,其特征在于,所述高浓度区不形成于所述晶体管区。
32.根据权利要求14~20中任一项所述的半导体装置,其特征在于,所述高浓度区和所述峰区是由空穴-氧-氢缺陷引起的施主所形成的区域。
33.一种半导体装置的制造方法,其特征在于,所述半导体装置具备半导体基板,所述半导体基板具有:峰区,配置于所述半导体基板的背面侧,并且杂质浓度具有一个以上的峰;以及高浓度区,配置于比所述峰区更靠向正面侧的位置,并且杂质浓度的分布比所述一个以上的峰平缓,
所述半导体装置的制造方法具备:
为了形成所述高浓度区,从所述半导体基板的背面侧掺杂质子的步骤;
在掺杂所述质子的步骤之后,使所述半导体基板退火的步骤;
在使所述半导体基板退火的步骤之后,形成沿所述半导体基板的深度方向延伸的缺陷区的步骤;以及
在形成所述缺陷区的步骤之后,使所述半导体基板退火而形成所述高浓度区的步骤,
所述高浓度区的杂质浓度与所述半导体基板的基板浓度相等。
34.根据权利要求33所述的半导体装置的制造方法,其特征在于,在形成所述缺陷区的步骤中,将20kGy以上且1500kGy以下的电子射线照射到所述半导体基板。
35.根据权利要求33所述的半导体装置的制造方法,其特征在于,在形成所述缺陷区的步骤中,通过从所述半导体基板的正面或背面,将缺陷生成物质注入到所述半导体基板的预定的深度,从而形成从所述半导体基板的正面或背面起延伸至所述缺陷生成物质的注入位置为止的所述缺陷区。
36.根据权利要求35所述的半导体装置的制造方法,其特征在于,
所述半导体基板具有形成有晶体管的晶体管区和形成有二极管的二极管区,
在形成所述缺陷区的步骤中,遮蔽所述晶体管区的至少一部分而注入所述缺陷生成物质。
37.根据权利要求35或36所述的半导体装置的制造方法,其特征在于,所述缺陷生成物质为氦离子。
38.一种半导体装置的制造方法,其特征在于,所述半导体装置具备半导体基板,所述半导体基板具有:峰区,配置于所述半导体基板的背面侧,并且杂质浓度具有一个以上的峰;以及高浓度区,配置于比所述峰区更靠向正面侧的位置,并且杂质浓度的分布比所述一个以上的峰平缓,
所述半导体装置的制造方法具备:
为了形成所述高浓度区,从所述半导体基板的背面侧掺杂质子的步骤;
在掺杂所述质子的步骤之后,使所述半导体基板退火的步骤;
在使所述半导体基板退火的步骤之后,形成沿所述半导体基板的深度方向延伸的缺陷区的步骤;以及
在形成所述缺陷区的步骤之后,使所述半导体基板退火而形成所述高浓度区的步骤,
所述半导体基板具有第一区、载流子寿命比所述第一区的载流子寿命短的第二区、以及位于所述第一区与所述第二区之间的迁移区,
所述迁移区包括所述半导体基板的P型半导体层与N型半导体层的边界。
39.根据权利要求38所述的半导体装置的制造方法,其特征在于,在形成所述缺陷区的步骤中,将20kGy以上且1500kGy以下的电子射线照射到所述半导体基板。
40.根据权利要求38所述的半导体装置的制造方法,其特征在于,在形成所述缺陷区的步骤中,通过从所述半导体基板的正面或背面,将缺陷生成物质注入到所述半导体基板的预定的深度,从而形成从所述半导体基板的正面或背面起延伸至所述缺陷生成物质的注入位置为止的所述缺陷区。
41.根据权利要求40所述的半导体装置的制造方法,其特征在于,
所述半导体基板具有形成有晶体管的晶体管区和形成有二极管的二极管区,
在形成所述缺陷区的步骤中,遮蔽所述晶体管区的至少一部分而注入所述缺陷生成物质。
42.根据权利要求40或41所述的半导体装置的制造方法,其特征在于,所述缺陷生成物质为氦离子。
43.一种半导体装置的制造方法,其特征在于,所述半导体装置具备半导体基板,所述半导体基板具有:峰区,配置于所述半导体基板的背面侧,并且杂质浓度具有一个以上的峰;以及高浓度区,配置于比所述峰区更靠向正面侧的位置,并且杂质浓度的分布比所述一个以上的峰平缓,
所述半导体装置的制造方法具备:
为了形成所述高浓度区,从所述半导体基板的背面侧掺杂质子的步骤;
形成沿所述半导体基板的深度方向延伸的缺陷区的步骤;以及
在形成所述缺陷区的步骤和掺杂所述质子的步骤之后,统一进行寿命退火和质子退火的步骤,其中,所述寿命退火使在形成所述缺陷区的步骤中降低了的寿命提高,所述质子退火用于形成所述高浓度区,
所述高浓度区的杂质浓度与所述半导体基板的基板浓度相等。
44.一种半导体装置的制造方法,其特征在于,所述半导体装置具备半导体基板,所述半导体基板具有:峰区,配置于所述半导体基板的背面侧,并且杂质浓度具有一个以上的峰;以及高浓度区,配置于比所述峰区更靠向正面侧的位置,并且杂质浓度的分布比所述一个以上的峰平缓,
所述半导体装置的制造方法具备:
为了形成所述高浓度区,从所述半导体基板的背面侧掺杂质子的步骤;
形成沿所述半导体基板的深度方向延伸的缺陷区的步骤;以及
在形成所述缺陷区的步骤和掺杂所述质子的步骤之后,统一进行寿命退火和质子退火的步骤,其中,所述寿命退火使在形成所述缺陷区的步骤中降低了的寿命提高,所述质子退火用于形成所述高浓度区,
所述半导体基板具有第一区、载流子寿命比所述第一区的载流子寿命短的第二区、以及位于所述第一区与所述第二区之间的迁移区,
所述迁移区包括所述半导体基板的P型半导体层与N型半导体层的边界。
CN201680014233.4A 2015-09-16 2016-08-05 半导体装置及半导体装置的制造方法 Active CN107408581B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015-183143 2015-09-16
JP2015183143 2015-09-16
PCT/JP2016/073199 WO2017047276A1 (ja) 2015-09-16 2016-08-05 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN107408581A CN107408581A (zh) 2017-11-28
CN107408581B true CN107408581B (zh) 2020-11-06

Family

ID=58288849

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680014233.4A Active CN107408581B (zh) 2015-09-16 2016-08-05 半导体装置及半导体装置的制造方法

Country Status (4)

Country Link
US (2) US10468254B2 (zh)
JP (1) JP6428945B2 (zh)
CN (1) CN107408581B (zh)
WO (1) WO2017047276A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6237921B2 (ja) * 2014-09-30 2017-11-29 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6869791B2 (ja) * 2017-04-21 2021-05-12 三菱電機株式会社 半導体スイッチング素子及びその製造方法
JP6958088B2 (ja) * 2017-08-04 2021-11-02 株式会社デンソー 半導体装置の製造方法
WO2019116696A1 (ja) * 2017-12-14 2019-06-20 富士電機株式会社 半導体装置
CN108321191A (zh) * 2017-12-27 2018-07-24 杭州士兰集成电路有限公司 功率半导体器件及其制造方法
WO2019181852A1 (ja) * 2018-03-19 2019-09-26 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7067636B2 (ja) 2018-10-18 2022-05-16 富士電機株式会社 半導体装置および製造方法
JP7078133B2 (ja) 2018-11-16 2022-05-31 富士電機株式会社 半導体装置および製造方法
CN112219263A (zh) * 2018-11-16 2021-01-12 富士电机株式会社 半导体装置及制造方法
CN112204710A (zh) 2018-12-28 2021-01-08 富士电机株式会社 半导体装置及制造方法
JP7246983B2 (ja) 2019-03-20 2023-03-28 株式会社東芝 半導体装置
JP7181845B2 (ja) * 2019-09-05 2022-12-01 株式会社東芝 半導体装置の製造方法
JP7222435B2 (ja) 2019-10-11 2023-02-15 富士電機株式会社 半導体装置および半導体装置の製造方法
CN113892184A (zh) * 2019-12-18 2022-01-04 富士电机株式会社 半导体装置和半导体装置的制造方法
JP7279846B2 (ja) * 2020-02-18 2023-05-23 富士電機株式会社 半導体装置
JP7452632B2 (ja) * 2020-04-01 2024-03-19 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112021000103T5 (de) * 2020-04-01 2022-06-30 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren einer halbleitervorrichtung
CN115516642A (zh) 2020-11-11 2022-12-23 富士电机株式会社 半导体装置及半导体装置的制造方法
WO2022202936A1 (ja) * 2021-03-24 2022-09-29 株式会社デンソー 炭化珪素半導体装置およびそれを用いたインバータ回路、炭化珪素半導体装置の製造方法
CN113571415B (zh) * 2021-09-22 2022-01-11 上海积塔半导体有限公司 Igbt器件及其制作方法
CN118160101A (zh) * 2022-05-30 2024-06-07 富士电机株式会社 半导体装置的制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100527369C (zh) * 2005-06-09 2009-08-12 株式会社上睦可 Igbt用硅晶片及其制备方法
JP2012069861A (ja) * 2010-09-27 2012-04-05 Renesas Electronics Corp 半導体装置の製造方法
CN102687277A (zh) * 2009-11-02 2012-09-19 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
CN102822968A (zh) * 2010-04-02 2012-12-12 丰田自动车株式会社 具备具有二极管区和绝缘栅双极性晶体管区的半导体基板的半导体装置
CN103946985A (zh) * 2011-12-28 2014-07-23 富士电机株式会社 半导体装置及半导体装置的制造方法
CN103959473A (zh) * 2011-11-30 2014-07-30 株式会社电装 半导体器件
CN104054159A (zh) * 2012-03-19 2014-09-17 富士电机株式会社 半导体装置的制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004047749B4 (de) * 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
JP5203667B2 (ja) 2007-10-16 2013-06-05 トヨタ自動車株式会社 半導体装置の製造方法
DE102011113549B4 (de) 2011-09-15 2019-10-17 Infineon Technologies Ag Ein Halbleiterbauelement mit einer Feldstoppzone in einem Halbleiterkörper und ein Verfahren zur Herstellung einer Feldstoppzone in einem Halbleiterkörper
JP2013074181A (ja) * 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法
US20130248058A1 (en) 2012-03-20 2013-09-26 Brunswick Corporation Heat Treatment Process for Engine Ring Gear
JP6291981B2 (ja) * 2013-04-08 2018-03-14 富士電機株式会社 半導体装置の製造方法
US9312135B2 (en) 2014-03-19 2016-04-12 Infineon Technologies Ag Method of manufacturing semiconductor devices including generating and annealing radiation-induced crystal defects
US9754787B2 (en) 2014-06-24 2017-09-05 Infineon Technologies Ag Method for treating a semiconductor wafer
DE102014117538A1 (de) 2014-11-28 2016-06-02 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen unter Verwendung von Implantation leichter Ionen und Halbleitervorrichtung
DE102015107085A1 (de) 2015-05-06 2016-11-10 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen und Sauerstoffkorrelierte thermische Donatoren enthaltende Halbleitervorrichtung

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100527369C (zh) * 2005-06-09 2009-08-12 株式会社上睦可 Igbt用硅晶片及其制备方法
CN102687277A (zh) * 2009-11-02 2012-09-19 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
CN102822968A (zh) * 2010-04-02 2012-12-12 丰田自动车株式会社 具备具有二极管区和绝缘栅双极性晶体管区的半导体基板的半导体装置
JP2012069861A (ja) * 2010-09-27 2012-04-05 Renesas Electronics Corp 半導体装置の製造方法
CN103959473A (zh) * 2011-11-30 2014-07-30 株式会社电装 半导体器件
CN103946985A (zh) * 2011-12-28 2014-07-23 富士电机株式会社 半导体装置及半导体装置的制造方法
CN104054159A (zh) * 2012-03-19 2014-09-17 富士电机株式会社 半导体装置的制造方法

Also Published As

Publication number Publication date
US10468254B2 (en) 2019-11-05
CN107408581A (zh) 2017-11-28
US20200051820A1 (en) 2020-02-13
JP6428945B2 (ja) 2018-11-28
US20180005829A1 (en) 2018-01-04
US10950446B2 (en) 2021-03-16
WO2017047276A1 (ja) 2017-03-23
JPWO2017047276A1 (ja) 2017-12-28

Similar Documents

Publication Publication Date Title
CN107408581B (zh) 半导体装置及半导体装置的制造方法
US11335772B2 (en) Semiconductor device and method of manufacturing semiconductor device
US10847609B2 (en) Method of manufacturing a semiconductor device in which a lifetime of carriers is controlled
JP6508372B2 (ja) 半導体装置および半導体装置の製造方法
US10388775B2 (en) Semiconductor device having multiple field stop layers
CN106887385B (zh) 半导体装置的制造方法
US8361893B2 (en) Semiconductor device and substrate with chalcogen doped region
US20160307993A1 (en) Semiconductor device and method of manufacturing semiconductor device
CN109417093B (zh) 半导体装置
US9887190B2 (en) Semiconductor device and method for manufacturing the same
EP2654084A1 (en) Semiconductor device and process for production thereof
CN105280485A (zh) 制造包括场停止区的半导体器件的方法
TWI553714B (zh) 半導體裝置之製造方法
US20200273970A1 (en) Semiconductor device
WO2017086018A1 (ja) 半導体装置および半導体装置の製造方法
US20230335410A1 (en) Semiconductor device manufacturing method, and semiconductor device
CN114695513A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant