WO2017086018A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
WO2017086018A1
WO2017086018A1 PCT/JP2016/077759 JP2016077759W WO2017086018A1 WO 2017086018 A1 WO2017086018 A1 WO 2017086018A1 JP 2016077759 W JP2016077759 W JP 2016077759W WO 2017086018 A1 WO2017086018 A1 WO 2017086018A1
Authority
WO
WIPO (PCT)
Prior art keywords
impurity
region
concentration
back surface
semiconductor substrate
Prior art date
Application number
PCT/JP2016/077759
Other languages
English (en)
French (fr)
Inventor
博樹 脇本
勇一 小野澤
田村　隆博
恵理 小川
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to CN201680025325.2A priority Critical patent/CN107534059B/zh
Priority to JP2017551752A priority patent/JP6365790B2/ja
Priority to DE112016001599.2T priority patent/DE112016001599B4/de
Publication of WO2017086018A1 publication Critical patent/WO2017086018A1/ja
Priority to US15/791,440 priority patent/US10388723B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66121—Multilayer diodes, e.g. PNPN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • Patent Document 1 US Patent Application Publication No. 2009/267200
  • the cathode region is partially lost due to particles or the like generated during the manufacturing process, the p-type intermediate region contacts the cathode electrode.
  • the semiconductor device includes a semiconductor substrate.
  • the semiconductor substrate may have a field stop region into which the first impurity of the first conductivity type is implanted.
  • the semiconductor substrate may have an intermediate region formed on the back side of the field stop region and implanted with a second impurity of the second conductivity type.
  • the semiconductor substrate may have a first conductivity type cathode region formed on the back side of the intermediate region.
  • the concentration of the first impurity may be higher than the concentration of the second impurity.
  • the concentration of the first impurity may be 5 times or more the concentration of the second impurity.
  • the cathode region is implanted with the third impurity, and the concentration of the first impurity may be 1/1000 or less of the third impurity on the back surface of the semiconductor substrate.
  • the back surface region in which the concentration of the first impurity is higher than the concentration of the second impurity is formed in the depth direction from the back surface of the semiconductor substrate, and the length of the back surface region in the depth direction is such that holes do not tunnel. It may be.
  • the length of the back surface region in the depth direction may be longer than the Debye length on the back surface of the semiconductor substrate.
  • the length of the back surface region in the depth direction may be 0.03 ⁇ m or more.
  • the back region may be shorter in the depth direction than the cathode region.
  • the back surface region may be longer in the depth direction than the cathode region. In the back surface region, the closer to the back surface of the semiconductor substrate, the difference between the concentration of the first impurity and the concentration of the second impurity may increase.
  • a method for manufacturing a semiconductor device includes a field stop region in which a first impurity of a first conductivity type is implanted in a semiconductor substrate, and a back surface side of the field stop region. Forming an intermediate region into which a second impurity of the type is implanted and a cathode region of a first conductivity type formed on the back side of the intermediate region. In the back surface of the semiconductor substrate, the first impurity and the second impurity may be implanted so that the concentration of the first impurity is higher than the concentration of the second impurity.
  • the impurity may be injected into the field stop region after the impurity is injected into the cathode region.
  • FIG. 1 is a diagram showing a semiconductor device 100 in which a part of a cathode region 24 is missing.
  • FIG. 3 is a diagram showing an impurity concentration distribution in the AA ′ portion of FIG. 2. It is a figure which shows the cross section of the semiconductor device 200 which concerns on a comparative example.
  • FIG. 5 is a diagram showing a distribution of impurity concentration in a BB ′ portion in FIG. 4.
  • 3 is a diagram illustrating a relationship between a forward voltage applied to the semiconductor device 100 and a current flowing through the semiconductor device 100.
  • FIG. 3 is a diagram illustrating a relationship between a forward voltage applied to a semiconductor device 200 and a current flowing through the semiconductor device 100.
  • FIG. 1 is a diagram showing a semiconductor device 100 in which a part of a cathode region 24 is missing.
  • FIG. 3 is a diagram showing an impurity concentration distribution in the AA ′ portion of FIG. 2. It is a figure which shows the cross section of the semiconductor
  • FIG. 4 is a diagram showing an example of impurity concentration distribution in a cathode region 24, an intermediate region 22, and an FS region 20.
  • FIG. It is a figure which shows an example of the density
  • FIG. 3 is a diagram showing a Debye length on the back surface of a semiconductor substrate 10.
  • 6 is a diagram showing another example of the semiconductor device 100.
  • FIG. 1 is a diagram showing a semiconductor device 100 in which a part of a cathode region 24 is missing.
  • 4 is a diagram showing an example of impurity concentration distribution in a cathode region 24, an intermediate region 22, and an FS region 20. 6 is a diagram illustrating an example of a manufacturing process of the semiconductor device 100.
  • FIG. 1 is a diagram showing a semiconductor device 100 in which a part of a catho
  • FIG. 1 is a view showing a cross section of a semiconductor device 100 according to one embodiment.
  • the semiconductor device 100 is a vertical semiconductor device in which electrodes are formed on the front surface and the back surface of the semiconductor substrate 10 and current flows in the thickness direction of the semiconductor substrate 10.
  • a diode is shown as an example of the semiconductor device 100.
  • the diode may function as a free wheel diode (FWD) provided in parallel with a switching element such as an IGBT.
  • FWD free wheel diode
  • the semiconductor device 100 includes a semiconductor substrate 10, an anode electrode 12, and a cathode electrode 14.
  • the anode electrode 12 is provided in contact with the front surface of the semiconductor substrate 10.
  • the cathode electrode 14 is provided in contact with the back surface of the semiconductor substrate 10.
  • the anode electrode 12 and the cathode electrode 14 are formed of a metal material containing aluminum, for example.
  • the anode electrode 12 in this example has a planar shape, the anode electrode 12 in other examples may have a trench shape.
  • the semiconductor substrate 10 is formed of a semiconductor material such as silicon or a compound semiconductor.
  • the semiconductor substrate 10 is doped with a predetermined concentration of impurities.
  • An impurity in this specification refers to a dopant which is doped into a semiconductor material and exhibits n-type or p-type conductivity unless otherwise specified.
  • the semiconductor substrate 10 of this example has an n-type conductivity type.
  • the n-type is an example of the first conductivity type.
  • the p-type is an example of the second conductivity type.
  • the first conductivity type and the second conductivity type may be opposite conductivity types.
  • the semiconductor substrate 10 has an anode region 16, a drift region 18, a field stop region (FS region 20), and a cathode region 24.
  • a back surface region 26 is provided in at least a part of the cathode region 24.
  • the drift region 18 has the same conductivity type as the semiconductor substrate 10.
  • a region where the anode region 16, the FS region 20, and the cathode region 24 are not formed functions as the drift region 18.
  • the anode region 16 is formed on the front surface side of the semiconductor substrate 10 and is electrically connected to the anode electrode 12.
  • the anode region 16 is doped with an impurity having a conductivity type different from that of the drift region 18.
  • the anode region 16 is p-type.
  • the FS region 20 is formed on the back side of the drift region 18.
  • the FS region 20 has the same conductivity type as the drift region 18, and impurities are implanted at a higher concentration than the drift region 18.
  • the FS region 20 is n-type.
  • the impurity implanted in the FS region 20 is referred to as a first impurity.
  • the first impurity is, for example, hydrogen or phosphorus.
  • Hydrogen combines with vacancies (V) and oxygen (O) in a cluster form in the semiconductor material to form composite defects (VOH defects). Since this VOH defect becomes a donor, the VOH defect becomes an n-type dopant (impurity). Hydrogen may be introduced into the semiconductor material by implantation of hydrogen ions such as protons and dutrons. Oxygen may be included in the production of the semiconductor material or may be intentionally introduced into the semiconductor region during the production of the semiconductor device. The vacancies may be included in the production of the semiconductor material or may be intentionally introduced into the semiconductor region during the production of the semiconductor device. In this specification, unless otherwise specified, a donor including hydrogen (VOH defect) is simply referred to as a hydrogen donor, and hydrogen is used as a dopant (impurity).
  • VOH defect a donor including hydrogen
  • the depletion layer extending from the interface of the anode region 16 can be prevented from reaching the intermediate region 22 or the cathode region 24.
  • the intermediate region 22 is formed on the back side of the FS region 20. Intermediate region 22 has the same conductivity type as anode region 16. In this example, the intermediate region 22 is p-type.
  • the impurity implanted in the intermediate region 22 is referred to as a second impurity.
  • the second impurity is, for example, boron.
  • the cathode region 24 is formed on the back side of the intermediate region 22.
  • the cathode region 24 has the same conductivity type as the FS region 20.
  • the impurity concentration in the cathode region 24 of this example is higher than the impurity concentration in each of the FS region 20 and the intermediate region 22.
  • the cathode region 24 is n + type.
  • the impurity implanted into the cathode region 24 is referred to as a third impurity.
  • the third impurity is, for example, phosphorus.
  • the cathode region 24 is electrically connected to the cathode electrode 14.
  • the first impurity implanted into the FS region 20 diffuses inside the semiconductor substrate 10 by heat treatment or the like. As a result, the first impurity exists also in the intermediate region 22 and the cathode region 24. Similarly, the second impurity implanted into the intermediate region 22 exists also in the cathode region 24.
  • the concentration per unit volume of the first impurity is higher than the concentration per unit volume of the second impurity on the back surface of the semiconductor substrate 10.
  • the back surface region 26 in which the concentration of the first impurity is higher than the concentration of the second impurity is formed in the depth direction from the back surface of the semiconductor substrate 10.
  • the end of the back surface region 26 on the front surface side of the semiconductor substrate 10 is indicated by a dotted line.
  • the depth direction is a direction connecting the front surface and the back surface of the semiconductor substrate 10.
  • the intermediate region 22 appears in the lost region. For this reason, the intermediate region 22 comes into contact with the cathode electrode 14.
  • the semiconductor device 100 even if a part of the cathode region 24 is lost, an n-type back surface region 26 appears in a portion that contacts the cathode electrode 14 in the lost region. For this reason, even if a part of the cathode region 24 is lost, the intermediate region 22 can be prevented from being electrically connected to the cathode electrode 14.
  • FIG. 2 is a diagram showing the semiconductor device 100 in which a part of the cathode region 24 is missing.
  • the impurities are implanted into the region covered with the particles. Not. In this case, the cathode region 24 is not formed in the region and a defect occurs.
  • the intermediate region 22 appears in the region where the cathode region 24 is missing. In this case, the intermediate region 22 comes into contact with the cathode electrode 14. As a result, the intermediate region 22 and the cathode region 24 have the same potential. If the intermediate region 22 and the cathode region 24 are at the same potential, it becomes difficult to inject holes from the intermediate region 22 into the cathode region 24 during forward bias, and the forward voltage increases.
  • the n-type back surface region 26 appears in the region where the cathode region 24 is missing. Therefore, even if a part of the cathode region 24 is lost, the intermediate region 22 and the cathode region 24 can be prevented from having the same potential, and the semiconductor device 100 can be appropriately operated.
  • FIG. 3 is a diagram showing the distribution of impurity concentration in the AA ′ portion of FIG.
  • the vertical axis is a logarithmic axis indicating the impurity concentration.
  • the horizontal axis indicates the depth from the back surface of the semiconductor substrate 10.
  • the range of the back surface region 26, the intermediate region 22, the FS region 20, and the drift region 18 is shown corresponding to the horizontal axis.
  • the cathode region 24 is not shown because the cathode region 24 is missing in the AA ′ portion. In a portion where the cathode region 24 is not lost, a region where the concentration of the third impurity is higher than the concentration of the second impurity becomes the cathode region 24.
  • the solid lines indicate the concentration distributions of the first impurity implanted and diffused into the FS region 20 and the second impurity implanted and diffused into the intermediate region 22.
  • the concentration distribution of the third impurity when the cathode region 24 is not missing is indicated by a dotted line. Note that, even if the first impurity and the third impurity are the same type of impurity, in this specification, the first impurity and the third impurity are defined as separate impurities, and the respective concentrations are defined. .
  • a first impurity such as hydrogen is implanted and diffused. For this reason, a peak of the concentration of the first impurity exists in the FS region 20.
  • a second impurity such as boron is implanted and diffused.
  • the n-type back surface region 26 in which the concentration of the first impurity is higher than the concentration of the second impurity is formed. For this reason, the p-type intermediate region 22 can be prevented from contacting the cathode electrode 14.
  • FIG. 4 is a view showing a cross section of the semiconductor device 200 according to the comparative example.
  • the semiconductor device 200 is different from the semiconductor device 100 in the concentration distribution of the first impurity and the second impurity.
  • the semiconductor device 200 does not have the back surface region 26 in which the concentration of the first impurity is higher than the concentration of the second impurity in the vicinity of the back surface of the semiconductor substrate 10.
  • Other structures of the semiconductor device 200 are the same as those of the semiconductor device 100.
  • FIG. 4 shows the semiconductor device 200 in which a part of the cathode region 24 is missing.
  • FIG. 5 is a diagram showing the impurity concentration distribution in the BB ′ portion of FIG.
  • the BB ′ portion is a portion where the cathode region 24 is missing.
  • the concentration of the first impurity and the concentration of the second impurity are shown, and the concentration of the third impurity is omitted.
  • the concentration distribution of the third impurity is the same as the concentration distribution of the third impurity shown in FIG.
  • the concentration of the second impurity is higher than the concentration of the first impurity even in the vicinity of the back surface of the semiconductor substrate 10. For this reason, the back region 26 is not formed, and the intermediate region 22 comes into contact with the cathode electrode 14.
  • FIG. 6A is a diagram illustrating a relationship between a forward voltage applied to the semiconductor device 100 and a current flowing through the semiconductor device 100.
  • FIG. 6A shows a case where there is no defect in the cathode region 24 and a case where a defect occurs in the cathode region 24.
  • the defect width of the cathode region 24 in the direction parallel to the back surface of the semiconductor substrate 10 is 3.0 ⁇ m.
  • the forward voltage hardly increases even if a defect occurs in the cathode region 24.
  • FIG. 6B is a diagram illustrating the relationship between the forward voltage applied to the semiconductor device 200 and the current flowing through the semiconductor device 100.
  • FIG. 6B shows a case where there is no defect in the cathode region 24 and a case where a defect occurs in the cathode region 24.
  • the defect width of the cathode region 24 is 3.0 ⁇ m. Even when the defect width was changed to 0.1 ⁇ m, 0.3 ⁇ m, and 1.0 ⁇ m, the result was the same as that when the defect width was 3.0 ⁇ m.
  • the forward voltage becomes very large when even a slight defect occurs in the cathode region 24.
  • the intermediate region 22 comes into contact with the cathode electrode 14, the cathode region 24 and the intermediate region 22 are at the same potential, and the injection of electrons from the cathode region 24 to the intermediate region 22 is inhibited during forward bias. it is conceivable that.
  • the forward bias voltage increases, a so-called jump waveform is shown in which a negative resistance is exhibited and the current rapidly increases.
  • FIG. 7 is a diagram showing an example of the impurity concentration distribution in the cathode region 24, the intermediate region 22, and the FS region 20.
  • the impurity concentration distribution in FIG. 7 shows the result of measurement by the SR method (Spreading Resistance).
  • the vertical axis in FIG. 7 is a logarithmic axis (for example, a common logarithm) indicating the relative value of the impurity concentration, and the horizontal axis indicates the distance from the back surface of the semiconductor substrate 10.
  • the impurity concentration shown by the solid line in FIG. 7 shows the result of the net impurity concentration (net doping concentration) that is the sum of the concentrations of the first impurity, the second impurity, and the third impurity.
  • the boundary between regions having different conductivity types is a pn junction, and the charge density of the p-type impurity and the n-type impurity is compensated to decrease the net doping concentration. Therefore, as shown in FIG. 7, a decrease in concentration (minimum value) may be observed at the pn junction.
  • the concentration of the first impurity on the back surface of the semiconductor substrate 10 can be estimated from the impurity concentration distribution in the SR method.
  • the impurity concentration distribution in the FS region 20 generally indicates the concentration distribution of the first impurity.
  • the concentration distribution of the first impurity in the FS region 20 may be extrapolated to the back surface side of the semiconductor substrate 10 to estimate the concentration of the first impurity on the back surface of the semiconductor substrate 10.
  • the boundary (pn junction) between the FS region 20 and the intermediate region 22 is detected from the impurity concentration distribution by the SR method.
  • the boundary is a point where the conductivity type of the impurity concentration distribution detected by the SR method is inverted. Further, the boundary may be a point where the measured impurity concentration distribution shows a minimum value.
  • the range may be from a position 0.5 ⁇ m deep (depth from the back surface of the substrate is 1.0 ⁇ m) to 1.5 ⁇ m deep (depth from the back surface of the substrate is 2.0 ⁇ m) when viewed from the boundary. .
  • the distance from the boundary is preferably larger than the diffusion distance of the second impurity. Then, the impurity concentration distribution in the range is approximated to a straight line by the method of least squares.
  • the vertical axis may be a logarithmic value (for example, a common logarithm)
  • the horizontal axis may be a linear value
  • a least-squares fitting may be performed
  • the vertical axis may be linear and the horizontal axis may be linear.
  • x is a depth from the back surface of the substrate
  • y is a measured value of impurity concentration at x.
  • the concentration of the first impurity on the back surface of the semiconductor substrate 10 is normalized as a reference value 1. Since the concentration of the third impurity is much higher than the concentration of other impurities, the impurity concentration on the back surface of the semiconductor substrate 10 measured by the SR method corresponds to the concentration of the third impurity. On the back surface of the semiconductor substrate 10, the concentration of the first impurity may be 1/1000 or less of the concentration of the third impurity. In addition, fitting may be performed with measurement values that are not normalized.
  • the concentration of the second impurity on the back surface of the semiconductor substrate 10 is N2.
  • the concentration N2 of the second impurity is lower than the concentration of the first impurity.
  • the concentration of the second impurity may be measured by a method other than the SR method.
  • FIG. 8 is a diagram showing an example of the second impurity concentration and the third impurity concentration measured by the SIMS (Secondary Ion Mass Spectrometry) method.
  • the concentration of the second impurity such as boron on the back surface of the semiconductor substrate 10 can be accurately measured by the SIMS method.
  • the concentration of the first impurity may also be measured by the SIMS method.
  • FIG. 7 a part of the concentration distribution of the second impurity measured by the SIMS method is indicated by a dotted line.
  • the concentration distribution of the third impurity shown in FIG. 8 is substantially equal to the impurity concentration distribution in the cathode region 24 shown in FIG.
  • the concentration distribution of the first impurity and the second impurity can be measured by using the SR method and the SIMS method. Further, the concentration of the first impurity measured by the SR method and the concentration of the second impurity measured by the SIMS method may be calibrated according to the difference between the third impurity concentration measured by the SR method and the SIMS method.
  • it can be determined whether or not the back surface region 26 exists in the vicinity of the back surface of the semiconductor substrate 10.
  • the back surface region 26 extends from the intersection of the first impurity concentration distribution N1 estimated by the least square method based on the value measured by the SR method and the second impurity concentration distribution N2 measured by the SIMS method to the substrate back surface. It may be an area. Further, the length of the back surface region 26 in the depth direction can be measured.
  • the concentration of the first impurity may be 5 times or more the concentration of the second impurity.
  • the concentration of the first impurity may be 10 times or more than the concentration of the second impurity, or 20 times or more.
  • the higher the concentration of the first impurity the more reliably the intermediate region 22 can be prevented from contacting the cathode electrode 14.
  • the difference between the concentration of the first impurity and the concentration of the second impurity may increase.
  • the length in the depth direction of the back surface region 26 is a length that does not tunnel holes. Thereby, even if the cathode region 24 is missing, it is possible to prevent holes from tunneling from the intermediate region 22 to the cathode electrode 14.
  • the length of the back surface region 26 in the depth direction is preferably longer than the Debye length corresponding to the concentration of the first impurity on the back surface of the semiconductor substrate.
  • epsilon 0 is the vacuum dielectric constant
  • epsilon r is a semiconductor dielectric constant
  • k Boltzmann's constant
  • T temperature
  • N D is the impurity concentration
  • q represents an elementary charge
  • N D is the concentration of electrons supplied from the n-type dopant. In this specification, it is simply referred to as the impurity concentration (donor concentration).
  • the Debye length at room temperature (300 K) corresponding to the concentration of the first impurity on the back surface of the semiconductor substrate 10 is simply referred to as the Debye length on the back surface of the semiconductor substrate 10.
  • the Debye length is considered to be a value indicating whether or not the inside of the charge plasma can be regarded as charge neutral. That is, if the magnitude (length) of the charge plasma is sufficiently longer than the Debye length, the Coulomb force is shielded at the charge plasma boundary. In the semiconductor device 100, electrons and holes that flow in the on state correspond to charge plasma.
  • the back surface region 26 may be twice or more the Debye length on the back surface of the semiconductor substrate 10 and may be 10 times or more.
  • FIG. 9 is a diagram illustrating the Debye length on the back surface of the semiconductor substrate 10.
  • the vertical axis of FIG. 9 represents the Debye length ( ⁇ m), and the horizontal axis represents the concentration (/ cm 3 ) of the first impurity on the back surface of the semiconductor substrate 10.
  • FIG. 9 shows the Debye length at room temperature.
  • the concentration of the first impurity on the back surface of the semiconductor substrate 10 is about 1.0 ⁇ 10 16 / cm 3 .
  • the Debye length is about 0.03 ⁇ m.
  • the length of the back surface region 26 in the depth direction may be 0.03 ⁇ m or more. Further, the length of the back surface region 26 may be 0.06 ⁇ m or more, and may be 0.3 ⁇ m or more.
  • the concentration of the first impurity on the back surface of the semiconductor substrate 10 is about 1.0 ⁇ 10 15 / cm 3 .
  • the Debye length is about 0.1 ⁇ m.
  • the length of the back surface region 26 in the depth direction may be 0.1 ⁇ m or more. Further, the length of the back surface region 26 may be 0.2 ⁇ m or more, and may be 1 ⁇ m or more.
  • the back surface region 26 may be shorter than the cathode region 24 in the depth direction of the semiconductor substrate 10.
  • the back surface region 26 may be half or shorter than the cathode region 24 in the depth direction of the semiconductor substrate 10 or may be 1/4 or shorter.
  • the first impurity preferably has a larger diffusion coefficient inside the semiconductor substrate 10 than the second impurity.
  • the first impurity is proton (hydrogen), and the second impurity is boron.
  • the distribution of the second impurity having a higher concentration than the first impurity in the intermediate region 22 and the concentration of the first impurity higher in the back region 26 than the second impurity is facilitated by the diffusion of the impurities. Can be formed.
  • FIG. 10A is a diagram illustrating another example of the semiconductor device 100.
  • FIG. 10B is a diagram illustrating the semiconductor device 100 in which a part of the cathode region 24 is missing.
  • FIG. 10C is a diagram illustrating an example of the impurity concentration distribution in the cathode region 24, the intermediate region 22, and the FS region 20.
  • the back surface region 26 may be longer in the depth direction of the semiconductor substrate 10 than the cathode region 24. That is, the boundary between the p-type intermediate region 22 and the FS region 20 may be located deeper in the depth direction of the semiconductor substrate 10 than the cathode region 24. In this case, a part of the back surface side of the p-type intermediate region 22 is an n-type back surface region 26. Thereby, as shown in FIG. 10B, even if the cathode region 24 is lost, the back surface region 26 can be exposed on the back surface of the semiconductor substrate 10.
  • the back surface region 26 is also formed on the back side of the position where the p-type intermediate region 22 is in contact with the cathode region 24. Therefore, the p-type intermediate region 22 forms a pn junction with the extended back surface region 26 instead of the cathode region 24 on the back surface side.
  • Other structures are the same as those of the semiconductor device 100 shown in FIGS.
  • an n-type back surface region 26 having a lower concentration than the cathode region 24 is formed between the p-type intermediate region 22 and the n-type cathode region 24. For this reason, the avalanche breakdown in the pn junction can be generated relatively slowly. Therefore, since the generation of the avalanche current at the time of reverse recovery can be controlled, the soft recovery characteristic can be adjusted. Further, the effect of suppressing a steep change (waveform jump) in the voltage-current characteristic is the same as that of the semiconductor device 100 shown in FIGS.
  • FIG. 11 is a diagram illustrating an example of a manufacturing process of the semiconductor device 100.
  • the front surface structure of the anode region 16 and the anode electrode 12 is formed on the front surface side of the semiconductor substrate 10 (S300).
  • the anode region 16 is formed by injecting a p-type impurity such as boron into a predetermined region on the front surface of the semiconductor substrate 10 and thermally diffusing it.
  • the anode electrode 12 is formed on the front surface of the semiconductor substrate 10.
  • An insulating film may be provided between the front surface of the semiconductor substrate 10 and the anode electrode 12.
  • the insulating film is provided with a contact hole that electrically connects the anode electrode 12 and the anode region 16.
  • the back surface of the semiconductor substrate 10 is ground (S302).
  • the semiconductor substrate 10 is ground to a thickness corresponding to the breakdown voltage that the semiconductor device 100 should have.
  • a second impurity such as boron is implanted into the position corresponding to the intermediate region 22 from the back side of the semiconductor substrate 10 (S304).
  • third impurities such as phosphorus are implanted into the position corresponding to the cathode region 24 from the back side of the semiconductor substrate 10 (S306).
  • the second impurity and the third impurity may be activated by laser annealing or the like.
  • a first impurity such as proton (hydrogen) is implanted from the back side of the semiconductor substrate 10 into a position corresponding to the FS region 20 (S308).
  • Other examples of the first impurity include phosphorus.
  • the first impurity is implanted into the FS region 20. Even if particles adhere to the back surface of the semiconductor substrate 10 in the step of injecting the third impurity into the cathode region 24, the particles are highly likely to be detached in the steps of the third impurity injection and laser annealing. For this reason, by implanting the first impurity after implanting the third impurity, it becomes easy to form the back surface region 26 having no defect even when the cathode region 24 is defective.
  • the semiconductor substrate 10 is carried into an annealing furnace or the like and heat treated (S310).
  • the first impurity is proton (hydrogen)
  • the temperature of the heat treatment is about 350 ° C.
  • the temperature of the heat treatment is about 450 ° C.
  • the FS region 20, the intermediate region 22, and the cathode region 24 can be formed.
  • each impurity is implanted and diffused on the back surface of the semiconductor substrate 10 so that the concentration of the first impurity is higher than the concentration of the second impurity.
  • the magnitude relationship between the first impurity and the second impurity on the back surface of the semiconductor substrate 10 can be adjusted. If the second impurity is deeply implanted, the second impurity diffused to the back surface of the semiconductor substrate 10 is reduced.
  • boron is implanted as the second impurity, it may be implanted at a position deeper than 0.4 ⁇ m from the back surface of the semiconductor substrate 10. That is, the position of the peak concentration of the second impurity may be a position deeper than the back surface of the semiconductor substrate 10 by 0.4 ⁇ m or more.
  • the magnitude relationship between the first impurity and the second impurity on the back surface of the semiconductor substrate 10 can be adjusted by relatively increasing the peak concentration of the first impurity.
  • the peak concentration of the first impurity may be 1/100 or more of the peak concentration of the second impurity.
  • the peak concentration of the first impurity may be 1/30 or more of the peak concentration of the second impurity.
  • the concentration of the first impurity peak closest to the back surface of the semiconductor substrate 10 may be half or more of the peak concentration of the second impurity.
  • the magnitude relationship between the first impurity and the second impurity on the back surface of the semiconductor substrate 10 can be adjusted by reducing the peak position of the first impurity. If the first impurity is implanted shallowly, the first impurity diffused to the back surface of the semiconductor substrate 10 increases.
  • the peak of the concentration distribution of the first impurity may be provided in the range of 2 ⁇ m or more and 10 ⁇ m or less from the back surface of the semiconductor substrate 10. The upper limit of the peak position may be 5 ⁇ m or less.
  • the first impurity peak closest to the back surface of the semiconductor substrate 10 may be provided in the range.
  • the first impurity is implanted deeper than the third impurity and diffuses to the back side of the semiconductor substrate 10. For this reason, the first impurity easily diffuses to the region on the back surface of the semiconductor substrate 10 that has been covered with particles. For this reason, even if the cathode region 24 is missing, it is possible to form the back surface region 26 without any defect.
  • the first impurity preferably has a larger diffusion coefficient than the second impurity.
  • the semiconductor substrate 10 is irradiated with an electron beam or the like (S312). Further, the semiconductor substrate 10 is heat-treated (S314). Thereby, the carrier lifetime in the semiconductor substrate 10 is adjusted.
  • the cathode electrode 14 is formed on the back surface of the semiconductor substrate 10 (S316). Through such a process, the semiconductor device 100 can be manufactured.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

カソード領域が欠損しても、中間領域をカソード電極に接触させない。半導体基板を備える半導体装置であって、半導体基板は、第１伝導型の第１不純物が注入されたフィールドストップ領域と、フィールドストップ領域の裏面側に形成され、第２伝導型の第２不純物が注入された中間領域と、中間領域の裏面側に形成された第１伝導型のカソード領域とを有し、半導体基板の裏面において、第１不純物の濃度が、第２不純物の濃度よりも高い半導体装置を提供する。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関する。
　従来、ＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ）等の半導体装置において、微小電流が流れている場合の電流・電圧発振を抑制する目的で、ｎ型カソード領域に接するようにｐ型中間領域を形成する構造が知られている（例えば、特許文献１参照）。
　特許文献１　米国特許出願公開第２００９／２６７２００号明細書
解決しようとする課題
　しかし、製造プロセス中に生じたパーティクル等の影響で、カソード領域が部分的に欠損すると、ｐ型の中間領域がカソード電極に接触してしまう。
一般的開示
　本発明の第１の態様における半導体装置は、半導体基板を備える。半導体基板は、第１伝導型の第１不純物が注入されたフィールドストップ領域を有してよい。半導体基板は、フィールドストップ領域の裏面側に形成され、第２伝導型の第２不純物が注入された中間領域を有してよい。半導体基板は、中間領域の裏面側に形成された第１伝導型のカソード領域を有してよい。半導体基板の裏面において、第１不純物の濃度が、第２不純物の濃度よりも高くてよい。
　半導体基板の裏面において、第１不純物の濃度が、第２不純物の濃度の５倍以上であってよい。カソード領域は、第３不純物が注入されており、半導体基板の裏面において、第１不純物の濃度は、第３不純物の１／１０００以下であってよい。
　第１不純物の濃度が第２不純物の濃度よりも高い裏面領域が、半導体基板の裏面から深さ方向に形成されており、裏面領域の深さ方向における長さは、正孔がトンネルしない長さであってよい。裏面領域の深さ方向における長さは、半導体基板の裏面におけるデバイ長さよりも長くてよい。裏面領域の深さ方向における長さは、０．０３μｍ以上であってよい。
　裏面領域は、カソード領域よりも、深さ方向において短くてよい。裏面領域は、カソード領域よりも、深さ方向において長くてよい。裏面領域において、半導体基板の裏面に近いほど、第１不純物の濃度と、第２不純物の濃度の差が増大してよい。
　本発明の第２の形態に係る半導体装置の製造方法は、半導体基板に、第１伝導型の第１不純物が注入されたフィールドストップ領域と、フィールドストップ領域の裏面側に形成され、第２伝導型の第２不純物が注入された中間領域と、中間領域の裏面側に形成された第１伝導型のカソード領域とを形成する段階を備える。半導体基板の裏面において、第１不純物の濃度が、第２不純物の濃度よりも高くなるように、第１不純物および第２不純物を注入してよい。
　カソード領域に不純物を注入した後に、フィールドストップ領域に不純物を注入してよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
一つの実施形態に係る半導体装置１００の断面を示す図である。 カソード領域２４の一部が欠損した半導体装置１００を示す図である。 図２のＡ－Ａ'部分における不純物濃度の分布を示す図である。 比較例に係る半導体装置２００の断面を示す図である。 図４のＢ－Ｂ'部分における不純物濃度の分布を示す図である。 半導体装置１００に印加する順方向電圧と、半導体装置１００に流れる電流の関係を示す図である。 半導体装置２００に印加する順方向電圧と、半導体装置１００に流れる電流の関係を示す図である。 カソード領域２４、中間領域２２およびＦＳ領域２０における不純物濃度分布の一例を示す図である。 ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）法で測定した第２不純物の濃度および第３不純物の濃度の一例を示す図である。 半導体基板１０の裏面におけるデバイ長さを示す図である。 半導体装置１００の他の例を示す図である。 カソード領域２４の一部が欠損した半導体装置１００を示す図である。 カソード領域２４、中間領域２２およびＦＳ領域２０における不純物濃度分布の一例を示す図である。 半導体装置１００の製造工程の一例を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、一つの実施形態に係る半導体装置１００の断面を示す図である。半導体装置１００は、半導体基板１０のおもて面および裏面に電極が形成され、半導体基板１０の厚み方向に電流が流れる縦型の半導体装置である。図１では、半導体装置１００の一例としてダイオードを示している。当該ダイオードは、ＩＧＢＴ等のスイッチング素子と並列に設けられるフリーホイールダイオード（ＦＷＤ）として機能してよい。
　半導体装置１００は、半導体基板１０、アノード電極１２およびカソード電極１４を備える。アノード電極１２は、半導体基板１０のおもて面に接して設けられる。カソード電極１４は、半導体基板１０の裏面に接して設けられる。アノード電極１２およびカソード電極１４は、例えばアルミニウムを含む金属材料で形成される。本例のアノード電極１２はプレーナ形状を有するが、他の例におけるアノード電極１２はトレンチ形状を有してもよい。
　半導体基板１０は、シリコンまたは化合物半導体等の半導体材料で形成される。半導体基板１０には所定の濃度の不純物がドープされる。本明細書における不純物とは、特に断りがなければ、半導体材料にドープされてｎ型またはｐ型の伝導型を示すドーパントのことである。本例の半導体基板１０は、ｎ－型の伝導型を有する。ｎ型は、第１伝導型の一例である。また、ｐ型は、第２伝導型の一例である。ただし、第１伝導型および第２伝導型は、それぞれ逆の伝導型であってもよい。
　半導体基板１０は、アノード領域１６、ドリフト領域１８、フィールドストップ領域（ＦＳ領域２０）およびカソード領域２４を有する。また、カソード領域２４の少なくとも一部には、裏面領域２６が設けられる。
　ドリフト領域１８は、半導体基板１０と同一の伝導型を有する。本例では、半導体基板１０のうち、アノード領域１６、ＦＳ領域２０およびカソード領域２４が形成されない領域が、ドリフト領域１８として機能する。
　アノード領域１６は、半導体基板１０のおもて面側に形成され、アノード電極１２と電気的に接続する。アノード領域１６には、ドリフト領域１８とは異なる伝導型の不純物がドープされる。本例においてアノード領域１６はｐ型である。
　ＦＳ領域２０は、ドリフト領域１８の裏面側に形成される。ＦＳ領域２０は、ドリフト領域１８と同一の伝導型を有し、且つ、ドリフト領域１８よりも高濃度に不純物が注入される。本例においてＦＳ領域２０はｎ型である。また、ＦＳ領域２０に注入されている不純物を第１不純物と称する。第１不純物は、例えば水素またはリンである。
　水素は、半導体材料において空孔（Ｖ）および酸素（Ｏ）とクラスター状に結合して複合欠陥（ＶＯＨ欠陥）を構成する。このＶＯＨ欠陥がドナーとなるので、ＶＯＨ欠陥はｎ型のドーパント（不純物）となる。水素は、プロトンやデュトロンといった水素イオンの注入により、半導体材料に導入されてよい。酸素は、半導体材料の製造時に含まれているか、半導体装置を製造する途中で半導体領域中に意図的に導入されてよい。空孔は、半導体材料製造時に含まれているか、半導体装置を製造する途中で半導体領域中に意図的に導入されてよい。本明細書では、特に断りがなければ、水素を含むドナー（ＶＯＨ欠陥）を、単に水素ドナーと呼び、水素をドーパント（不純物）とする。高濃度のＦＳ領域２０を設けることで、アノード領域１６の界面から延びる空乏層が、中間領域２２またはカソード領域２４まで到達することを防ぐことができる。
　中間領域２２は、ＦＳ領域２０の裏面側に形成される。中間領域２２は、アノード領域１６と同一の伝導型を有する。本例において中間領域２２はｐ型である。また、中間領域２２に注入されている不純物を第２不純物と称する。第２不純物は、例えばボロンである。
　カソード領域２４は、中間領域２２の裏面側に形成される。カソード領域２４は、ＦＳ領域２０と同一の伝導型を有する。本例のカソード領域２４における不純物濃度は、ＦＳ領域２０および中間領域２２のそれぞれの不純物濃度よりも高い。本例においてカソード領域２４はｎ＋型である。また、カソード領域２４に注入されている不純物を第３不純物と称する。第３不純物は、例えばリンである。カソード領域２４は、カソード電極１４と電気的に接続される。
　定格電流の１／１０程度の小さい電流でダイオードを逆回復させると、カソード側のキャリアが枯渇し、電流または電圧波形が激しく発振する現象が知られている。本例の半導体装置１００は、逆回復時にアノード側から空乏層が広がり、カソード側のキャリアが枯渇しそうになると、中間領域２２およびカソード領域２４との間のｐｎ接合に高電界が印加され、当該接合がアバランシェ降伏する。これにより、カソード側からドリフト領域１８に正孔が注入され、カソード側のドリフト領域１８のキャリア密度を高くすることができる。その結果、キャリアの枯渇による電圧・電流の振動を抑制することができる。従って、半導体装置１００をソフトリカバリ化することができる。
　ＦＳ領域２０に注入された第１不純物は、熱処理等により半導体基板１０の内部において拡散する。この結果、第１不純物は、中間領域２２およびカソード領域２４の内部にも存在する。同様に、中間領域２２に注入された第２不純物は、カソード領域２４の内部にも存在する。
　本例の半導体装置１００では、半導体基板１０の裏面において、第１不純物の単位体積当たりの濃度が、第２不純物の単位体積当たりの濃度よりも高い。本例の半導体装置１００は、第１不純物の濃度が第２不純物の濃度よりも高い裏面領域２６が、半導体基板１０の裏面から深さ方向に形成されている。図１においては、裏面領域２６の半導体基板１０の表面側の端部を点線で示している。なお深さ方向とは、半導体基板１０のおもて面および裏面を結ぶ方向である。
　仮に、裏面領域２６を設けない装置においてカソード領域２４の一部が欠損した場合、当該欠損領域には中間領域２２があらわれる。このため、中間領域２２がカソード電極１４と接触してしまう。これに対して半導体装置１００においては、仮にカソード領域２４の一部が欠損しても、当該欠損領域においてカソード電極１４と接触する部分には、ｎ型の裏面領域２６があらわれる。このため、カソード領域２４の一部が欠損しても、中間領域２２がカソード電極１４に電気的に接続されることを防ぐことができる。
　図２は、カソード領域２４の一部が欠損した半導体装置１００を示す図である。例えば、半導体基板１０の裏面からカソード領域２４にｎ型の不純物を注入する工程において、半導体基板１０の裏面にゴミ等のパーティクルが付着していると、パーティクルで覆われた領域には不純物が注入されない。この場合、当該領域にはカソード領域２４が形成されずに欠損が生じてしまう。
　上述したように、裏面領域２６が設けられていない場合、カソード領域２４が欠損した領域には中間領域２２があらわれる。この場合、中間領域２２がカソード電極１４に接触してしまう。その結果、中間領域２２およびカソード領域２４が同電位になってしまう。中間領域２２およびカソード領域２４が同電位になると、順バイアス時に、中間領域２２からカソード領域２４に正孔が注入されづらくなり、順方向電圧が増大してしまう。
　これに対し、半導体装置１００に裏面領域２６を設けることで、カソード領域２４が欠損した領域にはｎ型の裏面領域２６があらわれる。このため、カソード領域２４の一部が欠損しても、中間領域２２およびカソード領域２４が同電位になることを防ぎ、半導体装置１００を適切に動作させることができる。
　図３は、図２のＡ－Ａ'部分における不純物濃度の分布を示す図である。図３において縦軸は、不純物濃度を示す対数軸である。図３において横軸は、半導体基板１０の裏面からの深さを示している。また、横軸に対応して、裏面領域２６、中間領域２２、ＦＳ領域２０およびドリフト領域１８の範囲を示している。なおＡ－Ａ'部分ではカソード領域２４が欠損しているので、カソード領域２４は示していない。カソード領域２４が欠損していない部分では、第３不純物の濃度が第２不純物の濃度より高い領域が、カソード領域２４となる。
　なお図３においては、ＦＳ領域２０に注入して拡散された第１不純物、および、中間領域２２に注入して拡散された第２不純物のそれぞれの濃度分布を実線で示す。また、カソード領域２４が欠損していない場合の、第３不純物の濃度分布を点線で示している。なお、第１不純物と第３不純物とが同一種類の不純物の場合であっても、本明細書においては、第１不純物および第３不純物を別箇の不純物として、それぞれの濃度を定義している。
　ＦＳ領域２０には、水素等の第１不純物が注入され拡散される。このため、ＦＳ領域２０内に第１不純物の濃度のピークが存在する。中間領域２２には、ボロン等の第２不純物が注入され拡散される。第２不純物の濃度が第１不純物の濃度より高いｐ型の領域が、中間領域２２となる。
　上述したように、半導体基板１０の裏面近傍においては、第１不純物の濃度が第２不純物の濃度よりも高いｎ型の裏面領域２６が形成される。このため、ｐ型の中間領域２２が、カソード電極１４に接触することを防ぐことができる。
　図４は、比較例に係る半導体装置２００の断面を示す図である。半導体装置２００は、第１不純物および第２不純物の濃度分布が、半導体装置１００と異なる。半導体装置２００は、半導体基板１０の裏面近傍において、第１不純物の濃度が第２不純物の濃度より高くなる裏面領域２６を有さない。半導体装置２００の他の構造は、半導体装置１００と同一である。なお図４においては、カソード領域２４の一部が欠損した半導体装置２００を示している。
　図５は、図４のＢ－Ｂ'部分における不純物濃度の分布を示す図である。Ｂ－Ｂ'部分は、カソード領域２４が欠損した部分である。なお図５においては、第１不純物の濃度および第２不純物の濃度を示しており、第３不純物の濃度は省略している。第３不純物の濃度分布は、図３に示した第３不純物の濃度分布と同一である。
　半導体装置２００においては、半導体基板１０の裏面近傍においても、第２不純物の濃度が、第１不純物の濃度よりも高い。このため、裏面領域２６が形成されずに、中間領域２２がカソード電極１４に接触してしまう。
　図６Ａは、半導体装置１００に印加する順方向電圧と、半導体装置１００に流れる電流の関係を示す図である。また、図６Ａにおいては、カソード領域２４に欠損が無い場合と、カソード領域２４に欠損が生じている場合を示している。本例において、半導体基板１０の裏面と平行な方向における、カソード領域２４の欠損幅は３．０μｍである。図６Ａに示すように、裏面領域２６を有する半導体装置１００においては、カソード領域２４に欠損が生じても、順方向電圧はほとんど増大しない。
　図６Ｂは、半導体装置２００に印加する順方向電圧と、半導体装置１００に流れる電流の関係を示す図である。また、図６Ｂにおいては、カソード領域２４に欠損が無い場合と、カソード領域２４に欠損が生じている場合を示している。本例において、カソード領域２４の欠損幅は３．０μｍである。なお、欠損幅を０．１μｍ、０．３μｍ、１．０μｍと変化させても、欠損幅が３．０μｍの場合と同等の結果となった。
　図６Ｂに示すように、裏面領域２６を有さない半導体装置２００においては、カソード領域２４にわずかでも欠損が生じると、順方向電圧が非常に大きくなってしまう。これは、中間領域２２がカソード電極１４に接触し、カソード領域２４と中間領域２２とが同電位になってしまい、順バイアス時にカソード領域２４から中間領域２２への電子の注入が阻害されるためと考えられる。さらに順バイアス電圧が増加すると、負性抵抗を示し急激に電流が増加する、いわゆる飛び波形を示す。
　図７は、カソード領域２４、中間領域２２およびＦＳ領域２０における不純物濃度分布の一例を示す図である。図７における不純物濃度分布は、ＳＲ法（Ｓｐｒｅａｄｉｎｇ　Ｒｅｓｉｓｔａｎｃｅ）により測定した結果を示す。図７の縦軸は不純物濃度の相対値を示す対数軸（例えば常用対数）であり、横軸は半導体基板１０の裏面からの距離を示す。図７の実線で示す不純物濃度は、第１不純物、第２不純物および第３不純物の濃度を総合した、正味の不純物濃度（ネットドーピング濃度）の結果を示している。つまり、同一伝導型の複数の不純物が含まれている領域では、各不純物の濃度の総和を示しており、異なる伝導型の複数の不純物が含まれている領域では、異なる伝導型の不純物の濃度の差分を示している。また、異なる伝導型を示す領域の境界はｐｎ接合であり、ｐ型不純物とｎ型不純物の電荷密度が補償されてネットドーピング濃度が低下する。そのため、図７のようにｐｎ接合の箇所では濃度の低下（極小値）が見られる場合がある。
　半導体基板１０の裏面における第１不純物の濃度は、ＳＲ法における不純物濃度分布から推測できる。例えばＦＳ領域２０における不純物濃度分布は、概ね第１不純物の濃度分布を示している。一例として、ＦＳ領域２０における第１不純物の濃度分布を、半導体基板１０の裏面側に外挿して、半導体基板１０の裏面における第１不純物の濃度を推定してよい。より具体的な例として、ＳＲ法による不純物濃度分布から、ＦＳ領域２０および中間領域２２の境界（ｐｎ接合）を検出する。当該境界は、ＳＲ法で検出する不純物濃度分布の伝導型が反転する点である。また、当該境界は、測定した不純物濃度分布が極小値を示す点であってもよい。
　次に、当該境界よりも深い領域（ＦＳ領域２０）において、不純物濃度分布が最初に直線状になる範囲を検出する。一例として、当該境界からみて０．５μｍ深い位置（基板裏面からの深さは１．０μｍ）から、１．５μｍ深い位置（基板裏面からの深さは２．０μｍ）までを当該範囲としてもよい。当該境界からの距離は、第２不純物の拡散距離よりも大きいことが好ましい。そして、当該範囲における不純物濃度分布を、最小２乗法で直線に近似する。なお、縦軸は対数値（例えば常用対数）、横軸は線形値として最小２乗法のフィッティングをしてもよいし、縦軸は線形、横軸も線形として同じくフィッティングしてもよい。例えば、縦軸を常用対数として直線近似する場合は、ｌｏｇ　ｙ＝ａｘ＋ｂとしてよく、ｘは基板裏面からの深さ、ｙはｘにおける不純物濃度の測定値である。当該直線を、半導体基板１０の裏面位置まで外挿することで、第１不純物の半導体基板１０の裏面における濃度を推定できる。図７においては、当該直線は濃度Ｎ１の点線として表示している。
　図７においては、半導体基板１０の裏面における第１不純物の濃度を基準値１として規格化している。なお、第３不純物の濃度は、他の不純物の濃度に比べて非常に大きいので、ＳＲ法で測定した半導体基板１０の裏面における不純物濃度は、第３不純物の濃度に対応する。半導体基板１０の裏面において、第１不純物の濃度は、第３不純物の濃度の１／１０００以下であってよい。また、フィッティングについては、規格化しない測定値で行ってよい。
　なお、半導体基板１０の裏面における第２不純物の濃度をＮ２とする。上述したように、半導体基板１０の裏面において、第２不純物の濃度Ｎ２は、第１不純物の濃度よりも小さい。第２不純物の濃度は、ＳＲ法以外の方法で測定してよい。
　図８は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）法で測定した第２不純物の濃度および第３不純物の濃度の一例を示す図である。半導体基板１０の裏面における、ボロン等の第２不純物の濃度は、ＳＩＭＳ法により精度よく測定することができる。また、第１不純物が、リン等のようにＳＩＭＳ法で精度よく測定できる不純物である場合、第１不純物の濃度もＳＩＭＳ法で測定してよい。なお、図７においては、ＳＩＭＳ法で測定した第２不純物の濃度分布の一部を点線で示している。また、図８に示す第３不純物の濃度分布は、図７に示したカソード領域２４における不純物濃度分布とほぼ等しい。
　図７および図８に示したように、ＳＲ法およびＳＩＭＳ法を用いることで、第１不純物および第２不純物の濃度分布を測定することができる。また、ＳＲ法で測定した第１不純物の濃度と、ＳＩＭＳ法で測定した第２不純物の濃度を、ＳＲ法およびＳＩＭＳ法で測定した第３不純物濃度の差異に応じて校正してもよい。このような方法により、半導体基板１０の裏面近傍において裏面領域２６が存在するか否かを判定できる。裏面領域２６は、ＳＲ法で測定した値を基に最小２乗法で推定した第１不純物の濃度分布Ｎ１と、ＳＩＭＳ法で測定した第２不純物の濃度分布Ｎ２との交点から、基板裏面までの領域としてよい。また、裏面領域２６の深さ方向における長さを測定することができる。
　半導体基板１０の裏面において、第１不純物の濃度は、第２不純物の濃度の５倍以上であってよい。第１不純物の濃度は、第２不純物の濃度の１０倍以上であってよく、２０倍以上であってもよい。第１不純物の濃度が大きいほど、中間領域２２がカソード電極１４に接触することを確実に防ぐことができる。なお、裏面領域２６において、半導体基板１０の裏面に近いほど、第１不純物の濃度と、第２不純物の濃度の差が増大してよい。
　なお、裏面領域２６の深さ方向における長さは、正孔がトンネルしない長さであることが好ましい。これにより、カソード領域２４が欠損した場合であっても、中間領域２２からカソード電極１４に正孔がトンネルしてしまうことを防ぐことができる。
　また、裏面領域２６の深さ方向における長さは、半導体基板の裏面における第１不純物の濃度に対応するデバイ長さよりも長いことが好ましい。デバイ長さλDは、例えば下式で与えられる。
　λＤ＝（ε０εｒｋＴ／ＮＤｑ２）１／２
　ここで、ε０は真空の誘電率、εｒは半導体の比誘電率、ｋはボルツマン定数、Ｔは温度、ＮＤは不純物濃度、ｑは電気素量を示す。ＮＤはｎ型ドーパントから供給された電子の濃度であるが、本明細書では、簡単に不純物濃度（ドナー濃度）とする。半導体基板１０の裏面における第１不純物の濃度に対応する、室温（３００Ｋ）でのデバイ長さを、単に半導体基板１０の裏面におけるデバイ長さと称する。
　デバイ長さは、電荷プラズマの内部を電荷中性とみなせるか否かを示す値と考えられる。つまり、電荷プラズマの大きさ（長さ）が、デバイ長よりも十分長ければ、電荷プラズマの境界でクーロン力が遮蔽される。半導体装置１００においては、オン状態で流れる電子および正孔が電荷プラズマに対応する。
　このため、裏面領域２６が半導体基板１０の裏面におけるデバイ長さよりも長ければ、カソード領域２４が欠損した場合であっても、順バイアスでアノード電極１２からカソード電極１４に向かって流れる正孔を遮蔽できる。裏面領域２６は、半導体基板１０の裏面におけるデバイ長さの２倍以上であってよく、１０倍以上であってもよい。
　図９は、半導体基板１０の裏面におけるデバイ長さを示す図である。図９の縦軸はデバイ長さ（μｍ）を示し、横軸は半導体基板１０の裏面における第１不純物の濃度（／ｃｍ３）を示す。図９は、室温におけるデバイ長さを示している。
　一つの実施例として、半導体基板１０の裏面における第１不純物の濃度は、１．０×１０１６／ｃｍ３程度である。この場合、デバイ長さは０．０３μｍ程度となる。裏面領域２６の深さ方向における長さは、０．０３μｍ以上であってよい。また、裏面領域２６の長さは、０．０６μｍ以上であってよく、０．３μｍ以上であってもよい。
　他の実施例として、半導体基板１０の裏面における第１不純物の濃度は、１．０×１０１５／ｃｍ３程度である。この場合、デバイ長さは０．１μｍ程度となる。裏面領域２６の深さ方向における長さは、０．１μｍ以上であってよい。また、裏面領域２６の長さは、０．２μｍ以上であってよく、１μｍ以上であってもよい。
　裏面領域２６は、カソード領域２４よりも、半導体基板１０の深さ方向において短くてよい。裏面領域２６は、半導体基板１０の深さ方向において、カソード領域２４の半分以下の長さであってよく、１／４以下の長さであってもよい。
　なお、第１不純物は、第２不純物よりも半導体基板１０の内部における拡散係数が大きいことが好ましい。一例として第１不純物はプロトン（水素）であり、第２不純物はボロンである。これにより、中間領域２２では第２不純物のほうが第１不純物よりも高濃度であり、且つ、裏面領域２６では第１不純物のほうが第２不純物よりも高濃度である分布を、不純物の拡散により容易に形成できる。
　図１０Ａは、半導体装置１００の他の例を示す図である。図１０Ｂは、カソード領域２４の一部が欠損した半導体装置１００を示す図である。図１０Ｃは、カソード領域２４、中間領域２２およびＦＳ領域２０における不純物濃度分布の一例を示す図である。
　本例の半導体装置１００は、裏面領域２６が、カソード領域２４よりも、半導体基板１０の深さ方向において長くてもよい。すなわち、ｐ型の中間領域２２とＦＳ領域２０の境界が、カソード領域２４よりも半導体基板１０の深さ方向において深く位置してもよい。この場合、ｐ型の中間領域２２の裏面側の一部が、ｎ型の裏面領域２６になっている。これにより、図１０Ｂのように、カソード領域２４の欠損が生じても、裏面領域２６が半導体基板１０の裏面に露出することができる。
　また、図１０Ｃに示すように、ｐ型の中間領域２２がカソード領域２４と接する位置よりも奥側にも、裏面領域２６が形成される。そのため、ｐ型の中間領域２２は、裏面側において、カソード領域２４ではなく延長された裏面領域２６とｐｎ接合を形成する。他の構造は、図１から図９に示した半導体装置１００と同一である。
　本例の半導体装置１００は、ｐ型の中間領域２２と、ｎ型のカソード領域２４との間に、カソード領域２４よりも低濃度のｎ型の裏面領域２６が形成される。このため、ｐｎ接合におけるアバランシェ降伏を比較的に緩やかに発生させることができる。従って、逆回復時のアバランシェ電流の発生を制御できるので、ソフトリカバリ特性を調整することができる。また、電圧－電流特性における急峻な変化（波形の飛び）を抑制する効果は、図１から図９に示した半導体装置１００と同様である。
　図１１は、半導体装置１００の製造工程の一例を示す図である。まず、半導体基板１０のおもて面側に、アノード領域１６およびアノード電極１２等のおもて面構造を形成する（Ｓ３００）。一例として、半導体基板１０のおもて面の所定の領域に、ボロン等のｐ型の不純物を注入して熱拡散することで、アノード領域１６を形成する。次に、半導体基板１０のおもて面にアノード電極１２を形成する。半導体基板１０のおもて面とアノード電極１２との間には絶縁膜が設けられていてもよい。当該絶縁膜には、アノード電極１２とアノード領域１６とを電気的に接続するコンタクトホールが設けられる。
　次に、半導体基板１０の裏面を研削する（Ｓ３０２）。Ｓ３０２においては、半導体装置１００が有するべき耐圧に応じた厚さに、半導体基板１０を研削する。
　次に、半導体基板１０の裏面側から、中間領域２２に対応する位置にボロン等の第２不純物を注入する（Ｓ３０４）。また、半導体基板１０の裏面側から、カソード領域２４に対応する位置にリン等の第３不純物を注入する（Ｓ３０６）。第２不純物および第３不純物を注入した後、レーザーアニール等により、第２不純物および第３不純物を活性化させてよい。また、半導体基板１０の裏面側から、ＦＳ領域２０に対応する位置にプロトン（水素）等の第１不純物を注入する（Ｓ３０８）。第１不純物としては、他にリン等があげられる。
　本例においては、カソード領域２４に第３不純物を注入した後に、ＦＳ領域２０に第１不純物を注入する。カソード領域２４に第３不純物を注入する段階において、半導体基板１０の裏面にパーティクルが付着していても、第３不純物注入およびレーザーアニール等の段階において当該パーティクルが脱離する可能性が高い。このため、第３不純物を注入した後に第１不純物を注入することで、カソード領域２４に欠損が生じた場合であっても、欠損の無い裏面領域２６を形成しやすくなる。
　次に、アニール炉等に半導体基板１０を搬入して熱処理する（Ｓ３１０）。第１不純物がプロトン（水素）の場合、熱処理の温度は３５０℃程度である。また、第１不純物がリンイオンの場合、熱処理の温度は４５０℃程度である。
　これにより、プロトン（水素）等の第１不純物が活性化するとともに、若干拡散する。Ｓ３０４からＳ３１０の工程において、ＦＳ領域２０、中間領域２２およびカソード領域２４が形成できる。これらの工程では、半導体基板１０の裏面において、第１不純物の濃度が、第２不純物の濃度よりも高くなるように、それぞれの不純物を注入し、拡散させる。
　例えば、ボロン等の第２不純物を注入する深さを調整することで、半導体基板１０の裏面における第１不純物および第２不純物の大小関係を調整できる。第２不純物を深く注入すれば、半導体基板１０の裏面まで拡散する第２不純物は減少する。第２不純物としてボロンを注入する場合、半導体基板１０の裏面から０．４μｍ以上深い位置に注入してよい。つまり、第２不純物のピーク濃度の位置が、半導体基板１０の裏面から０．４μｍ以上深い位置であってよい。
　また、第１不純物のピーク濃度を比較的に高くすることでも、半導体基板１０の裏面における第１不純物および第２不純物の大小関係を調整できる。第１不純物のピーク濃度は、第２不純物のピーク濃度の１／１００以上であってよい。第１不純物のピーク濃度は、第２不純物のピーク濃度の１／３０以上であってもよい。なお、第１不純物のピークが複数ある場合、半導体基板１０の裏面に最も近い第１不純物のピークの濃度が、第２不純物のピーク濃度の半分以上であってよい。
　また、第１不純物のピーク位置を浅くすることでも、半導体基板１０の裏面における第１不純物および第２不純物の大小関係を調整できる。第１不純物を浅く注入すれば、半導体基板１０の裏面まで拡散する第１不純物は増大する。第１不純物としてプロトンを用いる場合、第１不純物の濃度分布のピークは、半導体基板１０の裏面から２μｍ以上、１０μｍ以下の範囲に設けられてよい。ピーク位置の上限は、５μｍ以下であってもよい。第１不純物のピークが複数ある場合、半導体基板１０の裏面に最も近い第１不純物のピークが当該範囲に設けられてよい。
　なお、第１不純物は、第３不純物よりも深い位置に注入されて、半導体基板１０の裏面側に拡散する。このため、第１不純物は、パーティクルで覆われていた半導体基板１０の裏面の領域まで拡散しやすい。このため、カソード領域２４が欠損していても、欠損の無い裏面領域２６を形成することができる。
　なお、第１不純物は、第２不純物よりも拡散係数が大きいことが好ましい。これにより、第１不純物の注入時に半導体基板１０の裏面にパーティクルが付着していた場合であっても、パーティクルで覆われていた領域まで第１不純物が拡散して、欠損の無い裏面領域２６が形成しやすくなる。
　次に、電子線等を半導体基板１０に照射する（Ｓ３１２）。また、半導体基板１０を熱処理する（Ｓ３１４）。これにより、半導体基板１０の内部におけるキャリアライフタイムを調整する。
　そして、半導体基板１０の裏面にカソード電極１４を形成する（Ｓ３１６）。このような工程により、半導体装置１００を製造できる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
１０・・・半導体基板、１２・・・アノード電極、１４・・・カソード電極、１６・・・アノード領域、１８・・・ドリフト領域、２０・・・ＦＳ領域、２２・・・中間領域、２４・・・カソード領域、２６・・・裏面領域、１００・・・半導体装置、２００・・・半導体装置

Claims (11)

  1. 　半導体基板を備える半導体装置であって、
    　前記半導体基板は、
    　第１伝導型の第１不純物が注入されたフィールドストップ領域と、
    　前記フィールドストップ領域の裏面側に形成され、第２伝導型の第２不純物が注入された中間領域と、
    　前記中間領域の裏面側に形成された第１伝導型のカソード領域と
    　を有し、
    　前記半導体基板の裏面において、前記第１不純物の濃度が、前記第２不純物の濃度よりも高い半導体装置。
  2. 　前記半導体基板の裏面において、前記第１不純物の濃度が、前記第２不純物の濃度の５倍以上である
    　請求項１に記載の半導体装置。
  3. 　前記カソード領域は、第３不純物が注入されており、
    　前記半導体基板の裏面において、前記第１不純物の濃度は、前記第３不純物の１／１０００以下である
    　請求項１に記載の半導体装置。
  4. 　前記第１不純物の濃度が前記第２不純物の濃度よりも高い裏面領域が、前記半導体基板の裏面から深さ方向に形成されており、
    　前記裏面領域の前記深さ方向における長さは、正孔がトンネルしない長さである
    　請求項１に記載の半導体装置。
  5. 　前記裏面領域の前記深さ方向における長さは、前記半導体基板の裏面におけるデバイ長さよりも長い
    　請求項４に記載の半導体装置。
  6. 　前記裏面領域の前記深さ方向における長さは、０．０３μｍ以上である
    　請求項５に記載の半導体装置。
  7. 　前記裏面領域は、前記カソード領域よりも、前記深さ方向において短い
    　請求項４に記載の半導体装置。
  8. 　前記裏面領域は、前記カソード領域よりも、前記深さ方向において長い
    　請求項４に記載の半導体装置。
  9. 　前記裏面領域において、前記半導体基板の裏面に近いほど、前記第１不純物の濃度と、前記第２不純物の濃度の差が増大する
    　請求項４から８のいずれか一項に記載の半導体装置。
  10. 　半導体装置の製造方法であって、
    　半導体基板に、第１伝導型の第１不純物が注入されたフィールドストップ領域と、前記フィールドストップ領域の裏面側に形成され、第２伝導型の第２不純物が注入された中間領域と、前記中間領域の裏面側に形成された第１伝導型のカソード領域とを形成する段階を備え、
    　前記半導体基板の裏面において、前記第１不純物の濃度が、前記第２不純物の濃度よりも高くなるように、前記第１不純物および前記第２不純物を注入する製造方法。
  11. 　前記カソード領域に不純物を注入した後に、前記フィールドストップ領域に不純物を注入する
    　請求項１０に記載の製造方法。
PCT/JP2016/077759 2015-11-16 2016-09-20 半導体装置および半導体装置の製造方法 WO2017086018A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201680025325.2A CN107534059B (zh) 2015-11-16 2016-09-20 半导体装置和半导体装置的制造方法
JP2017551752A JP6365790B2 (ja) 2015-11-16 2016-09-20 半導体装置および半導体装置の製造方法
DE112016001599.2T DE112016001599B4 (de) 2015-11-16 2016-09-20 Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
US15/791,440 US10388723B2 (en) 2015-11-16 2017-10-24 Semiconductor device and semiconductor device manufacturing method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-224269 2015-11-16
JP2015224269 2015-11-16

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US15/791,440 Continuation US10388723B2 (en) 2015-11-16 2017-10-24 Semiconductor device and semiconductor device manufacturing method

Publications (1)

Publication Number Publication Date
WO2017086018A1 true WO2017086018A1 (ja) 2017-05-26

Family

ID=58718661

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/077759 WO2017086018A1 (ja) 2015-11-16 2016-09-20 半導体装置および半導体装置の製造方法

Country Status (5)

Country Link
US (1) US10388723B2 (ja)
JP (1) JP6365790B2 (ja)
CN (1) CN107534059B (ja)
DE (1) DE112016001599B4 (ja)
WO (1) WO2017086018A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020149354A1 (ja) * 2019-01-18 2021-09-09 富士電機株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015000206T5 (de) 2014-10-03 2016-08-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050161746A1 (en) * 2003-12-23 2005-07-28 Infineon Technologies Ag Semiconductor diode and IGBT
WO2014156849A1 (ja) * 2013-03-25 2014-10-02 富士電機株式会社 半導体装置
US20150214347A1 (en) * 2014-01-28 2015-07-30 Infineon Technologies Ag Semiconductor Device Including Undulated Profile of Net Doping in a Drift Zone

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7687891B2 (en) * 2007-05-14 2010-03-30 Infineon Technologies Ag Diode having one or more zones of a first conductivity type and one or more zones of a second conductivity type each located within a layer of the second conductivity type
US7842590B2 (en) 2008-04-28 2010-11-30 Infineon Technologies Austria Ag Method for manufacturing a semiconductor substrate including laser annealing
DE102011087487A1 (de) 2011-11-30 2013-06-06 Infineon Technologies Bipolar Gmbh & Co. Kg Halbleiterbauelement mit optimiertem Randabschluss
US9466689B2 (en) 2012-03-30 2016-10-11 Fuji Electric Co., Ltd. Method for manufacturing a semiconductor device and semiconductor device manufactured thereby
US9018674B2 (en) * 2012-04-06 2015-04-28 Infineon Technologies Ag Reverse conducting insulated gate bipolar transistor
JP2016058654A (ja) * 2014-09-11 2016-04-21 株式会社東芝 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050161746A1 (en) * 2003-12-23 2005-07-28 Infineon Technologies Ag Semiconductor diode and IGBT
WO2014156849A1 (ja) * 2013-03-25 2014-10-02 富士電機株式会社 半導体装置
US20150214347A1 (en) * 2014-01-28 2015-07-30 Infineon Technologies Ag Semiconductor Device Including Undulated Profile of Net Doping in a Drift Zone

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020149354A1 (ja) * 2019-01-18 2021-09-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7243744B2 (ja) 2019-01-18 2023-03-22 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
DE112016001599T5 (de) 2018-03-15
US10388723B2 (en) 2019-08-20
DE112016001599B4 (de) 2024-02-29
CN107534059A (zh) 2018-01-02
CN107534059B (zh) 2020-07-14
JPWO2017086018A1 (ja) 2018-02-22
US20180061935A1 (en) 2018-03-01
JP6365790B2 (ja) 2018-08-01

Similar Documents

Publication Publication Date Title
US11239324B2 (en) Semiconductor device and semiconductor device manufacturing method
US11569092B2 (en) Semiconductor device
JP6642609B2 (ja) 半導体装置および半導体装置の製造方法
JP6428945B2 (ja) 半導体装置および半導体装置の製造方法
US10204979B2 (en) Semiconductor device and method of manufacturing the same
US9887190B2 (en) Semiconductor device and method for manufacturing the same
JP5261324B2 (ja) 半導体装置とその製造方法
JP6365790B2 (ja) 半導体装置および半導体装置の製造方法
JP5022642B2 (ja) フィールドストップを有する半導体部品
JP4858527B2 (ja) 半導体装置の製造方法
JP2017092283A (ja) 半導体装置およびその製造方法
WO2022265061A1 (ja) 半導体装置および半導体装置の製造方法
CN114695513A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16866021

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 112016001599

Country of ref document: DE

ENP Entry into the national phase

Ref document number: 2017551752

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 16866021

Country of ref document: EP

Kind code of ref document: A1