JP2016111110A - 半導体装置 - Google Patents

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Abstract

【課題】裏面正孔注入型ダイオードにおいて、半導体基板の裏面からの正孔注入効果をより効果的に得ることで、半導体装置の性能を向上させる。【解決手段】半導体基板SBの主面に形成されたアノードP型層APと、半導体基板SBの裏面に形成された裏面N+型層LNとを含むPN接合からなるダイオードDIOにおいて、当該裏面に裏面P+型層LPを形成し、裏面P+型層LPの直上の当該主面に表面P+型層UPを形成することにより、当該裏面からの正孔注入効果を促進させる。【選択図】図3

Description

本発明は、半導体装置に関し、例えば、ダイオードを有する半導体装置の製造に利用できるものである。
高耐圧デバイスとして、半導体基板の主面にP型のアノード層を有し、半導体基板の裏面にN型のカソード層を有するダイオードが知られている。
特許文献1(特開2012−119716号公報)には、半導体基板の主面にP型のアノード層を有し、裏面にN型のカソード層を有するダイオードにおいて、リカバリー動作時に裏面のカソード層に正孔を注入するためのP型層を裏面に設けることが記載されている。
特開2012−119716号公報
特許文献1に記載されているような裏面正孔注入型ダイオードでは、半導体基板の裏面にP型層を設けることで、当該P型層の直上の領域がダイオードとして機能しづらく、順方向電圧降下が増大する問題がある。また、裏面正孔注入型ダイオードでは、リカバリー動作時の損失が大きい問題、および、リンギングによるノイズが発生する問題なども生じる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態である半導体装置は、半導体基板の主面に形成されたP型のアノード層と、半導体基板の裏面に形成されたN型のカソード層と、当該カソード層と並んで半導体基板の裏面に形成された第1P型層と、第1P型層の直上において半導体基板の主面に形成された第2P型層とを有するダイオードである。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態1である半導体装置の平面図である。 実施の形態1である半導体装置の平面図である。 図2のA−A線における断面図である。 実施の形態1である半導体装置の動作を説明する断面図である。 実施の形態1である半導体装置の動作を説明する断面図である。 実施の形態1である半導体装置の動作を説明する断面図である。 比較例である半導体装置の効果を説明するグラフである。 比較例および実施の形態1である半導体装置の効果を説明するグラフである。 実施の形態1である半導体装置の効果を説明するグラフである。 実施の形態1である半導体装置の製造工程中の断面図である。 図10に続く半導体装置の製造工程中の断面図である。 図11に続く半導体装置の製造工程中の断面図である。 図12に続く半導体装置の製造工程中の断面図である。 図13に続く半導体装置の製造工程中の断面図である。 図14に続く半導体装置の製造工程中の断面図である。 図15に続く半導体装置の製造工程中の断面図である。 図16に続く半導体装置の製造工程中の断面図である。 実施の形態1である半導体装置の変形例を示す平面図である。 実施の形態1である半導体装置の変形例を示す平面図である。 実施の形態2である半導体装置を示す断面図である。 実施の形態3である半導体装置を示す断面図である。 実施の形態4である半導体装置を示す平面図および断面図である。 実施の形態5である半導体装置を利用したインバータを示す回路図である。 実施の形態5である半導体装置を示す平面図である。 実施の形態5である半導体装置を示す断面図である。 比較例である半導体装置の断面図である。 比較例である半導体装置の動作を説明する断面図である。 比較例である半導体装置の動作を説明する断面図である。 比較例である半導体装置の動作を説明する断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、符号「」および「」は、導電型がN型またはP型の不純物の相対的な濃度を表しており、例えばN型不純物の場合は、「N」、「N」、「N」の順に不純物濃度が高くなる。ただし、不純物濃度に関係なく、各半導体層の導電型をN型またはP型と呼ぶ場合もある。つまり、「N」、「N」、「N」などの各種の濃度を有する半導体層をN型層と総称し、また、「P」、「P」、「P」などの各種の濃度を有する半導体層をP型層と総称する場合がある。すなわち、例えばP型層のことをP型層と呼ぶ場合がある。
(実施の形態1)
本実施の形態の半導体装置であるダイオードは、半導体基板の主面に形成されたP型のアノード層と、半導体基板の裏面に形成されたN型のカソード層と、当該カソード層と並んで半導体基板の裏面に形成された裏面P型層と、裏面P型層の直上において半導体基板の主面に形成された表面P型層とを有するものである。以下では、当該ダイオードにおいて、本実施の形態の主な特徴である表面P型層を設けることにより、リカバリー動作時におけるダイオードへの正孔注入効果を高め、これによりダイオードの性能を高めることについて説明する。
<半導体装置の構造について>
本実施の形態の半導体装置を、図1〜図3を参照して説明する。図1および図2は、本実施の形態の半導体装置を示す平面図である。図3は、図2のA−A線における断面図である。図1には半導体チップを示しているが、ここでは半導体基板の主面側を覆うパッド(アノード電極)を図示していない。また、図2では、上記半導体チップを構成する半導体基板の上面の一部を拡大して示している。図2および図3は、図1に示す素子領域1Aに形成されたダイオードを含むものである。
図1に、本実施の形態のダイオードが形成された半導体チップCPを示す。図1に示すように、半導体チップCPは、平面視において矩形の形状を有している。半導体チップCPの平面視における中央部には、半導体素子が形成された素子領域1Aが存在し、素子領域1Aを囲むように、ターミネーション領域1Bが存在している。ターミネーション領域1Bは半導体チップCPの周辺部であり、平面視において矩形の環状構造を有している。
ターミネーション領域1Bには、半導体チップCPの周辺部における電界を緩和するための構造(例えばガードリング)が形成されている。素子領域1Aにはダイオードが形成されている。素子領域1Aにおいて、半導体チップCPの主面側にはアノードパッドであるアノード電極AEDが形成されている。
図1では、半導体チップCPの上面の一部を覆うパッシベーション膜(図示しない)の開口部を破線で示している。すなわち、破線で囲まれた領域内には、パッシベーション膜が形成されておらず、パッシベーション膜の下のアノード電極AEDが露出している。
また、図2に、上記素子領域1Aの一部の平面図を拡大して示す。図2では、半導体基板上のアノード電極の図示を省略し、半導体基板SBの主面と、当該主面に形成された複数の半導体層のそれぞれの上面とを示している。
図2に示すように、半導体基板SBの上面には、広い範囲においてP型半導体層であるアノードP型層APが形成されている。また、半導体基板SBの主面には、複数のP型半導体層である表面P型層UPが並んで配置されている。ここでは、表面P型層UPは、半導体基板SBの主面に沿う方向である第1方向に複数並んで配置されており、さらに、半導体基板SBの主面に沿う方向であって、第1方向に対して直交する第2方向にも複数並んで配置されている。つまり、表面P型層UPは、行列状(マトリクス状)に複数並んで配置されている。複数形成された表面P型層UPのそれぞれは、平面視において円形の形状を有する。
また、図2では、半導体基板SBの裏面に形成された複数のP型半導体層である裏面P型層LPを、半導体基板SBを透過して示している。ただし、ここでは平面視において互いに同一の形状を有する表面P型層UPと裏面P型層LPとが重なっているため、これらの半導体層の輪郭を区別して図示していない。つまり、裏面P型層LPは、半導体基板SBの裏面において行列状(マトリクス状)に複数並んで配置されており、それぞれの裏面P型層LPは、平面視において円形の形状を有している。本実施の形態では、裏面P型層LPと表面P型層UPとのそれぞれの輪郭は平面視において重なっている。
なお、ここでは表面P型層UPと裏面P型層LPとが行列状に配置される例について説明したが、これらのP型層は、隣り合う列同士が半周期ずれて配置されていてもよい。例えば、第1方向に並ぶ複数の表面P型層UPからなる第1列に対し、第2方向において隣り合う第2列を構成する複数の表面P型層UPは、第1方向において互いに隣り合う第1列の表面P型層UP同士の中間領域に対して、第2方向において隣り合うように配置されていてもよい。また、半導体基板SBの主面に配置された複数の表面P型層UPは、等間隔に並んでいなくてもよい。また、半導体基板SBの裏面に配置された複数の裏面P型層LPは、等間隔に並んでいなくてもよい。
また、表面P型層UPおよび裏面P型層LPの平面視における形状は、円形に限らず、楕円、長方形、正方形などでもよい。ただし、後述する正孔注入効果を促進する観点から、平面視において互いに重なる表面P型層UPと裏面P型層LPとのそれぞれの平面視における形状は合わせることが好ましい。図2および図3に示す裏面P型層LPの幅L1および表面P型層UPの幅L2は、200〜400μmである。つまり、裏面P型層LPおよび表面P型層UPの幅L2が200〜400μmであれば、十分な正孔注入効果が得られる。言い換えれば、半導体基板SBの裏面における裏面P型層LPの面積占有率は30%未満であっても、十分な正孔注入効果を得ることができる。
例えば、ここでは裏面P型層LPの幅L1および表面P型層UPの幅L2はいずれも300μmである。幅L1、L2は、それぞれ、半導体基板SBの主面に沿う方向(以下、単に横方向という場合がある)における表面P型層UPおよび裏面P型層LPの長さである。
また、図3に、図2のA−A線における断面図を示す。図3に示すように、本実施の形態のダイオードDIOは、半導体基板SBの主面(表面)と、当該主面に対して反対側の裏面との間に電流を流す整流素子である。ダイオードDIOは、半導体基板SBの主面側にアノード層を有し、半導体基板SBの裏面側にカソード層を有し、さらに裏面P型層LPおよび表面P型層UPを有している。
アノード層は、半導体基板SBの主面に形成されたアノードP型層APを含み、カソード層は、半導体基板SBの裏面に形成された裏面N型層LNと、裏面N型層LN上に形成され、N型層LNおよび裏面P型層LPのそれぞれの上面に接するN型層CNとを含んでいる。アノードP型層APとN型層CNとの間には、アノードP型層APとN型層CNとに接するN型層MNが形成されている。表面P型層UPの形成深さは、アノードP型層APの形成深さよりも浅い。つまり、アノードP型層APの一部は、表面P型層UPの下面に接している。
裏面P型層LPと裏面N型層LNとは隣り合って配置され、半導体基板SBの主面に沿う方向において、互いに接している。裏面P型層LPにおける半導体基板SBの裏面からの形成深さは、裏面N型層LNにおける半導体基板SBの裏面からの形成深さと同等である。
ここで、半導体基板SBは横方向に並んで互いに隣接する第1領域および第2領域を有しており、第1領域には表面P型層UPおよび裏面P型層LPは形成されておらず、第2領域には、表面P型層UPおよび裏面P型層LPが形成されている。つまり、第1領域の半導体基板SB内には、その主面から裏面に向かって順に、アノードP型層AP、N型層MN、N型層CNおよび裏面N型層LNが形成されている。また、第1領域と接して隣り合う第2領域における半導体基板SB内には、その主面から裏面に向かって順に、表面P型層UP、アノードP型層AP、N型層MN、N型層CNおよび裏面P型層LPが形成されている。つまり、第2領域において、表面P型層UPは裏面P型層LPの直上に形成されている。すなわち、表面P型層UPは、裏面P型層LPの終端部の直上で終端している。
また、半導体基板SBの主面上には、表面P型層UPおよびアノードP型層APのそれぞれの上面に接するアノード電極AEDが形成されている。また、半導体基板SBの裏面側には、裏面P型層LPおよび裏面N型層LNのそれぞれの下面に接するカソード電極CEDが形成されている。アノード電極AEDは、表面P型層UPおよびアノードP型層APのそれぞれに物理的・電気的に接続されており、カソード電極CEDは、裏面P型層LPおよび裏面N型層LNのそれぞれに物理的・電気的に接続されている。
ダイオードDIOは、アノードP型層APを含むP型層と、N型層MN、N型層CNおよび裏面N型層LNを含むN型層とのPN接合により構成されるPN接合ダイオードである。なお、N型層MNをI層(Intrinsic Layer、真性半導体層)とみなせば、本実施の形態のダイオードDIOは、裏面P型層LPおよび表面P型層UPを含む点を除き、PINダイオードを構成しているといえる。
半導体基板SBは、例えば単結晶シリコン(Si)からなる。半導体基板SBには、CZ(Czochralski)法、MCZ(Magnetic field applied Czochralski)法、FZ(Floating Zone)法またはエピタキシャル成長法などにより形成された単結晶シリコンを用いることができる。半導体基板SBを構成する結晶のN型の不純物濃度は、3.29×1013〜4.66×1014/cm程度であり、半導体基板SBの抵抗値は、例えば10〜140Ωcmである。当該不純物濃度および当該抵抗値は、半導体装置の用途に応じて適宜選択することができる。本実施の形態において、半導体基板SBの不純物濃度は、N型層MNの不純物濃度を意味する。
半導体基板SBは研削により薄膜化されており、その膜厚は例えば40〜200μmである。ダイオードDIOの耐圧は半導体基板SBの結晶濃度(不純物濃度)に依存する。つまり、ダイオードDIOの耐圧は結晶抵抗率に依存するため、当該耐圧を600〜2000Vとすることを想定すると、半導体基板SBの膜厚は40〜200μmであることが望ましい。ダイオードDIOの耐圧はN型層MNの膜厚により調整することができる。半導体装置の耐圧を高めるため、N型層MNの厚さは、表面P型層UP、アノードP型層AP、裏面P型層LP、N型層CNおよび裏面N型層LNのそれぞれの厚さに比べて大きい。
アノードP型層AP、表面P型層UPおよび裏面P型層LPは、P型の不純物(例えばB(ホウ素))が導入された半導体層である。アノードP型層APのP型不純物の濃度は、例えば1.0×1016〜1.0×1018/cmである。表面P型層UPおよび裏面P型層LPのそれぞれのP型不純物の濃度は、例えば1.0×1019〜1.0×1021/cmである。
型層MN、N型層CNおよび裏面N型層LNは、N型の不純物(例えばP(リン)またはAs(ヒ素))が導入された半導体層である。N型層MNのN型不純物の濃度は、例えば3.29×1013〜4.66×1014/cmである。N型層CNのN型不純物の濃度は、例えば1.0×1016〜1.0×1018/cmである。裏面N型層LNのN型不純物の濃度は、例えば1.0×1018〜1.0×1021/cmである。
したがって、ダイオードDIOにおいて、表面P型層UPおよび裏面P型層LPはアノードP型層APよりも不純物濃度が高い。ダイオードDIOにおいて、裏面N型層LNはN型層MNおよびN型層CNよりも不純物濃度が高く、N型層CNはN型層MNよりも不純物濃度が高い。表面P型層UPおよび裏面P型層LPは、互いに同等の不純物濃度を有するが、ここでは、表面P型層UPの方が、裏面P型層LPよりも高い不純物濃度を有する。
アノード電極AEDに用いる材料としては、例えばAl、AlSi(Si含有率は0.5%〜1.5%)、AlCuまたはAlSiCuが挙げられる。特に、アルミニウムが半導体基板SBに拡散する現象(Alスパイク)を防止する観点から、AlSiを用いることが望ましい。カソード電極CEDは、例えば複数の金属膜を積層した積層構造を有し、例えば、半導体基板SBの裏面側から順にNi/Ti/Ni/Auを積層した積層膜、または、半導体基板SBの裏面側から順にAlSi/Ti/Ni/Auを積層した積層膜からなる。
<半導体装置の動作および効果について>
以下に、図26〜図29、図7、図8を用いて、比較例の半導体装置であるダイオードの構造およびその動作、並びに、比較例の半導体装置の問題点を説明する。図26は、比較例の半導体装置であるダイオードの断面図である。図27〜図29は、比較例の半導体装置であるダイオードの動作を説明する断面図である。図7は、比較例の半導体装置の効果を説明するグラフである。図8は、本実施の形態および比較例の半導体装置の効果を説明するグラフである。
図26に示すように、比較例のダイオードDIOaは、表面P型層UP(図3参照)が形成されていない点と、裏面P型層LPの幅L3が、図3に示す本実施の形態のダイオードDIOの裏面P型層LPの幅L1に比べて大きい点とを除いて、本実施の形態のダイオードDIO(図3参照)と同様の構造を有するPN接合ダイオードである。すなわち、図26に示すように、半導体基板SBの主面の全面にはアノードP型層APが形成されており、アノードP型層APに接する半導体層であって、アノードP型層APよりもP型不純物濃度が高いP型層は形成されていない。
比較例のダイオードDIOaは、順方向電圧を印加した際には、図27に示すように動作する。つまり、順方向バイアスを印加した場合には、ダイオードDIOaがオン状態となり、N型層MN内において、電子は裏面N型層LN側からアノードP型層AP側に移動し、正孔はアノードP型層AP側から裏面N型層LN側に移動する。これにより、アノード電極AED側からカソード電極CED側に電流が流れる。
図7では、比較例のダイオードDIOaに流れる電流のグラフが実線で示されている。上記のように順方向電圧が印加され、順方向電流が流れているときの電流のグラフは、図7の一部に示されている。つまり、図4に示すようなオン動作時には、図7の実線のグラフにおいて、1.4×10−6〜1.5×10−6秒の範囲に示すように、例えば200Aで一定の順方向電流が流れる。なお、図7において一点鎖線で示すグラフは、裏面P型層LPを有しないダイオードの電流特性を示すものである。
ここで、図27で破線により示すように、裏面P型層LPの直上の半導体基板SBにおいて、ダイオードDIOaの動作中に他の領域に比べてキャリア密度が低い領域(以下、オフ領域OFと呼ぶ)がある。オフ領域OFは、直下にダイオードDIOaを構成する裏面N型層LNが形成されておらず、裏面P型層LPが形成されているため、ダイオードとして機能せず、オフ状態となっている領域である。オフ領域OFが存在すると、ダイオードの内部抵抗が増大するため、ダイオードDIOaの動作時に導通損失が増大する。したがって、ダイオードDIOaにおいて順方向電圧降下が大きくなる。
図に示す破線は伝導度変調が起こっている領域であり、オフ領域OFの横の半導体基板SB内ではダイオードDIOaがオン動作している。なお、オフ領域OFはキャリア密度が0になっている訳ではなく、キャリア密度がオン動作部に比べて非常に低い状態にある。
破線で示す伝導変調領域、つまりオン動作領域とオフ領域OFとの境界は、半導体基板SBの裏面および主面のそれぞれの近傍において、横方向に広がっている。これに対し、N型層MNの厚さ方向における中央部において、オフ領域OFは横方向に狭くなっている。これは、オン動作領域が、横方向に150μm程度拡がるためである。
図28には、比較例のダイオードDIOaにおいて、逆方向バイアスを印加した直後における電子および正孔の動きを示している。比較例のダイオードDIOaに対し逆方向電圧を印加した場合には、N型層MN内の電子はカソード電極CED側へ排出される方向に向かって移動し、N型層MN内の正孔はアノード電極AED側へ排出される方向に向かって移動する。つまり、逆方向バイアスに切り替えた時には、図7の実線のグラフのうち、1.5×10−6秒の直後のグラフに示すように、電流値が低下して一時的に逆方向に電流が流れる。
図29には、図28に示す状態の後であって、ダイオードDIOaに流れる電流が約0Aで一定になるまでの間、つまりリカバリー動作時の電子および正孔の動きを示している。すなわち、リカバリー動作時には、図7の実線のグラフのうち、1.6×10−6秒の後、電流値が0Aで一定になるまでの間のグラフに示すように電流が流れる。逆バイアス印加時には、電源からアノード電極AEDに電子が注入され、電源からカソード電極CEDに正孔が注入される。
このように、半導体基板SB内のキャリアは、半導体基板SB内でのキャリア再結合と、アノード電極AEDまたはカソード電極CEDへの排出とにより、半導体基板SB内のキャリアが減少していく。これにより、図28に示す切り替え時の後、逆方向に流れていた電流の絶対値は徐々に小さくなり、その後電流は0Aになる。リカバリー動作とは、順バイアスから逆バイアスに切り替えることで一時的に逆方向電流が流れた後、電流値が0Aで一定になるまでの過程におけるダイオードDIOaの動作を意味する。
図28を用いて説明したように、ダイオードDIOaに印加される電圧が逆バイアスに切り替わり、電子および正孔が移動し始めた後、図29に示すように、電子はN型層CNおよび裏面N型層LNを順に通り、カソード電極CEDに達する。ここでは、リカバリー動作時において、電子は裏面P型層LPを通過するのではなく、電子にとってポテンシャル障壁が小さい裏面N型層LNへと流れる。
ここで、裏面P型層LPの直上に存在していた電子は、裏面P型層LPの直上のN型層CN内を、横方向に移動する。これにより、電子電流とN型層CNとの抵抗成分により電圧降下(以下では、IR−DROPと呼ぶ)が生じる。図29では、N型層MN内の電子の一部であって、N型層CNとの間でIR−DROPを生じる電子の移動経路を破線で示している。また、N型層MNとN型層CNとの境界において、当該電子の一部が移動することにより生じるIR−DROPを太い実線の矢印で示している。
裏面N型層LNと裏面P型層LPとはカソード電極CEDを介して電気的にショートしているため、IR−DROPが0.7V(ビルトイン電圧)を超えると、裏面N型層LNと裏面P型層LPとの間、またはN型層CNと裏面P型層LPとの間におけるPN接合が過渡的にオンする。その結果として、カソード電極CEDから裏面P型層LPに正孔が注入され、プラズマ領域がカソード近傍に形成される。つまり、IR−DROPが生じることで、裏面P型層LPから正孔が強制的に注入され、正孔密度が高くなる。
比較例のダイオードDIOaでは、裏面P型層LPを設けていることで、リカバリー動作時において、カソード電極CEDから裏面P型層LPに正孔が注入されてプラズマ領域がカソード近傍に形成される。これにより、プラズマ領域で空乏層が止まるため、裏面電界を緩和することができる。また、裏面P型層LPから正孔が注入されて電流が流れることで、電流の発振(リンギング)を抑制することができる。つまり、リカバリー動作時においてソフトリカバリー化を実現することができる。また、半導体基板SBの裏面全面積に対する裏面P型層LPの面積占有率とリカバリー動作時のテイル電流成分とには相関があり、裏面P型層LPの面積占有率を減少することで電子排出抵抗低減による過剰なテイル電流成分を低減する効果を得ることができる。
ここでは、これらの電界緩和効果、電流発振抑制効果、ソフトリカバリー化の効果、およびテイル電流成分の低減効果などの効果をまとめて、正孔注入効果と呼ぶ。つまり、比較例のダイオードDIOaは、裏面正孔注入型ダイオードであり、裏面P型層LPを形成することにより、リカバリー動作時に正孔注入効果を得るものである。
ここでいうテイル電流とは、図7の実線のグラフに示すように、時間の経過に従って電流が正から負に変化し、その後0Aに戻る直前に、絶対値の低い負の電流が長時間流れることをいう。
ダイオードをオン状態からオフ状態に切り替えた際には、電流が瞬時に0Aとなり、その後も電流が0Aで安定していることが理想とされる。しかし実際には半導体基板内のキャリアを排出する際に逆方向に電流が流れるため、損失(スイッチング損失)が発生する。当該損失は、当該負の電流の絶対値が大きい程増大し、また、当該負の電流が流れている時間が長い程増大する。したがって、テイル電流が流れる時間が長くなると、損失も増大する。
ここでいう上記の損失とは、図7の実線のグラフに示すように、ダイオードをオフ状態に切り替えた際、電流が一旦逆方向に流れることによる電気的損失または熱的損失などをいう。
リンギングとは、図7の一点鎖線のグラフに示すように、ダイオードに逆方向電圧を印加して負の電流が流れた後、電流が0Aになる際に、電流が0A付近で発振する現象をいう。裏面P型層を設けておらず、半導体基板の裏面全体にN型層を形成したダイオードでは、正孔注入効果を得ることができないため、当該一点鎖線のグラフに示すように、逆バイアスへの切り替え後に流れる逆方向電流が大きくなり、さらに、当該逆方向電流が減少して電流が0Aになる際にリンギングが生じる。つまり、リンギングは、リカバリー動作時にキャリアが急激にアノード側またはカソード側に抜けることにより生じる。
リンギングが生じた場合、半導体装置においてノイズおよび電磁波が発生する問題、並びに、半導体装置の経年劣化が早まる問題が生じる。一点鎖線で示すグラフの特性を有する、裏面P型層LPを有しないダイオードでは、リンギングを防ぐために半導体基板の膜厚を大きくすることが考えられる。しかし半導体基板の膜厚を大きくするとダイオードの内部抵抗が増大するため、ダイオードの動作時における順方向降下電圧が増加し、導通損失の増大が生じる。
これに対し、比較例のダイオードDIOaでは裏面P型層LPを設けているため、ソフトリカバリー化およびリンギングの発生防止が可能である。つまり、上記正孔注入効果が得られる。しかし、比較例のダイオードDIOaでは以下のような問題点がある。すなわち、裏面正孔注入型ダイオードでは、半導体基板SBの裏面側のカソード層内に裏面P型層LPを有するため、オン動作時(図27参照)に裏面N型層から注入される電子の横方向拡散距離の関係から、裏面P型層LPの直上の領域がダイオードとして有効に機能し難く、無効領域化する。
すなわち、図27に示す裏面P型層LPを有するダイオードDIOaでは、裏面P型層LPの直上においてダイオードDIOaが動作しないオフ領域OFが生じるため、ダイオードDIOaの順方向降下電圧VFが増大する問題がある。また、裏面P型層LPは、半導体基板SB内の正孔にとってポテンシャル障壁が小さく、カソード電極CEDへの抜け道となるため、これによりダイオードDIOaの順方向降下電圧VFが増大する。
また、裏面P型層LPは、半導体基板SB内の電子にとってキャリアバリア層となるため、電子がカソード電極CED側に抜けるのが遅くなり、リカバリー動作時の電流のテイル成分(テイル電流成分)が増大する。したがって、ダイオードDIOaをオフ状態にした際、電流値が0Aになるまでの損失が大きい問題がある。
このような比較例のダイオードDIOaを用いた半導体装置では、必要な耐圧を保つのに十分な膜厚まで半導体ウエハを薄化し、半導体基板SBの裏面の全面積に対する裏面P型層LPの面積占有率を一定以上(例えば20%以上)確保することで、正孔注入効果を得つつ、順方向電圧降下を低減することが考えられる。裏面P型層LPの面積占有率は、複数の裏面P型層LPの面積の合計の面積を、ダイオードDIOaが形成された半導体チップの裏面の全面積で割って算出される割合である。
ここで、裏面正孔注入型ダイオードの順方向電圧降下を低減し、当該ダイオードの微細化・高性能化を実現するためには、裏面P型層の面積占有率を縮小させることが一つの課題となる。裏面P型層の面積占有率は、十分な正孔注入効果を得ることができる範囲において、必要最低限であることが望ましいが、上記比較例のダイオードでは、裏面P型層の面積占有率を低減することは困難である。以下では、裏面P型層の面積占有率を低減することは困難である理由を、オン動作時の正孔分布をシミュレーションした結果のグラフである図8を用いて以下に説明する。
図8では、比較例のダイオードのシミュレーション結果のグラフを破線で示し、本実施の形態のダイオードのシミュレーション結果のグラフを実線で示している。図8の縦軸は、半導体基板内の正孔の分布密度を示しており、横軸は、1つの裏面P型層を含む1つのダイオードセルを半分に分割した場合の、半導体基板の主面に沿う方向における一方の端部から当該ダイオードセルの中心までの距離Xを示している。つまり、図8は、同方向において、図3または図26に示すダイオードの一方の端部から裏面P型層の中心部までの位置に対応する。図8では、横軸の距離Xが0〜100μmの領域が、裏面N型層に対応し、100μm〜250μmの領域が、裏面P型層に対応する。
図8の破線のグラフに示すように、比較例のダイオードDIOa(図27参照)では、カソード電極と接する裏面N型層と裏面P型層の境界(横軸の100μmの位置)を基準として、裏面P型層の内側方向に150μm程度の位置でキャリア濃度は1桁程度低下している。つまり、比較例のダイオードDIOaの構造は、裏面正孔注入のトリガーとなるキャリア濃度(電子・正孔濃度)が低く、十分な正孔注入効果が得られない構造であることが分かる。
すなわち、十分な正孔注入効果を得つつ、裏面P型層の面積占有率を低減するためには、半導体基板内に供給するキャリアの量を増やし、キャリア濃度を高める必要がある。比較例のダイオードDIOaでは、裏面P型層の端部近傍において大きい正孔注入量を得られるが、図8に示すように、横方向における裏面P型層の中央部近傍では、殆ど正孔を注入することができない。
したがって、比較例のように、裏面のみに高濃度のP型層(裏面P型層)を形成する場合には、十分な正孔注入効果を得るために、半導体基板の裏面における裏面P型層の面積占有率が一定以上必要である。裏面P型層の面積占有率が大きくなると、オフ領域OF(図27参照)が増大してダイオードの内部抵抗が大きくなる。よって、比較例のダイオードでは、十分な正孔注入効果を得ることを重視すると、ダイオードの順方向電圧降下を防ぐために裏面P型層の面積占有率を低減することは困難である。
このように、ダイオードの裏面P型層の面積占有率を低減することで順方向電圧降下を低減することと、リカバリー動作時の電子排出抵抗低減による過剰なテイル電流成分を低減するなどの正孔注入効果を得ることとは、トレードオフの関係にある。例えば、裏面P型層の面積占有率を低減すると十分な正孔注入効果を得ることができないため、半導体基板の膜厚を大きくしてソフトリカバリー化する必要がある。
また、実際には図8に示すようなキャリア分布をもつため、最も大きい正孔注入量が得られるのは、裏面P型層の端部近傍である。つまり、裏面P型層の幅の中心部において最も高い正孔注入効果が得られる訳ではなく、裏面P型層の幅が長い方が高い正孔注入効果が得られる訳ではない。よって、裏面P型層の幅を必要最低限だけ確保した構造に最適化することで、ダイオードの順方向電圧降下を低減および当該ダイオードの微細化などを実現することができる。
次に、図4〜図6を用いて、本実施の形態の半導体装置であるダイオードの動作について説明し、さらに、図8および図9に示すグラフを用いて、本実施の形態の半導体装置の動作および効果について説明する。図4には、順方向電圧を印加した場合のダイオードDIOの断面を示す。図5および図6には、逆方向電圧を印加した場合のダイオードDIOの断面を示す。図4〜図6では、半導体基板SB内での正孔および電子の動きを示している。図8、図9は、本実施の形態の半導体装置の効果を説明するグラフである。
本実施の形態の半導体装置では、上記比較例と異なり、図3に示すように、裏面P型層LPの直上の半導体基板SBの主面において、アノードP型層APよりも不純物濃度が高い表面P型層UPを形成している。図4〜図6では、半導体基板内のオフ領域を示していないが、本実施の形態においては、上記比較例(図27〜図29参照)よりも狭い範囲にオフ領域が形成されると考えられる。
まず、図4を用いて、順方向バイアス時のダイオードDIOの動作について説明する。図4には、ダイオードDIOのアノード電極AEDに正の電圧を印加し、カソード電極CEDに負の電圧を印加した場合、つまりダイオードDIOに順方向電圧を印加した場合における、半導体基板SB内での電子および正孔の動きを示している。このとき、アノード電極AED側から半導体基板SB内に正孔が注入され、カソード電極CED側から半導体基板SB内に電子が注入される。このように順方向バイアスを印加した場合には、ダイオードDIOがオン状態となり、N型層MN内において、電子は裏面N型層LN側からアノードP型層AP側に移動し、正孔はアノードP型層AP側から裏面N型層LN側に移動する。これにより、アノード電極AED側からカソード電極CED側に電流が流れる。
このとき、正孔はアノードP型層APから順にN型層MNおよびN型層CNを通り、その後裏面N型層LNに達する。また、電子は、裏面N型層LNから順にN型層CNおよびN型層MNを通り、その後アノードP型層APに達する。図4に示すようなオン動作時には、例えば200Aで一定の順方向電流が流れる。
次に、図5および図6を用いて、逆方向バイアス時のダイオードDIOの動作について説明する。図5および図6には、ダイオードDIOのアノード電極AEDに負の電圧を印加し、カソード電極CEDに正の電圧を印加した場合、つまり逆方向電圧を印加した場合における、半導体基板SB内での電子および正孔の動きを示している。
図5には、逆方向バイアスを印加した直後における電子および正孔の動きを示している。図5に示すように、逆バイアス印加時には、N型層MN内の電子はカソード電極CED側へ排出される方向に向かって移動し、N型層MN内の正孔はアノード電極AED側へ排出される方向に向かって移動する。このことは、逆バイアスに切り替えた直後において、一時的にダイオードDIOにおいてカソード電極CED側からアノード電極AED側に電流が流れることを意味する。つまり、逆方向バイアスに切り替えた時には、電流値が低下して一時的に逆方向に電流が流れる。その後、図6に示すリカバリー動作を経た後は、N型層MN内にはN型層MNの不純物濃度によって決まる幅まで空乏層が拡がり、ダイオードDIOに流れる電流はほぼ0Aとなる。
図6には、図5に示す状態の後であって、ダイオードDIOに流れる電流が約0Aで一定になるまでの間、つまりリカバリー動作時の電子および正孔の動きを示している。逆バイアス印加時には、電源からアノード電極AEDに電子が注入され、電源からカソード電極CEDに正孔が注入される。その後、半導体基板SB内のキャリアがアノード電極AEDまたはカソード電極CEDに排出され、半導体基板SB内のキャリアが減少していくことで、図5に示す切り替え時の後、逆方向に流れていた電流の絶対値は徐々に小さくなり、その後電流は0Aになる。
図5を用いて説明したように、ダイオードDIOに印加される電圧が逆バイアスに切り替わり、電子および正孔が移動し始めた後、図6に示すように、電子はN型層CNおよび裏面N型層LNを順に通り、カソード電極CEDに達する。ここでは、リカバリー動作時において、電子は裏面P型層LPを通過するのではなく、電子にとって流れやすい裏面N型層LNへと流れる。
このとき、電子電流とN型層CNとの抵抗成分によりIR−DROPが発生する。図6では、N型層MN内の電子の一部であって、N型層CNとの間でIR−DROPを生じる電子の移動経路を破線で示している。また、N型層MNとN型層CNとの境界において、当該電子の一部が移動することにより生じるIR−DROPを太い実線の矢印で示している。
裏面N型層LNと裏面P型層LPとはカソード電極CEDを介して電気的にショートしているため、IR−DROPが0.7V(ビルトイン電圧)を超えると、裏面N型層LNと裏面P型層LPとの間、またはN型層CNと裏面P型層LPとの間におけるPN接合が過渡的にオンする。その結果として、カソード電極CEDから裏面P型層LPに正孔が注入され、プラズマ領域がカソード近傍に形成される。
これにより、プラズマ領域で空乏層が止まるため、裏面電界を緩和し、また、電流の発振(リンギング)を抑制することができる。つまり、リカバリー動作時においてソフトリカバリー化を実現することができる。また、裏面からの正孔注入効果を高めることで、裏面P型層LPの面積占有率を減少することができるため、リカバリー動作時の電子排出抵抗低減による過剰なテイル電流成分を低減する効果を得ることができる。上記比較例の半導体装置では、十分な正孔注入効果を得て、かつ裏面P型層LPの面積占有率を30%未満に設定することは困難であるが、本実施の形態の半導体装置では裏面からの正孔注入効果を高めることができるため、十分な正孔注入効果を得て、かつ裏面P型層LPの面積占有率を30%未満に設定することができる。
このように、本実施の形態のダイオードDIOは、裏面正孔注入型ダイオードであり、裏面P型層LPを形成し、かつ表面P型層UPを形成することにより、正孔注入効果をより効果的に得るものである。
裏面からの正孔注入効果を高める観点から、図3に示すように、裏面P型層LPと表面P型層UPとは、平面視において重なることが好ましい。具体的には、横方向における裏面P型層LPの端部の直上に表面P型層UPが存在していることで、正孔注入効果を高めることができる。
ここで、本実施の形態の半導体装置の効果を、図8および図9を用いて説明する。
図9に示すグラフの縦軸はダイオードに流れる電流を示し、横軸はアノードに印加する順方向電圧を表わしている。図9では、本実施の形態のダイオードDIO(図4参照)の電流特性を実線で示し、上記比較例のダイオードDIOa(図27参照)の電流特性を破線で示している。図9に示すグラフは、本実施の形態および比較例のダイオードの、順方向バイアス時の電流特性である。ただし、図9における本実施の形態のダイオードと比較例のダイオードとは、半導体基板の裏面の全面積における裏面P型層の占有率がいずれも同じ状態で電流特性を計測している。
図9に示すように、本実施の形態のダイオードと比較例のダイオードとでは、順方向バイアス印加時において、電流特性に殆ど差がない。すなわち、図3に示す本実施の形態のダイオードDIOのように表面P型層UPを形成しても、順バイアス時の特性が悪化することはない。
図9より、本実施の形態のダイオードにおいて、半導体基板の裏面の全面積における裏面P型層の占有率を低減すれば、裏面P型層を設けたことにより生じるオフ領域を縮小することができるため、比較例のダイオードに比べて順方向電圧降下を低減することができることが分かる。
図8では、本実施の形態のダイオードDIO(図3参照)のオン動作時の正孔分布をシミュレーションした結果を、実線のグラフで示している。図8に示すように、カソード側内の裏面P型層LP(図3参照)に対応するように、アノード側に表面P型層UP(図3参照)を配置することで、オン動作時における順方向電圧降下を防ぎつつ、表面P型層UPからの正孔注入により、裏面P型層LPの直上のキャリア濃度(=電子・正孔濃度)を高めることができる。特に、横方向において裏面P型層LPの端部よりも裏面P型層LPの中心部に近い領域で、キャリア濃度を高めることができる。
図8において破線で示される比較例では、裏面P型層の端部でのキャリア濃度に比べて、当該端部から裏面P型層の内側方向に150μm程度離れた位置では、キャリア濃度が1桁程度低下していた。これに対し、実線で示される本実施の形態のダイオードDIOでは、裏面P型層の端部から裏面P型層の内側方向に150μm程度離れた位置において、比較例よりもキャリア濃度を高めることができる。
これは、表面P型層UPを形成し、裏面P型層LPの直上のキャリア濃度を高めたことで、半導体基板SB(図3参照)の裏面からの正孔注入効果が促進されるためである。半導体基板SB内のキャリア濃度が高まることで、比較例のダイオード(図27参照)に比べ、順方向電圧印加時において、所定の幅の裏面P型層LPに対して形成されるオフ領域の幅が小さくなる。つまり、半導体基板SB内においてダイオードとして有効に動作する部分が大きくなるため、裏面P型層LPを形成したことに起因する順方向電圧降下を防ぐことができる。
なお、図3に示す半導体基板SBの主面に沿う方向における裏面P型層LPの幅L1は、ダイオードDIOの動作時の半導体基板SB内における電子の横方向拡散を考慮した場合、200〜400μmの範囲であることが好ましく、具体的には、300μm程度であることが最適であると考えられる。
また、リカバリー動作時には、裏面からの正孔注入効果が促進されることで、プラズマ領域がカソード近傍に形成されやすくなる。これにより、裏面電界をより緩和することが可能となり、また、電流の発振(リンギング)をさらに抑制することができる。つまり、リカバリー動作時においてさらなるソフトリカバリー化を実現することができる。また、リカバリー動作時の電子排出抵抗低減によるテイル電流成分をより低減することができる。よって、ソフトリカバリー化およびテイル電流成分の低減により、リカバリー動作時の損失を低減することができる。
したがって、十分な正孔注入効果を得つつ、比較例に比べて裏面P型層LPの占有率を低く設定することが可能となる。よって、裏面P型層LPの幅を狭め、裏面P型層LPの占有率を低減することで、図27に示すオフ領域の幅をより狭めることができる。このため、裏面P型層LPの裏面占有率を低くしても、ダイオードDIOの順方向電圧降下を低減することができ、かつ、十分な正孔注入効果を得ることができる。
例えば、半導体チップCP(図1参照)の裏面の全面積に対する裏面P型層LPの面積占有率は、5〜90%であり、かつ、半導体チップCPの主面の全面積に対する表面P型層UPの面積占有率は、裏面P型層LPの面積占有率以下である。具体的には、本実施の形態では、裏面P型層LPの裏面面積占有率を10%とすることができる。この場合、表面P型層UPの主面面積占有率は10%以下である。このように、裏面P型層LPの裏面面積占有率を例えば10%にまで低減することができるため、オン状態のダイオードDIOにおいて、オフ領域を小さくすることができる。したがって、ダイオードDIO内の導通損失を低減し、順方向電圧降下を低減することができる。
ここでいう裏面P型層LPの面積占有率は、複数の裏面P型層LPの平面視における面積の合計の面積を、ダイオードDIOが形成された半導体チップCPの裏面の全面積で割って算出される割合である。また、表面P型層UPの面積占有率は、複数の表面P型層UPの平面視における面積の合計の面積を、ダイオードDIOが形成された半導体チップCPの主面の全面積で割って算出される割合である。
上記のように、比較例のダイオードでは、順方向電圧降下を低減すること、および十分な正孔注入効果を得ることは、トレードオフの関係にあるが、本実施の形態ではこれらの両方を実現することができるため、ダイオードDIOの性能を向上させつつ、ダイオードDIOを含む半導体チップCP(図1参照)を微細化することができる。よって、半導体装置の性能を向上させることができる。
このように、本実施の形態は、表面P型層UPをオンさせて、リカバリー動作時における半導体基板内への正孔注入量を増大させるために、表面P型層UPを設けるものである。つまり、本実施の形態の表面P型層UPは、半導体基板の主面のP型層の一部をオンさせないことで、アノード側からの正孔注入量を低減するために設けるものではない。アノード電極における電流密度が所定の値よりも高い場合には、表面P型層UPがオンする。
ここで、図3に示す各層の不純物濃度(ピーク濃度)の関係について説明する。アノードP型層APの不純物濃度をP1、表面P型層UPの不純物濃度をP2とした場合、十分な正孔注入効果を得るためには、P1/P2は、0.0001〜0.01の範囲であることが好ましい。したがって、例えば、アノードP型層APの不純物濃度は1.0×1016〜1.0×1018/cmとし、表面P型層UPおよび裏面P型層LPのそれぞれのP型不純物の濃度は、例えば1.0×1019〜1.0×1021/cmとする。
型層MNはドリフト層であるため、各耐圧で最適化された不純物濃度となり、N型層CNは各耐圧の逆方向電圧でパンチスルーしない程度の不純物濃度であることが求められる。したがって、N型層CNのN型不純物の濃度は、例えば1.0×1016〜1.0×1018/cmとする。また、後述する半導体装置の製造工程に起因して、裏面P型層LPの不純物濃度は、裏面N型層LNの不純物濃度よりも大きくなる。
<半導体装置の製造方法について>
以下に、図10〜図17を用いて、本実施の形態の半導体装置の製造方法を説明する。図10〜図17は、本実施の形態の半導体装置であるダイオードの製造工程を示す断面図である。
まず、図10に示すように、半導体基板SBを準備する。半導体基板SBは、例えば単結晶シリコン(Si)からなる。半導体基板SBには、CZ法、MCZ法、FZ法またはエピタキシャル成長法などにより形成された単結晶シリコンを用いることができる。半導体基板SBを構成する結晶のN型の不純物濃度は、3.29×1013〜4.66×1014/cm程度であり、半導体基板SBの抵抗値は、例えば10〜140Ωcmである。当該不純物濃度および当該抵抗値は、半導体装置の用途に応じて適宜選択することができる。半導体基板SB内の全体に、N型層MNが形成されている。
次に、図11に示すように、半導体基板SBの主面を酸化することで、半導体基板SB上に、絶縁膜TFを形成する。絶縁膜TFは酸化シリコン膜からなり、後のイオン注入用では、スルー酸化膜として用いられる。つまり、絶縁膜TFを形成することで、後のイオン注入工程により半導体基板SBの主面がダメージを受けることを防ぐことができる。
続いて、半導体基板SBの主面に対し、P型の不純物(例えばB(ホウ素))をイオン注入することで、半導体基板SBの主面にアノードP型層APを形成する。つまり、アノードP型層APはP型の半導体層であり、半導体基板SB内においてN型層MN上に形成されている。アノードP型層APは、後に半導体基板SBの主面に接するように形成する金属膜からなるアノード電極に対し、オーミックに接続することが可能な範囲の不純物濃度で形成する。したがって、アノードP型層APの不純物濃度は、1.0×1016〜1.0×1018/cmであることが望ましい。
次に、図12に示すように、絶縁膜TF上にフォトレジストパターン(図示しない)を形成した後、当該パターンをマスクとして、半導体基板SBの主面の一部にP型の不純物(例えばB(ホウ素))を比較的高い濃度でイオン注入する。その後、当該パターンを除去する。続いて、活性化アニールを行う。これにより、半導体基板SBの主面の一部に、表面P型層UPを形成する。
表面P型層UPは、アノードP型層APよりも形成深さが浅い半導体層である。つまり、表面P型層UPとN型層MNとの間にはアノードP型層APが介在しており、表面P型層UPとN型層MNとは、互いに接していない。ここでは図示を省略するが、半導体基板SBの主面には複数の表面P型層UPを形成する。表面P型層UPのP型不純物の濃度は、例えば1.0×1019〜1.0×1021/cmである。表面P型層UPは、後に形成する裏面P型層LPと平面視において重なる位置に形成する。
次に、図13に示すように、絶縁膜TFを除去した後、スパッタリング法などを用いて、半導体基板SBの主面上にアノード電極AEDを形成する。アノード電極AEDに用いる材料としては、例えばAl、AlSi(Si含有率は0.5%〜1.5%)、AlCuまたはAlSiCuが挙げられる。半導体基板SB内のシリコンとアノード電極AEDのアルミニウム間での相互拡散現象(Alスパイク)を防止する観点から、AlSiを用いることが望ましい。アノード電極AEDは、半導体基板SBの主面に形成されたアノードP型層APおよび表面P型層UPのそれぞれの上面に接している。その後、水素(H)雰囲気においてアニールを行う。当該アニールは、例えば400℃以上の温度で、30分以上行うことが好ましい。
次に、図14に示すように、半導体基板SBの裏面を研削することで、半導体基板を薄膜化する。ここでは、耐圧で律速するまで薄ウエハ化することが好ましい。つまり、後に形成するダイオードDIOを含む半導体素子において必要な耐圧を保つことができる範囲で、半導体基板SBを薄膜化する。これにより当該ダイオードDIOの内部抵抗を低減し、順方向電圧の増加を防ぐことができる。
つまり、ここでは、耐圧で律速するまで半導体ウエハを薄膜化する。後述する裏面P型層LP(図16参照)を設けないPiN型のダイオードでは、ソフトリカバリー化するために、キャリア蓄積層として用いられる半導体ウエハがある程度の厚さを有している必要がある。このようなPiN型ダイオードの半導体基板は、例えば、耐圧600Vのダイオードでは90μm、耐圧1200Vのダイオードでは130μm、耐圧1800Vのダイオードでは180μm程度の膜厚を有している必要がある。
これに対し本実施の形態では、後述する裏面P型層LP(図16参照)を設けることで、ソフトリカバリー化を実現することができるため、半導体基板SBを厚くする必要がない。つまり、耐圧で律速するまで半導体基板を薄くすることができる。したがって、例えば、耐圧600Vのダイオードでは50μm、耐圧1200Vのダイオードでは100μm、耐圧1800Vのダイオードでは145μmまで半導体基板を薄膜化することが可能である。半導体基板を薄膜化することで、後に形成するダイオードの内部抵抗を低減することができるため、裏面P型層LPを設けないPiN型ダイオードに比べて、ダイオードの導通損失を低減することができる。
半導体素子の耐圧は結晶濃度(不純物濃度)に依存する。つまり、半導体素子の耐圧は結晶抵抗率に依存する。このため、それらの要素を考慮し、素子の耐圧を600〜2000Vと想定する場合には、例えば、半導体基板(半導体ウエハ)SBの厚さを、40〜200μmとすることが望ましい。
続いて、半導体基板SBの主面の反対側の裏面の全面に、N型の不純物(例えばP(リン)またはAs(ヒ素))をイオン注入することで、半導体基板SBの裏面にN型層CNを形成する。つまり、半導体基板SB内において、N型層MNの下にN型層CNを形成する。
N型層CNは、二つの役割を有する。一つは、ダイオードに逆方向電圧を印加した際に空乏層が半導体基板SB内で伸長することを防ぐ役割であり、もう一つは、リカバリー動作時において、半導体基板SBの裏面からの正孔注入を誘起するための抵抗成分、つまりシート抵抗としての役割である。そのため、N型層CNの不純物濃度は、例えば1.0×1016〜1.0×1018/cmであることが望ましい。この後、レーザーアニールによる活性化(第1アニール)を実施してもよい。
なお、図14を用いて説明した上記の工程、および、以下に図15〜図17を用いて説明する工程では、半導体基板SBの上下をひっくり返し、裏面を上側に向けて、イオン注入または成膜などを行う。ただし、ここではそれらの工程においても、アノードP型層APが形成された半導体基板SBの主面を上側として説明し、その反対側の面である裏面を下側として説明する。また、上記のように図14〜図17を用いて説明する工程では半導体基板SBの裏面を上に向けて各処理を行うが、図14〜図17では、半導体基板SBを図10〜図13と同様の向きで示している。
次に、図15に示すように、半導体基板SBの主面の反対側の裏面の全面に、N型の不純物(例えばP(リン)またはAs(ヒ素))を比較的高い濃度でイオン注入することで、半導体基板SBの裏面に裏面N型層LNを形成する。つまり、半導体基板SB内において、N型層CNの下に裏面N型層LNを形成する。言い換えれば、半導体基板SBの裏面からの形成深さは、裏面N型層LNの方がN型層CNよりも浅い。裏面N型層LNは、表面P型層UPの直下にも、表面P型層UPに対し隣接するアノードP型層APの直下にも形成される。
裏面N型層LNは半導体基板SBの裏面からの電子注入を行うカソード層としての役割を有する。次に図16を用いて説明する工程にて、裏面N型層LNの一部をP型に反転する必要があるため、裏面N型層LNのN型不純物の濃度は、例えば1.0×1018〜1.0×1021/cmの範囲が好ましい。この後、レーザーアニールによる活性化(第2アニール)を実施してもよい。
次に、図16に示すように、半導体基板SBの裏面をフォトレジストパターン(図示しない)により覆った後、当該パターンをマスクとして、半導体基板SBの裏面の一部にP型の不純物(例えばB(ホウ素))を比較的高い濃度でイオン注入する。その後、当該パターンを除去する。続いて、レーザーアニールにより活性化(第3アニール)を行う。これにより、半導体基板SBの主面の一部に、裏面P型層LPを形成する。
このとき、裏面P型層LPを表面P型層UPの直下に形成するように、上記フォトレジストパターンの形成位置を調整する。すなわち、裏面P型層LPと表面P型層UPとのそれぞれの終端部は、平面視において重なる。裏面P型層LPのP型不純物の濃度は、例えば1.0×1018〜1.0×1021/cmの範囲が好ましい。ただし、上記のように裏面N型層LNを反転させて裏面P型層LPを形成するため、裏面N型層LNの不純物濃度は、裏面P型層LPの不純物濃度よりも低くなる。
次に、図17に示すように、半導体基板SBの裏面に接するように、例えばスパッタリング法を用いて、半導体基板SBの裏面の下にカソード電極CEDを形成する。カソード電極CEDは、例えば複数の金属膜を積層した積層構造を有し、例えば、半導体基板SBの裏面側から順にNi/Ti/Ni/Auを積層した積層膜、または、半導体基板SBの裏面側から順にAlSi/Ti/Ni/Auを積層した積層膜からなる。
以上により、本実施の形態の半導体装置であるダイオードDIOを形成する。ダイオードDIOは、半導体基板SB内に形成されたアノードP型層APを含むP型層と、N型層MN、N型層CNおよび裏面N型層LNを含むN型層とのPN接合により構成されるPN接合ダイオードであり、さらに裏面P型層LPおよび表面P型層UPを有している。
ここで、図14、図15および図16のそれぞれの工程の後には、上述したように、レーザーを用いて第1、第2および第3アニールを行う機会があり、その3回の機会のうちに、2回レーザーアニールを行うことが好ましい。これらの熱処理はN型層CNを活性化させることを主な目的として行うものである。これにより、N型層CNの不純物活性化率を60〜70%に高めることで、ダイオードDIOの特性を向上させることが可能となる。
つまり、N型層CNのうち、活性化していない部分ではN型層CNなどを形成するためのイオン注入による欠陥が残るため、リカバリー動作時に裏面P型層LPからN型層CNに正孔が注入されることが妨げられる結果、正孔注入効果が十分に得ることが困難となる。したがって、2回のレーザーアニールを行い、N型層CNの不純物活性化率を高めれば、順方向電圧降下の増大を防ぎ、また、ソフトリカバリー化を実現することができる。また、N型層CNの不純物活性化率を高めれば、半導体装置の耐圧リーク特性を向上させることもできる。
上記2回のレーザーアニールのうち、1回目のレーザーアニールは、図14を用いて説明したN型層CNの形成工程の直後であって裏面N型層LNを形成する前のタイミング、または、図15を用いて説明した裏面N型層LNの形成工程の直後であって裏面P型層LPを形成する前のタイミングのいずれかの時に行う。そして、上記2回のレーザーアニールのうち、2回目のレーザーアニールは、図16を用いて説明した裏面P型層LPの形成工程の直後であってカソード電極CEDを形成する前の時に行う。
なお、レーザーアニールは上記の3回の機会のうちに、1回のみ行うことも考えられるが、イオン注入などによる欠陥を回復する観点から、2回行うことが望ましい。1回のみレーザーアニールを行う場合、そのタイミングは、図16を用いて説明した裏面P型層LPの形成工程の直後であってカソード電極CEDを形成する前の時である。
上述したように1回または2回行うレーザーアニールのそれぞれの処理条件は、レーザー波長:527nm、レーザー/エネルギー密度:1.8J/cm(2パルス)、レーザーパルス幅:100ns、レーザーパルス遅延時間:500ns、レーザーパルス重ね率:66%とすることが望ましい。
図10〜図17を用いて説明した方法により形成した本実施の形態のダイオードは、図4〜図6、図8および図9を用いて説明したダイオードと同様に動作し、図8および図9を用いて説明した効果と同様の効果を奏するものである。すなわち、本実施の形態のダイオードDIOでは、裏面P型層LPを形成し、かつ表面P型層UPを形成することにより、十分な正孔注入効果を得つつ、裏面P型層LPの占有率を低く設定することが可能である。よって、ダイオードDIOの順方向電圧降下を低減し、かつ、十分な正孔注入効果を得ることができる。よって、半導体装置の性能を向上させることができる。
<変形例の半導体装置>
以下に、図18および図19を用いて、本実施の形態の半導体装置の変形例について説明する。図18および図19は、本実施の形態の半導体装置の変形例を示す平面図である。図18および図19では、図2と同様に、アノード電極を透過して半導体基板の主面および表面P型層UPを示しており、さらに、半導体基板の裏面に形成された裏面P型層LPの輪郭を破線で示している。
図18に示すように、裏面P型層LPの幅L1は、表面P型層UPの幅L2より小さくてもよい。ここでは、平面視において、裏面P型層LPは表面P型層UPの内側で終端している。また、図19に示すように、裏面P型層LPの幅L1は、表面P型層UPの幅L2より大きくてもよい。ここでは、平面視において、裏面P型層LPは表面P型層UPの外側で終端している。
図18および図19のいずれにおいても、裏面P型層LPの幅L1と表面P型層UPとは平面視において重なっている。実施の形態4で後述するように、正孔注入効果を促進する観点から、表面P型層UPは少なくとも、裏面P型層LPの端部の終端部近傍の裏面P型層LPの直上に配置されていることが望ましい。具体的には、図19に示すように、裏面P型層LPより表面P型層UPが小さい場合、平面視において、表面P型層UPの一部が、裏面P型層LPの終端部から裏面P型層LPの中心側に向かって50〜100nmの範囲内の領域と重なる位置に設けられていることが望ましい。
(実施の形態2)
半導体基板内に、さらにN型層を設けることで、半導体装置の性能を向上させることについて、図20を用いて説明する。図20は、本実施の形態の半導体装置を示す断面図である。本実施の形態の半導体装置の構造において、前記実施の形態1と異なる点は、半導体基板SB内であって、平面視において表面P型層UPと重ならないアノードP型層APの下面に接してN型層UNが形成されている点のみである。
つまり、N型層MNとアノードP型層APとの間に、N型層MNよりも不純物濃度が大きいN型の半導体層であるN型層UNが形成されている。第1領域に形成されたN型層UNは、横方向において、第2領域に形成されたN型層MNの一部と隣り合っている。また、裏面P型層LPと表面P型層UPとの間には、N型層UNは形成されていない。図示は省略するが、N型層UNは平面視において複数の開口部を有し、当該開口部と重なるように裏面P型層LPと表面P型層UPとが形成されている。
このようにN型層UNを形成することで、アノード電極側からの正孔を低注入化することができる。これにより、正孔などのキャリアのライフタイムが短くなる原因となる再結合中心、つまりライフタイムキラーを低減することで、順方向電圧降下とリカバリー損失との関係を改善することができる。特に、N型層UNの不純物濃度を高濃度化することで、半導体装置を高速化することが可能である。
N型層UNは、アノードP型層APにおけるアノード電極AED側からの正孔の注入を抑える役割を有するが、表面P型層UPから注入される正孔の量を抑える必要はないため、正孔注入効果の促進のため、表面P型層UPの直下にはN型層UNを形成していない。
N型層UNは、例えば、図11を用いて説明した工程において、絶縁膜TFを形成した後、アノードP型層APを形成する前にイオン注入法などを用いて形成することができる。上記の効果を得るためには、N型層UNの不純物濃度は、N型層CNの不純物濃度よりも低いことが望ましい。ここで、N型層CNの不純物濃度はアノードP型層APの不純物濃度と同程度であり、N型層UNの不純物濃度はアノードP型層APの不純物濃度よりも低い。
(実施の形態3)
表面P型層UPの形成深さを深くすることで、ダイオードにおいて寄生バイポーラトランジスタが動作することを防ぐことについて、図21を用いて説明する。図21は、本実施の形態の半導体装置を示す断面図である。本実施の形態の半導体装置の構造において、前記実施の形態1と異なる点は、表面P型層UPの形成深さが、アノードP型層APの形成深さよりも深い点のみである。つまり、表面P型層UPはN型層MNと直接接している。ただし、表面P型層UPの底部は、N型層CNに達していない。
本実施の形態において、順方向電圧降下およびリカバリー損失に関して得られる効果は前記実施の形態1と同様である。本実施の形態では、リカバリー動作時にアバランシェ破壊が発生した場合に、アノードP型層APよりも高濃度の表面P型層UPから正孔が排出されることが期待できるため、寄生バイポーラトランジスタが動作することを防ぐことが可能となる。したがって、ダイオードDIOが正常に動作しなくなることを防ぐことができる。
(実施の形態4)
裏面P型層の直上の領域の一部に表面P型層を形成することについて、図22を用いて説明する。図22は、本実施の形態の半導体装置を示す平面図および断面図である。図22では、図の上側にダイオードの一部の平面図を示し、図の下側に、当該平面図に対応する位置におけるダイオードの断面図を示している。本実施の形態の半導体装置の構造において、前記実施の形態1と異なる点は、図22に示す表面P型層UPの形状のみである。
図22に示すように、本実施の形態のダイオードDIOにおいて、表面P型層UPは、裏面P型層LPの直上の領域の全体に形成されている訳ではない。平面視において、表面P型層UPは、環状構造を有している。平面視における表面P型層UPの外側および内側の輪郭は円形である。つまり、平面視において、表面P型層UPは、環状パターンを有している。
前記実施の形態1と同様に、表面P型層UPの外側の終端部は、裏面P型層LPの外側の終端部と平面視において重なっている。つまり、裏面P型層LPの端部の直上には表面P型層UPが形成されているが、前記実施の形態1と異なり、裏面P型層LPの中心部の直上の領域には表面P型層UPが形成されておらず、当該領域において、半導体基板SBの主面にはアノードP型層APが形成されている。
表面P型層UPを設けることによる正孔注入の促進効果は、本実施の形態のように、表面P型層UPが裏面P型層LPの直上の領域の全体に形成されていなくても、前記実施の形態1と同様に得ることができる。これは、表面P型層UPのうち、正孔注入効果の促進に寄与するのは、裏面P型層LPの端部近傍の領域の直上の表面P型層UPだからである。つまり、正孔注入効果を促進する観点から、表面P型層UPの形成位置は、裏面P型層LPの中心部の直上ではなく、裏面P型層LPの端部近傍における裏面P型層LPの直上に形成されていることが重要である。
ここで、正孔注入効果を促進するために、表面P型層UPのパターンを最低限配置しておかなければならない領域について、以下に説明する。
半導体基板SBの裏面からの正孔注入効果を促進するためには、横方向における裏面P型層LPの端から100μm以内の領域の直上の範囲内に、50μm以上の幅を有する表面P型層UPが形成されている必要がある。図22では、横方向における裏面P型層LPの端と、同方向における表面P型層UPの外側の端部とが平面視において揃っているが、これらは平面視において揃っていなくてもよい。
以上に述べたように、図22に示す中抜きパターンを有する表面P型層UPのように、正孔注入の促進効果を得つつ、表面P型層UPの形状は適宜変更することが可能である。
(実施の形態5)
半導体チップに、ダイオードのみでなく、絶縁ゲートバイポーラトランジスタを形成することについて、図23〜図25を用いて説明する。図23本実施の形態の半導体装置を利用したインバータを示す回路図である。図24は、本実施の形態の半導体装置を示す平面図である。図25は、本実施の形態の半導体装置を示す断面図である。
図24では、ダイオードおよびバイポーラトランジスタを含む半導体チップの平面図を示している。図24では、半導体チップにおける素子領域1Aと、素子領域1Aの周囲のターミネーション領域1Bとを示している。図25では、図の左側にトランジスタ領域1Cの断面図を示し、図の右側にダイオード領域1Dの断面図を示している。本実施の形態の半導体装置の構造において、前記実施の形態1と異なる点は、ダイオードが設けられた半導体チップにおいて、ダイオードの他にバイポーラトランジスタが設けられている点のみである。
図23に示すインバータは、パワーモジュール内に、スイッチング素子であるIGBT(Insulated Gate Bipolar Transistor)1BTと、ダイオードDIOとをそれぞれ複数有する。各単相において、電源電圧Vccと負荷(例えばモータ)MTの入力電位との間に、IGBT1BTとダイオードDIOとが互いに逆並列に接続されており、これらの素子が上アームを構成する。また、負荷MTの入力電位と接地電位GNDとの間にも、IGBT1BTとダイオードDIOとが互いに逆並列に接続されており、これらの素子が下アームを構成する。
つまり、負荷MTでは各単相に2つのIGBT1BTと2つのダイオードDIOとが設けられており、3相で6つのIGBT1BTと6つのダイオードDIOとが設けられている。
電源電圧Vccは、各単層のIGBT1BTのコレクタ電極に接続されており、接地電位GNDは、各単層のIGBT1BTのエミッタ電極に接続されている。また、負荷MTは、上アームの各単層のIGBT1BTのエミッタ電極と、下アームの各単層のIGBT1BTのコレクタ電極に接続されている。
また、個々のIGBT1BTのゲート電極には、制御回路CCが接続されており、この制御回路CCによってIGBT1BTが制御されている。したがって、本実施の形態のインバータは、制御回路CCでパワーモジュールを構成するIGBT1BTを流れる電流を制御することにより、負荷MTを駆動することができる。
IGBT1BTは、図25を用いて後述するバイポーラトランジスタである。ダイオードDIOは、IGBT1BTと共に半導体チップCP(図24参照)に混載された整流素子である。
上記パワーモジュール内での、IGBT1BTの機能について以下に説明する。負荷MTとして、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷MTに入力する必要がある。制御回路CCはIGBT1BTを制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。IGBT1BTは、このパルス幅変調動作を行うための矩形波を作り出す。このような3相モータによれば、モータをより滑らかに、かつ高出力で動作させることができる。
次に、図24に示す半導体チップCPについて説明する。図24に示す半導体チップCPは、図1に示す半導体チップCPと同様に、素子領域1Aと、素子領域1Aの周囲のターミネーション領域1Bとを有している。図24に示す本実施の形態の半導体チップCPでは、素子領域1A内に上記各単層のIGBT1BT(図23参照)と、当該単層のダイオードDIO(図23参照)とが設けられている。図24では、素子領域1A内に、ゲート電極GED、エミッタ電極EEDおよびアノード電極AEDを示している。ゲート電極GEDおよびエミッタ電極EEDが形成されている領域は、トランジスタ領域1C(図25参照)であり、アノード電極AEDが形成されている領域は、ダイオード領域1D(図25参照)である。
半導体基板上に形成されたエミッタ電極EEDおよびアノード電極AEDは同一の金属膜を構成している。つまり、エミッタ電極EEDおよびアノード電極AEDは物理的・電気的に接続されている。図24では、当該金属膜のうち、ダイオードが形成されている領域と、バイポーラトランジスタが形成されている領域とを破線で区別している。
次に、図25に示すバイポーラトランジスタTRおよびダイオードDIOについて説明する。図25に示すように、半導体基板SBには、横方向において隣り合うトランジスタ領域1Cおよびダイオード領域1Dが存在し、トランジスタ領域1Cには、バイポーラトランジスタTRが形成されており、ダイオード領域1DにはダイオードDIOが形成されている。ダイオードDIOの構造は、前記実施の形態1と同様である。
ここで、半導体チップCP(図24参照)の裏面の面積であって、ダイオードDIOの形成領域の面積に対する裏面P型層LPの面積占有率は、5〜90%であり、かつ、半導体チップCPの主面の面積であって、ダイオードDIOの形成領域の面積に対する表面P型層UPの面積占有率は、裏面P型層LPの上記面積占有率以下である。具体的には、本実施の形態では、ダイオードDIOの形成領域における裏面P型層LPの裏面面積占有率を10%とすることができる。
トランジスタ領域1Cにおいて、半導体基板SB内には、N型層MNと、N型層MNの下に形成されたN型層CNと、N型層CNの下において半導体基板SBの裏面に形成されたコレクタP型層CLPとが形成されている。コレクタP型層CLPは、バイポーラトランジスタTRのコレクタ層を構成している。コレクタP型層CLPの下面は、半導体基板SBの裏面に接して形成された裏面電極であるコレクタ電極CLEDに接続されている。コレクタ電極CLEDとダイオード領域1Dのカソード電極CEDとは同じ工程により形成された膜により形成されており、互いに分離しておらず、電気的に接続されている。
つまり、バイポーラトランジスタTRのエミッタはダイオードDIOのアノードに接続され、バイポーラトランジスタTRのコレクタはダイオードDIOのカソードに接続されている。すなわち、バイポーラトランジスタTRとダイオードDIOとは逆並列に接続されている。
半導体基板SB内において、N型層CN上には、横方向に並ぶ一対のエミッタP型層EPが形成されており、当該一対のエミッタP型層EPのそれぞれの上には、半導体基板SBの主面において、P型層SPが形成されている。P型層SPは、エミッタP型層EPと、半導体基板SBの主面上のエミッタ電極との接続抵抗を低減するための高濃度半導体層である。エミッタP型層EPおよびP型層SPは、バイポーラトランジスタTRのエミッタ層を構成する。
横方向において、隣り合う一対のエミッタP型層EPのそれぞれの間の半導体基板SB内には、一対のP型層CHPが形成されている。一対のP型層CHPのそれぞれの直上には、N型層HNが形成されている。一対のN型層HNのそれぞれの間と、一対のP型層CHPのそれぞれの間には1つの溝が形成されており、当該溝内には、絶縁膜IFを介してゲート電極GEが形成されている。つまり、ゲート電極GEは半導体基板の主面上に形成されており、ゲート電極GEは半導体基板SBに対して絶縁されている。すなわち、バイポーラトランジスタTRは、絶縁ゲートバイポーラトランジスタである。当該溝はN型層HNの上面の高さから、N型層MNの途中深さまで達している。ゲート電極GEは、絶縁膜IFにより、N型層HN、P型層CHP、N型層MNおよび半導体基板SBに対して絶縁されている。
ゲート電極GEの上面と、一対のN型層HNのそれぞれの上面とは、絶縁膜IFにより覆われている。半導体基板SB、一対のN型層HN、ゲート電極GEおよび絶縁膜IFのそれぞれの上には、バリア金属膜BMを介してエミッタ電極EEDが形成されている。バリアメタル膜BMはP型層SPの上面に接し、N型層HNの側壁に接している。また、ゲート電極GEは、図示していない領域において、パッドとして用いられるゲート電極GED(図24参照)に接続されている。
バイポーラトランジスタTRは、ゲート電極GEと、エミッタP型層EPと、コレクタ電極CLEDと、コレクタP型層CLPとを含む素子である。図25に示すように、裏面P型層LPと表面P型層UPとを設けることで正孔注入効果を促進することができるダイオードDIOを、バイポーラトランジスタTRと共に半導体チップCP(図24参照)に混載することができる。これにより、半導体装置の設計の自由度を高めることができる。
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
AED アノード電極
AP アノードP型層
CED カソード電極
CN N型層
GE ゲート電極
LP 裏面P型層
MN N型層
SB 半導体基板
TR バイポーラトランジスタ
UP 表面P型層

Claims (15)

  1. 主面に沿う方向において、互いに隣接する第1領域および第2領域を有する半導体基板と、
    前記第1領域において、前記半導体基板の前記主面に形成された第1P型層と、
    前記第2領域において、前記半導体基板の前記主面に形成された第2P型層と、
    前記第1領域において、前記半導体基板の前記主面の反対側の裏面に形成された第1N型層と、
    前記第2領域において、前記半導体基板の前記裏面に形成された第3P型層と、
    前記第1および第2領域において、前記第1N型層および前記第3P型層のそれぞれの上面に接して前記半導体基板内に形成された第2N型層と、
    前記第1および第2領域において、前記第2N型層と、前記第1および第2P型層との間に形成された半導体層と、
    前記半導体基板の前記主面に接して形成され、前記第1および第2P型層のそれぞれに電気的に接続された第1電極と、
    前記半導体基板の前記裏面に接して形成され、前記第1N型層および第3P型層のそれぞれに電気的に接続された第2電極と、
    を有するダイオードを含み、
    前記第2N型層および前記第2P型層は、前記半導体層よりも不純物濃度が大きく、
    前記第2P型層は、前記第1P型層よりも不純物濃度が大きく、
    前記第1N型層は、前記第2N型層よりも不純物濃度が大きく、
    前記第2P型層は、前記第3P型層の直上に形成されている、半導体装置。
  2. 請求項1記載の半導体装置において、
    前記第3P型層は、前記第2N型層よりも不純物濃度が大きい、半導体装置。
  3. 請求項1記載の半導体装置において、
    前記第2P型層は、平面視において環状パターンを有しており、当該環状パターンの内側の前記半導体基板の前記主面には、前記第1P型層の一部が形成されている、半導体装置。
  4. 請求項1記載の半導体装置において、
    前記半導体基板の前記主面に沿う前記方向において、前記第3P型層の端部から、前記第3P型層の中心に向かって100μm以内の領域の直上の範囲内に、前記第2P型層が、前記半導体基板の前記主面に沿う前記方向において50μm以上の幅で形成されている、半導体装置。
  5. 請求項1記載の半導体装置において、
    前記第1P型層の前記半導体基板の前記主面からの形成深さは、前記第2P型層の前記半導体基板の前記主面からの形成深さよりも深く、
    前記第1P型層の一部は、前記第2領域において、前記第2P型層の下面に接している、半導体装置。
  6. 請求項1記載の半導体装置において、
    前記第1P型層の前記半導体基板の前記主面からの形成深さは、前記第2P型層の前記半導体基板の前記主面からの形成深さよりも浅い、半導体装置。
  7. 請求項1記載の半導体装置において、
    平面視において、前記第2P型層の面積は、前記第3P型層の面積よりも小さい、半導体装置。
  8. 請求項1記載の半導体装置において、
    平面視において、前記第2P型層の面積は、前記第3P型層の面積よりも大きい、半導体装置。
  9. 請求項1記載の半導体装置において、
    前記第1領域において、前記半導体層と前記第1P型層との間には、前記第2N型層よりも不純物濃度が小さく、前記半導体層よりも不純物濃度が大きい第3N型層が形成されている、半導体装置。
  10. 請求項1記載の半導体装置において、
    前記半導体層は、N型の半導体層または真性半導体層である、半導体装置。
  11. 請求項1記載の半導体装置において、
    平面視における前記第3P型層の幅は、200〜400μmである、半導体装置。
  12. 請求項11記載の半導体装置において、
    平面視における前記第2P型層の幅は、200〜400μmである、半導体装置。
  13. 請求項1記載の半導体装置において、
    前記半導体基板の前記裏面における前記第2P型層の面積占有率は、30%未満である、半導体装置。
  14. 請求項1記載の半導体装置において、
    前記第2N型層の不純物活性化率は、60〜70%である、半導体装置。
  15. 請求項1記載の半導体装置において、
    前記半導体基板は、前記第1および第2領域と異なる第3領域を含み、
    前記第3領域には、
    前記半導体基板の前記裏面に形成されたコレクタ層と、
    前記半導体基板の前記主面に形成されたエミッタ層と、
    前記半導体基板の前記主面上に形成されたゲート電極と、
    を含むバイポーラトランジスタが形成され、
    前記エミッタ層は、前記第1電極に電気的に接続され、
    前記コレクタ層は、前記第2電極に電気的に接続されている、半導体装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183342A (ja) * 2016-03-28 2017-10-05 ローム株式会社 ダイオード
CN108695317A (zh) * 2017-04-06 2018-10-23 三菱电机株式会社 半导体装置、半导体装置的制造方法及电力变换装置
JP2019050358A (ja) * 2017-07-31 2019-03-28 イクシス・リミテッド・ライアビリティ・カンパニーIxys, Llc ファストリカバリインバースダイオード
JP2019096708A (ja) * 2017-11-22 2019-06-20 三菱電機株式会社 半導体装置およびその製造方法
JP2021019156A (ja) * 2019-07-23 2021-02-15 富士電機株式会社 炭化珪素半導体装置
JP2021077911A (ja) * 2021-02-08 2021-05-20 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置
JP7512009B2 (ja) 2017-07-31 2024-07-08 イクシス・リミテッド・ライアビリティ・カンパニー ファストリカバリインバースダイオード

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051970A1 (ja) * 2014-09-30 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
CN107251234B (zh) * 2015-02-09 2020-10-09 三菱电机株式会社 半导体装置
JP6455335B2 (ja) * 2015-06-23 2019-01-23 三菱電機株式会社 半導体装置
KR102395373B1 (ko) * 2016-02-23 2022-05-09 한국전자통신연구원 수직 핀 다이오드
JP6846119B2 (ja) * 2016-05-02 2021-03-24 株式会社 日立パワーデバイス ダイオード、およびそれを用いた電力変換装置
EP3948956A1 (en) 2019-04-02 2022-02-09 Hitachi Energy Switzerland AG Segmented power diode structure with improved reverse recovery
US11233158B2 (en) * 2019-08-16 2022-01-25 Semiconductor Components Industries, Llc Semiconductor power device and method for manufacture
US20230163120A1 (en) * 2021-11-19 2023-05-25 Intel Corporation Vertical diodes extending through support structures

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1093113A (ja) * 1996-09-19 1998-04-10 Hitachi Ltd ダイオード
JP2000323488A (ja) * 1999-05-10 2000-11-24 Fuji Electric Co Ltd ダイオードおよびその製造方法
WO2010143288A1 (ja) * 2009-06-11 2010-12-16 トヨタ自動車株式会社 半導体装置
JP2011086931A (ja) * 2009-09-30 2011-04-28 Infineon Technologies Austria Ag ソフトリカバリ挙動をもつサージ電流耐性半導体ダイオードおよび半導体ダイオードを製造する方法
JP2014063980A (ja) * 2012-08-30 2014-04-10 Toshiba Corp 半導体装置
JP2014146721A (ja) * 2013-01-30 2014-08-14 Hitachi Power Semiconductor Device Ltd ダイオード及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244312A (ja) * 2007-03-28 2008-10-09 Sanyo Electric Co Ltd 半導体装置
JP2010283132A (ja) 2009-06-04 2010-12-16 Mitsubishi Electric Corp 半導体装置
FR2969823B1 (fr) * 2010-12-23 2013-09-20 St Microelectronics Tours Sas Diode de shockley bidirectionnelle de type mesa
FR2974447A1 (fr) * 2011-04-22 2012-10-26 St Microelectronics Tours Sas Structure d'amorcage et composant de protection comprenant une telle structure d'amorcage
JP5256357B2 (ja) 2012-02-06 2013-08-07 三菱電機株式会社 半導体装置
JP2013235890A (ja) * 2012-05-07 2013-11-21 Denso Corp 半導体装置
US8835975B1 (en) * 2013-05-10 2014-09-16 Ixys Corporation Ultra-fast breakover diode

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1093113A (ja) * 1996-09-19 1998-04-10 Hitachi Ltd ダイオード
JP2000323488A (ja) * 1999-05-10 2000-11-24 Fuji Electric Co Ltd ダイオードおよびその製造方法
WO2010143288A1 (ja) * 2009-06-11 2010-12-16 トヨタ自動車株式会社 半導体装置
JP2011086931A (ja) * 2009-09-30 2011-04-28 Infineon Technologies Austria Ag ソフトリカバリ挙動をもつサージ電流耐性半導体ダイオードおよび半導体ダイオードを製造する方法
JP2014063980A (ja) * 2012-08-30 2014-04-10 Toshiba Corp 半導体装置
JP2014146721A (ja) * 2013-01-30 2014-08-14 Hitachi Power Semiconductor Device Ltd ダイオード及びその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183342A (ja) * 2016-03-28 2017-10-05 ローム株式会社 ダイオード
CN108695317A (zh) * 2017-04-06 2018-10-23 三菱电机株式会社 半导体装置、半导体装置的制造方法及电力变换装置
JP2018181949A (ja) * 2017-04-06 2018-11-15 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置
US10957691B2 (en) 2017-04-06 2021-03-23 Mitsubishi Electric Corporation Semiconductor device, semiconductor device manufacturing method, and power conversion apparatus
DE102017223101B4 (de) 2017-04-06 2024-07-04 Mitsubishi Electric Corporation Halbleitervorrichtung, Halbleitervorrichtungsfertigungsverfahren und Leistungskonvertierungsvorrichtung
JP2019050358A (ja) * 2017-07-31 2019-03-28 イクシス・リミテッド・ライアビリティ・カンパニーIxys, Llc ファストリカバリインバースダイオード
JP7512009B2 (ja) 2017-07-31 2024-07-08 イクシス・リミテッド・ライアビリティ・カンパニー ファストリカバリインバースダイオード
JP2019096708A (ja) * 2017-11-22 2019-06-20 三菱電機株式会社 半導体装置およびその製造方法
JP2021019156A (ja) * 2019-07-23 2021-02-15 富士電機株式会社 炭化珪素半導体装置
JP7388027B2 (ja) 2019-07-23 2023-11-29 富士電機株式会社 炭化珪素半導体装置
JP2021077911A (ja) * 2021-02-08 2021-05-20 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置
JP7090760B2 (ja) 2021-02-08 2022-06-24 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置

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