JP2016111110A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2016111110A
JP2016111110A JP2014245414A JP2014245414A JP2016111110A JP 2016111110 A JP2016111110 A JP 2016111110A JP 2014245414 A JP2014245414 A JP 2014245414A JP 2014245414 A JP2014245414 A JP 2014245414A JP 2016111110 A JP2016111110 A JP 2016111110A
Authority
JP
Japan
Prior art keywords
type layer
back surface
semiconductor substrate
layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014245414A
Other languages
English (en)
Other versions
JP6405212B2 (ja
Inventor
翔 中西
Sho Nakanishi
翔 中西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2014245414A priority Critical patent/JP6405212B2/ja
Priority to US14/935,481 priority patent/US9449926B2/en
Priority to TW104137606A priority patent/TWI641153B/zh
Priority to TW107134684A priority patent/TW201904076A/zh
Priority to EP15195968.1A priority patent/EP3029737A1/en
Priority to CN201510881324.5A priority patent/CN105679835B/zh
Publication of JP2016111110A publication Critical patent/JP2016111110A/ja
Priority to US15/239,201 priority patent/US9768286B2/en
Application granted granted Critical
Publication of JP6405212B2 publication Critical patent/JP6405212B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0664—Vertical bipolar transistor in combination with diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】裏面正孔注入型ダイオードにおいて、半導体基板の裏面からの正孔注入効果をより効果的に得ることで、半導体装置の性能を向上させる。【解決手段】半導体基板ＳＢの主面に形成されたアノードＰ型層ＡＰと、半導体基板ＳＢの裏面に形成された裏面Ｎ＋型層ＬＮとを含むＰＮ接合からなるダイオードＤＩＯにおいて、当該裏面に裏面Ｐ＋型層ＬＰを形成し、裏面Ｐ＋型層ＬＰの直上の当該主面に表面Ｐ＋型層ＵＰを形成することにより、当該裏面からの正孔注入効果を促進させる。【選択図】図３

Description

本発明は、半導体装置に関し、例えば、ダイオードを有する半導体装置の製造に利用できるものである。
高耐圧デバイスとして、半導体基板の主面にＰ型のアノード層を有し、半導体基板の裏面にＮ型のカソード層を有するダイオードが知られている。
特許文献１（特開２０１２−１１９７１６号公報）には、半導体基板の主面にＰ型のアノード層を有し、裏面にＮ型のカソード層を有するダイオードにおいて、リカバリー動作時に裏面のカソード層に正孔を注入するためのＰ型層を裏面に設けることが記載されている。
特開２０１２−１１９７１６号公報
特許文献１に記載されているような裏面正孔注入型ダイオードでは、半導体基板の裏面にＰ型層を設けることで、当該Ｐ型層の直上の領域がダイオードとして機能しづらく、順方向電圧降下が増大する問題がある。また、裏面正孔注入型ダイオードでは、リカバリー動作時の損失が大きい問題、および、リンギングによるノイズが発生する問題なども生じる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態である半導体装置は、半導体基板の主面に形成されたＰ型のアノード層と、半導体基板の裏面に形成されたＮ型のカソード層と、当該カソード層と並んで半導体基板の裏面に形成された第１Ｐ型層と、第１Ｐ型層の直上において半導体基板の主面に形成された第２Ｐ型層とを有するダイオードである。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１である半導体装置の平面図である。 実施の形態１である半導体装置の平面図である。 図２のＡ−Ａ線における断面図である。 実施の形態１である半導体装置の動作を説明する断面図である。 実施の形態１である半導体装置の動作を説明する断面図である。 実施の形態１である半導体装置の動作を説明する断面図である。 比較例である半導体装置の効果を説明するグラフである。 比較例および実施の形態１である半導体装置の効果を説明するグラフである。 実施の形態１である半導体装置の効果を説明するグラフである。 実施の形態１である半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 図１３に続く半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の断面図である。 図１５に続く半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 実施の形態１である半導体装置の変形例を示す平面図である。 実施の形態１である半導体装置の変形例を示す平面図である。 実施の形態２である半導体装置を示す断面図である。 実施の形態３である半導体装置を示す断面図である。 実施の形態４である半導体装置を示す平面図および断面図である。 実施の形態５である半導体装置を利用したインバータを示す回路図である。 実施の形態５である半導体装置を示す平面図である。 実施の形態５である半導体装置を示す断面図である。 比較例である半導体装置の断面図である。 比較例である半導体装置の動作を説明する断面図である。 比較例である半導体装置の動作を説明する断面図である。 比較例である半導体装置の動作を説明する断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、符号「−」および「＋」は、導電型がＮ型またはＰ型の不純物の相対的な濃度を表しており、例えばＮ型不純物の場合は、「Ｎ−」、「Ｎ」、「Ｎ＋」の順に不純物濃度が高くなる。ただし、不純物濃度に関係なく、各半導体層の導電型をＮ型またはＰ型と呼ぶ場合もある。つまり、「Ｎ−」、「Ｎ」、「Ｎ＋」などの各種の濃度を有する半導体層をＮ型層と総称し、また、「Ｐ−」、「Ｐ」、「Ｐ＋」などの各種の濃度を有する半導体層をＰ型層と総称する場合がある。すなわち、例えばＰ＋型層のことをＰ型層と呼ぶ場合がある。
（実施の形態１）
本実施の形態の半導体装置であるダイオードは、半導体基板の主面に形成されたＰ型のアノード層と、半導体基板の裏面に形成されたＮ型のカソード層と、当該カソード層と並んで半導体基板の裏面に形成された裏面Ｐ型層と、裏面Ｐ型層の直上において半導体基板の主面に形成された表面Ｐ型層とを有するものである。以下では、当該ダイオードにおいて、本実施の形態の主な特徴である表面Ｐ型層を設けることにより、リカバリー動作時におけるダイオードへの正孔注入効果を高め、これによりダイオードの性能を高めることについて説明する。
＜半導体装置の構造について＞
本実施の形態の半導体装置を、図１〜図３を参照して説明する。図１および図２は、本実施の形態の半導体装置を示す平面図である。図３は、図２のＡ−Ａ線における断面図である。図１には半導体チップを示しているが、ここでは半導体基板の主面側を覆うパッド（アノード電極）を図示していない。また、図２では、上記半導体チップを構成する半導体基板の上面の一部を拡大して示している。図２および図３は、図１に示す素子領域１Ａに形成されたダイオードを含むものである。
図１に、本実施の形態のダイオードが形成された半導体チップＣＰを示す。図１に示すように、半導体チップＣＰは、平面視において矩形の形状を有している。半導体チップＣＰの平面視における中央部には、半導体素子が形成された素子領域１Ａが存在し、素子領域１Ａを囲むように、ターミネーション領域１Ｂが存在している。ターミネーション領域１Ｂは半導体チップＣＰの周辺部であり、平面視において矩形の環状構造を有している。
ターミネーション領域１Ｂには、半導体チップＣＰの周辺部における電界を緩和するための構造（例えばガードリング）が形成されている。素子領域１Ａにはダイオードが形成されている。素子領域１Ａにおいて、半導体チップＣＰの主面側にはアノードパッドであるアノード電極ＡＥＤが形成されている。
図１では、半導体チップＣＰの上面の一部を覆うパッシベーション膜（図示しない）の開口部を破線で示している。すなわち、破線で囲まれた領域内には、パッシベーション膜が形成されておらず、パッシベーション膜の下のアノード電極ＡＥＤが露出している。
また、図２に、上記素子領域１Ａの一部の平面図を拡大して示す。図２では、半導体基板上のアノード電極の図示を省略し、半導体基板ＳＢの主面と、当該主面に形成された複数の半導体層のそれぞれの上面とを示している。
図２に示すように、半導体基板ＳＢの上面には、広い範囲においてＰ型半導体層であるアノードＰ型層ＡＰが形成されている。また、半導体基板ＳＢの主面には、複数のＰ＋型半導体層である表面Ｐ＋型層ＵＰが並んで配置されている。ここでは、表面Ｐ＋型層ＵＰは、半導体基板ＳＢの主面に沿う方向である第１方向に複数並んで配置されており、さらに、半導体基板ＳＢの主面に沿う方向であって、第１方向に対して直交する第２方向にも複数並んで配置されている。つまり、表面Ｐ＋型層ＵＰは、行列状（マトリクス状）に複数並んで配置されている。複数形成された表面Ｐ＋型層ＵＰのそれぞれは、平面視において円形の形状を有する。
また、図２では、半導体基板ＳＢの裏面に形成された複数のＰ＋型半導体層である裏面Ｐ＋型層ＬＰを、半導体基板ＳＢを透過して示している。ただし、ここでは平面視において互いに同一の形状を有する表面Ｐ＋型層ＵＰと裏面Ｐ＋型層ＬＰとが重なっているため、これらの半導体層の輪郭を区別して図示していない。つまり、裏面Ｐ＋型層ＬＰは、半導体基板ＳＢの裏面において行列状（マトリクス状）に複数並んで配置されており、それぞれの裏面Ｐ＋型層ＬＰは、平面視において円形の形状を有している。本実施の形態では、裏面Ｐ＋型層ＬＰと表面Ｐ＋型層ＵＰとのそれぞれの輪郭は平面視において重なっている。
なお、ここでは表面Ｐ＋型層ＵＰと裏面Ｐ＋型層ＬＰとが行列状に配置される例について説明したが、これらのＰ型層は、隣り合う列同士が半周期ずれて配置されていてもよい。例えば、第１方向に並ぶ複数の表面Ｐ＋型層ＵＰからなる第１列に対し、第２方向において隣り合う第２列を構成する複数の表面Ｐ＋型層ＵＰは、第１方向において互いに隣り合う第１列の表面Ｐ＋型層ＵＰ同士の中間領域に対して、第２方向において隣り合うように配置されていてもよい。また、半導体基板ＳＢの主面に配置された複数の表面Ｐ＋型層ＵＰは、等間隔に並んでいなくてもよい。また、半導体基板ＳＢの裏面に配置された複数の裏面Ｐ＋型層ＬＰは、等間隔に並んでいなくてもよい。
また、表面Ｐ＋型層ＵＰおよび裏面Ｐ＋型層ＬＰの平面視における形状は、円形に限らず、楕円、長方形、正方形などでもよい。ただし、後述する正孔注入効果を促進する観点から、平面視において互いに重なる表面Ｐ＋型層ＵＰと裏面Ｐ＋型層ＬＰとのそれぞれの平面視における形状は合わせることが好ましい。図２および図３に示す裏面Ｐ＋型層ＬＰの幅Ｌ１および表面Ｐ＋型層ＵＰの幅Ｌ２は、２００〜４００μｍである。つまり、裏面Ｐ＋型層ＬＰおよび表面Ｐ＋型層ＵＰの幅Ｌ２が２００〜４００μｍであれば、十分な正孔注入効果が得られる。言い換えれば、半導体基板ＳＢの裏面における裏面Ｐ＋型層ＬＰの面積占有率は３０％未満であっても、十分な正孔注入効果を得ることができる。
例えば、ここでは裏面Ｐ＋型層ＬＰの幅Ｌ１および表面Ｐ＋型層ＵＰの幅Ｌ２はいずれも３００μｍである。幅Ｌ１、Ｌ２は、それぞれ、半導体基板ＳＢの主面に沿う方向（以下、単に横方向という場合がある）における表面Ｐ＋型層ＵＰおよび裏面Ｐ＋型層ＬＰの長さである。
また、図３に、図２のＡ−Ａ線における断面図を示す。図３に示すように、本実施の形態のダイオードＤＩＯは、半導体基板ＳＢの主面（表面）と、当該主面に対して反対側の裏面との間に電流を流す整流素子である。ダイオードＤＩＯは、半導体基板ＳＢの主面側にアノード層を有し、半導体基板ＳＢの裏面側にカソード層を有し、さらに裏面Ｐ＋型層ＬＰおよび表面Ｐ＋型層ＵＰを有している。
アノード層は、半導体基板ＳＢの主面に形成されたアノードＰ型層ＡＰを含み、カソード層は、半導体基板ＳＢの裏面に形成された裏面Ｎ＋型層ＬＮと、裏面Ｎ＋型層ＬＮ上に形成され、Ｎ＋型層ＬＮおよび裏面Ｐ＋型層ＬＰのそれぞれの上面に接するＮ型層ＣＮとを含んでいる。アノードＰ型層ＡＰとＮ型層ＣＮとの間には、アノードＰ型層ＡＰとＮ型層ＣＮとに接するＮ−型層ＭＮが形成されている。表面Ｐ＋型層ＵＰの形成深さは、アノードＰ型層ＡＰの形成深さよりも浅い。つまり、アノードＰ型層ＡＰの一部は、表面Ｐ＋型層ＵＰの下面に接している。
裏面Ｐ＋型層ＬＰと裏面Ｎ＋型層ＬＮとは隣り合って配置され、半導体基板ＳＢの主面に沿う方向において、互いに接している。裏面Ｐ＋型層ＬＰにおける半導体基板ＳＢの裏面からの形成深さは、裏面Ｎ＋型層ＬＮにおける半導体基板ＳＢの裏面からの形成深さと同等である。
ここで、半導体基板ＳＢは横方向に並んで互いに隣接する第１領域および第２領域を有しており、第１領域には表面Ｐ＋型層ＵＰおよび裏面Ｐ＋型層ＬＰは形成されておらず、第２領域には、表面Ｐ＋型層ＵＰおよび裏面Ｐ＋型層ＬＰが形成されている。つまり、第１領域の半導体基板ＳＢ内には、その主面から裏面に向かって順に、アノードＰ型層ＡＰ、Ｎ−型層ＭＮ、Ｎ型層ＣＮおよび裏面Ｎ＋型層ＬＮが形成されている。また、第１領域と接して隣り合う第２領域における半導体基板ＳＢ内には、その主面から裏面に向かって順に、表面Ｐ＋型層ＵＰ、アノードＰ型層ＡＰ、Ｎ−型層ＭＮ、Ｎ型層ＣＮおよび裏面Ｐ＋型層ＬＰが形成されている。つまり、第２領域において、表面Ｐ＋型層ＵＰは裏面Ｐ＋型層ＬＰの直上に形成されている。すなわち、表面Ｐ＋型層ＵＰは、裏面Ｐ＋型層ＬＰの終端部の直上で終端している。
また、半導体基板ＳＢの主面上には、表面Ｐ＋型層ＵＰおよびアノードＰ型層ＡＰのそれぞれの上面に接するアノード電極ＡＥＤが形成されている。また、半導体基板ＳＢの裏面側には、裏面Ｐ＋型層ＬＰおよび裏面Ｎ＋型層ＬＮのそれぞれの下面に接するカソード電極ＣＥＤが形成されている。アノード電極ＡＥＤは、表面Ｐ＋型層ＵＰおよびアノードＰ型層ＡＰのそれぞれに物理的・電気的に接続されており、カソード電極ＣＥＤは、裏面Ｐ＋型層ＬＰおよび裏面Ｎ＋型層ＬＮのそれぞれに物理的・電気的に接続されている。
ダイオードＤＩＯは、アノードＰ型層ＡＰを含むＰ型層と、Ｎ−型層ＭＮ、Ｎ型層ＣＮおよび裏面Ｎ＋型層ＬＮを含むＮ型層とのＰＮ接合により構成されるＰＮ接合ダイオードである。なお、Ｎ−型層ＭＮをＩ層（Intrinsic Layer、真性半導体層）とみなせば、本実施の形態のダイオードＤＩＯは、裏面Ｐ＋型層ＬＰおよび表面Ｐ＋型層ＵＰを含む点を除き、ＰＩＮダイオードを構成しているといえる。
半導体基板ＳＢは、例えば単結晶シリコン（Ｓｉ）からなる。半導体基板ＳＢには、ＣＺ（Czochralski）法、ＭＣＺ（Magnetic field applied Czochralski）法、ＦＺ（Floating Zone）法またはエピタキシャル成長法などにより形成された単結晶シリコンを用いることができる。半導体基板ＳＢを構成する結晶のＮ型の不純物濃度は、３．２９×１０１３〜４．６６×１０１４／ｃｍ３程度であり、半導体基板ＳＢの抵抗値は、例えば１０〜１４０Ωｃｍである。当該不純物濃度および当該抵抗値は、半導体装置の用途に応じて適宜選択することができる。本実施の形態において、半導体基板ＳＢの不純物濃度は、Ｎ−型層ＭＮの不純物濃度を意味する。
半導体基板ＳＢは研削により薄膜化されており、その膜厚は例えば４０〜２００μｍである。ダイオードＤＩＯの耐圧は半導体基板ＳＢの結晶濃度（不純物濃度）に依存する。つまり、ダイオードＤＩＯの耐圧は結晶抵抗率に依存するため、当該耐圧を６００〜２０００Ｖとすることを想定すると、半導体基板ＳＢの膜厚は４０〜２００μｍであることが望ましい。ダイオードＤＩＯの耐圧はＮ−型層ＭＮの膜厚により調整することができる。半導体装置の耐圧を高めるため、Ｎ−型層ＭＮの厚さは、表面Ｐ＋型層ＵＰ、アノードＰ型層ＡＰ、裏面Ｐ＋型層ＬＰ、Ｎ型層ＣＮおよび裏面Ｎ＋型層ＬＮのそれぞれの厚さに比べて大きい。
アノードＰ型層ＡＰ、表面Ｐ＋型層ＵＰおよび裏面Ｐ＋型層ＬＰは、Ｐ型の不純物（例えばＢ（ホウ素））が導入された半導体層である。アノードＰ型層ＡＰのＰ型不純物の濃度は、例えば１．０×１０１６〜１．０×１０１８／ｃｍ３である。表面Ｐ＋型層ＵＰおよび裏面Ｐ＋型層ＬＰのそれぞれのＰ型不純物の濃度は、例えば１．０×１０１９〜１．０×１０２１／ｃｍ３である。
Ｎ−型層ＭＮ、Ｎ型層ＣＮおよび裏面Ｎ＋型層ＬＮは、Ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入された半導体層である。Ｎ−型層ＭＮのＮ型不純物の濃度は、例えば３．２９×１０１３〜４．６６×１０１４／ｃｍ３である。Ｎ型層ＣＮのＮ型不純物の濃度は、例えば１．０×１０１６〜１．０×１０１８／ｃｍ３である。裏面Ｎ＋型層ＬＮのＮ型不純物の濃度は、例えば１．０×１０１８〜１．０×１０２１／ｃｍ３である。
したがって、ダイオードＤＩＯにおいて、表面Ｐ＋型層ＵＰおよび裏面Ｐ＋型層ＬＰはアノードＰ型層ＡＰよりも不純物濃度が高い。ダイオードＤＩＯにおいて、裏面Ｎ＋型層ＬＮはＮ−型層ＭＮおよびＮ型層ＣＮよりも不純物濃度が高く、Ｎ型層ＣＮはＮ−型層ＭＮよりも不純物濃度が高い。表面Ｐ＋型層ＵＰおよび裏面Ｐ＋型層ＬＰは、互いに同等の不純物濃度を有するが、ここでは、表面Ｐ＋型層ＵＰの方が、裏面Ｐ＋型層ＬＰよりも高い不純物濃度を有する。
アノード電極ＡＥＤに用いる材料としては、例えばＡｌ、ＡｌＳｉ（Ｓｉ含有率は０．５％〜１．５％）、ＡｌＣｕまたはＡｌＳｉＣｕが挙げられる。特に、アルミニウムが半導体基板ＳＢに拡散する現象（Ａｌスパイク）を防止する観点から、ＡｌＳｉを用いることが望ましい。カソード電極ＣＥＤは、例えば複数の金属膜を積層した積層構造を有し、例えば、半導体基板ＳＢの裏面側から順にＮｉ／Ｔｉ／Ｎｉ／Ａｕを積層した積層膜、または、半導体基板ＳＢの裏面側から順にＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕを積層した積層膜からなる。
＜半導体装置の動作および効果について＞
以下に、図２６〜図２９、図７、図８を用いて、比較例の半導体装置であるダイオードの構造およびその動作、並びに、比較例の半導体装置の問題点を説明する。図２６は、比較例の半導体装置であるダイオードの断面図である。図２７〜図２９は、比較例の半導体装置であるダイオードの動作を説明する断面図である。図７は、比較例の半導体装置の効果を説明するグラフである。図８は、本実施の形態および比較例の半導体装置の効果を説明するグラフである。
図２６に示すように、比較例のダイオードＤＩＯａは、表面Ｐ＋型層ＵＰ（図３参照）が形成されていない点と、裏面Ｐ＋型層ＬＰの幅Ｌ３が、図３に示す本実施の形態のダイオードＤＩＯの裏面Ｐ＋型層ＬＰの幅Ｌ１に比べて大きい点とを除いて、本実施の形態のダイオードＤＩＯ（図３参照）と同様の構造を有するＰＮ接合ダイオードである。すなわち、図２６に示すように、半導体基板ＳＢの主面の全面にはアノードＰ型層ＡＰが形成されており、アノードＰ型層ＡＰに接する半導体層であって、アノードＰ型層ＡＰよりもＰ型不純物濃度が高いＰ型層は形成されていない。
比較例のダイオードＤＩＯａは、順方向電圧を印加した際には、図２７に示すように動作する。つまり、順方向バイアスを印加した場合には、ダイオードＤＩＯａがオン状態となり、Ｎ−型層ＭＮ内において、電子は裏面Ｎ＋型層ＬＮ側からアノードＰ型層ＡＰ側に移動し、正孔はアノードＰ型層ＡＰ側から裏面Ｎ＋型層ＬＮ側に移動する。これにより、アノード電極ＡＥＤ側からカソード電極ＣＥＤ側に電流が流れる。
図７では、比較例のダイオードＤＩＯａに流れる電流のグラフが実線で示されている。上記のように順方向電圧が印加され、順方向電流が流れているときの電流のグラフは、図７の一部に示されている。つまり、図４に示すようなオン動作時には、図７の実線のグラフにおいて、１．４×１０−６〜１．５×１０−６秒の範囲に示すように、例えば２００Ａで一定の順方向電流が流れる。なお、図７において一点鎖線で示すグラフは、裏面Ｐ＋型層ＬＰを有しないダイオードの電流特性を示すものである。
ここで、図２７で破線により示すように、裏面Ｐ＋型層ＬＰの直上の半導体基板ＳＢにおいて、ダイオードＤＩＯａの動作中に他の領域に比べてキャリア密度が低い領域（以下、オフ領域ＯＦと呼ぶ）がある。オフ領域ＯＦは、直下にダイオードＤＩＯａを構成する裏面Ｎ＋型層ＬＮが形成されておらず、裏面Ｐ＋型層ＬＰが形成されているため、ダイオードとして機能せず、オフ状態となっている領域である。オフ領域ＯＦが存在すると、ダイオードの内部抵抗が増大するため、ダイオードＤＩＯａの動作時に導通損失が増大する。したがって、ダイオードＤＩＯａにおいて順方向電圧降下が大きくなる。
図に示す破線は伝導度変調が起こっている領域であり、オフ領域ＯＦの横の半導体基板ＳＢ内ではダイオードＤＩＯａがオン動作している。なお、オフ領域ＯＦはキャリア密度が０になっている訳ではなく、キャリア密度がオン動作部に比べて非常に低い状態にある。
破線で示す伝導変調領域、つまりオン動作領域とオフ領域ＯＦとの境界は、半導体基板ＳＢの裏面および主面のそれぞれの近傍において、横方向に広がっている。これに対し、Ｎ−型層ＭＮの厚さ方向における中央部において、オフ領域ＯＦは横方向に狭くなっている。これは、オン動作領域が、横方向に１５０μｍ程度拡がるためである。
図２８には、比較例のダイオードＤＩＯａにおいて、逆方向バイアスを印加した直後における電子および正孔の動きを示している。比較例のダイオードＤＩＯａに対し逆方向電圧を印加した場合には、Ｎ−型層ＭＮ内の電子はカソード電極ＣＥＤ側へ排出される方向に向かって移動し、Ｎ−型層ＭＮ内の正孔はアノード電極ＡＥＤ側へ排出される方向に向かって移動する。つまり、逆方向バイアスに切り替えた時には、図７の実線のグラフのうち、１．５×１０−６秒の直後のグラフに示すように、電流値が低下して一時的に逆方向に電流が流れる。
図２９には、図２８に示す状態の後であって、ダイオードＤＩＯａに流れる電流が約０Ａで一定になるまでの間、つまりリカバリー動作時の電子および正孔の動きを示している。すなわち、リカバリー動作時には、図７の実線のグラフのうち、１．６×１０−６秒の後、電流値が０Ａで一定になるまでの間のグラフに示すように電流が流れる。逆バイアス印加時には、電源からアノード電極ＡＥＤに電子が注入され、電源からカソード電極ＣＥＤに正孔が注入される。
このように、半導体基板ＳＢ内のキャリアは、半導体基板ＳＢ内でのキャリア再結合と、アノード電極ＡＥＤまたはカソード電極ＣＥＤへの排出とにより、半導体基板ＳＢ内のキャリアが減少していく。これにより、図２８に示す切り替え時の後、逆方向に流れていた電流の絶対値は徐々に小さくなり、その後電流は０Ａになる。リカバリー動作とは、順バイアスから逆バイアスに切り替えることで一時的に逆方向電流が流れた後、電流値が０Ａで一定になるまでの過程におけるダイオードＤＩＯａの動作を意味する。
図２８を用いて説明したように、ダイオードＤＩＯａに印加される電圧が逆バイアスに切り替わり、電子および正孔が移動し始めた後、図２９に示すように、電子はＮ型層ＣＮおよび裏面Ｎ＋型層ＬＮを順に通り、カソード電極ＣＥＤに達する。ここでは、リカバリー動作時において、電子は裏面Ｐ＋型層ＬＰを通過するのではなく、電子にとってポテンシャル障壁が小さい裏面Ｎ＋型層ＬＮへと流れる。
ここで、裏面Ｐ＋型層ＬＰの直上に存在していた電子は、裏面Ｐ＋型層ＬＰの直上のＮ型層ＣＮ内を、横方向に移動する。これにより、電子電流とＮ型層ＣＮとの抵抗成分により電圧降下（以下では、ＩＲ−ＤＲＯＰと呼ぶ）が生じる。図２９では、Ｎ−型層ＭＮ内の電子の一部であって、Ｎ型層ＣＮとの間でＩＲ−ＤＲＯＰを生じる電子の移動経路を破線で示している。また、Ｎ−型層ＭＮとＮ型層ＣＮとの境界において、当該電子の一部が移動することにより生じるＩＲ−ＤＲＯＰを太い実線の矢印で示している。
裏面Ｎ＋型層ＬＮと裏面Ｐ＋型層ＬＰとはカソード電極ＣＥＤを介して電気的にショートしているため、ＩＲ−ＤＲＯＰが０．７Ｖ（ビルトイン電圧）を超えると、裏面Ｎ＋型層ＬＮと裏面Ｐ＋型層ＬＰとの間、またはＮ型層ＣＮと裏面Ｐ＋型層ＬＰとの間におけるＰＮ接合が過渡的にオンする。その結果として、カソード電極ＣＥＤから裏面Ｐ＋型層ＬＰに正孔が注入され、プラズマ領域がカソード近傍に形成される。つまり、ＩＲ−ＤＲＯＰが生じることで、裏面Ｐ＋型層ＬＰから正孔が強制的に注入され、正孔密度が高くなる。
比較例のダイオードＤＩＯａでは、裏面Ｐ＋型層ＬＰを設けていることで、リカバリー動作時において、カソード電極ＣＥＤから裏面Ｐ＋型層ＬＰに正孔が注入されてプラズマ領域がカソード近傍に形成される。これにより、プラズマ領域で空乏層が止まるため、裏面電界を緩和することができる。また、裏面Ｐ＋型層ＬＰから正孔が注入されて電流が流れることで、電流の発振（リンギング）を抑制することができる。つまり、リカバリー動作時においてソフトリカバリー化を実現することができる。また、半導体基板ＳＢの裏面全面積に対する裏面Ｐ＋型層ＬＰの面積占有率とリカバリー動作時のテイル電流成分とには相関があり、裏面Ｐ＋型層ＬＰの面積占有率を減少することで電子排出抵抗低減による過剰なテイル電流成分を低減する効果を得ることができる。
ここでは、これらの電界緩和効果、電流発振抑制効果、ソフトリカバリー化の効果、およびテイル電流成分の低減効果などの効果をまとめて、正孔注入効果と呼ぶ。つまり、比較例のダイオードＤＩＯａは、裏面正孔注入型ダイオードであり、裏面Ｐ＋型層ＬＰを形成することにより、リカバリー動作時に正孔注入効果を得るものである。
ここでいうテイル電流とは、図７の実線のグラフに示すように、時間の経過に従って電流が正から負に変化し、その後０Ａに戻る直前に、絶対値の低い負の電流が長時間流れることをいう。
ダイオードをオン状態からオフ状態に切り替えた際には、電流が瞬時に０Ａとなり、その後も電流が０Ａで安定していることが理想とされる。しかし実際には半導体基板内のキャリアを排出する際に逆方向に電流が流れるため、損失（スイッチング損失）が発生する。当該損失は、当該負の電流の絶対値が大きい程増大し、また、当該負の電流が流れている時間が長い程増大する。したがって、テイル電流が流れる時間が長くなると、損失も増大する。
ここでいう上記の損失とは、図７の実線のグラフに示すように、ダイオードをオフ状態に切り替えた際、電流が一旦逆方向に流れることによる電気的損失または熱的損失などをいう。
リンギングとは、図７の一点鎖線のグラフに示すように、ダイオードに逆方向電圧を印加して負の電流が流れた後、電流が０Ａになる際に、電流が０Ａ付近で発振する現象をいう。裏面Ｐ＋型層を設けておらず、半導体基板の裏面全体にＮ＋型層を形成したダイオードでは、正孔注入効果を得ることができないため、当該一点鎖線のグラフに示すように、逆バイアスへの切り替え後に流れる逆方向電流が大きくなり、さらに、当該逆方向電流が減少して電流が０Ａになる際にリンギングが生じる。つまり、リンギングは、リカバリー動作時にキャリアが急激にアノード側またはカソード側に抜けることにより生じる。
リンギングが生じた場合、半導体装置においてノイズおよび電磁波が発生する問題、並びに、半導体装置の経年劣化が早まる問題が生じる。一点鎖線で示すグラフの特性を有する、裏面Ｐ＋型層ＬＰを有しないダイオードでは、リンギングを防ぐために半導体基板の膜厚を大きくすることが考えられる。しかし半導体基板の膜厚を大きくするとダイオードの内部抵抗が増大するため、ダイオードの動作時における順方向降下電圧が増加し、導通損失の増大が生じる。
これに対し、比較例のダイオードＤＩＯａでは裏面Ｐ＋型層ＬＰを設けているため、ソフトリカバリー化およびリンギングの発生防止が可能である。つまり、上記正孔注入効果が得られる。しかし、比較例のダイオードＤＩＯａでは以下のような問題点がある。すなわち、裏面正孔注入型ダイオードでは、半導体基板ＳＢの裏面側のカソード層内に裏面Ｐ＋型層ＬＰを有するため、オン動作時（図２７参照）に裏面Ｎ＋型層から注入される電子の横方向拡散距離の関係から、裏面Ｐ＋型層ＬＰの直上の領域がダイオードとして有効に機能し難く、無効領域化する。
すなわち、図２７に示す裏面Ｐ＋型層ＬＰを有するダイオードＤＩＯａでは、裏面Ｐ＋型層ＬＰの直上においてダイオードＤＩＯａが動作しないオフ領域ＯＦが生じるため、ダイオードＤＩＯａの順方向降下電圧ＶＦが増大する問題がある。また、裏面Ｐ＋型層ＬＰは、半導体基板ＳＢ内の正孔にとってポテンシャル障壁が小さく、カソード電極ＣＥＤへの抜け道となるため、これによりダイオードＤＩＯａの順方向降下電圧ＶＦが増大する。
また、裏面Ｐ＋型層ＬＰは、半導体基板ＳＢ内の電子にとってキャリアバリア層となるため、電子がカソード電極ＣＥＤ側に抜けるのが遅くなり、リカバリー動作時の電流のテイル成分（テイル電流成分）が増大する。したがって、ダイオードＤＩＯａをオフ状態にした際、電流値が０Ａになるまでの損失が大きい問題がある。
このような比較例のダイオードＤＩＯａを用いた半導体装置では、必要な耐圧を保つのに十分な膜厚まで半導体ウエハを薄化し、半導体基板ＳＢの裏面の全面積に対する裏面Ｐ＋型層ＬＰの面積占有率を一定以上（例えば２０％以上）確保することで、正孔注入効果を得つつ、順方向電圧降下を低減することが考えられる。裏面Ｐ＋型層ＬＰの面積占有率は、複数の裏面Ｐ＋型層ＬＰの面積の合計の面積を、ダイオードＤＩＯａが形成された半導体チップの裏面の全面積で割って算出される割合である。
ここで、裏面正孔注入型ダイオードの順方向電圧降下を低減し、当該ダイオードの微細化・高性能化を実現するためには、裏面Ｐ＋型層の面積占有率を縮小させることが一つの課題となる。裏面Ｐ＋型層の面積占有率は、十分な正孔注入効果を得ることができる範囲において、必要最低限であることが望ましいが、上記比較例のダイオードでは、裏面Ｐ＋型層の面積占有率を低減することは困難である。以下では、裏面Ｐ＋型層の面積占有率を低減することは困難である理由を、オン動作時の正孔分布をシミュレーションした結果のグラフである図８を用いて以下に説明する。
図８では、比較例のダイオードのシミュレーション結果のグラフを破線で示し、本実施の形態のダイオードのシミュレーション結果のグラフを実線で示している。図８の縦軸は、半導体基板内の正孔の分布密度を示しており、横軸は、１つの裏面Ｐ＋型層を含む１つのダイオードセルを半分に分割した場合の、半導体基板の主面に沿う方向における一方の端部から当該ダイオードセルの中心までの距離Ｘを示している。つまり、図８は、同方向において、図３または図２６に示すダイオードの一方の端部から裏面Ｐ＋型層の中心部までの位置に対応する。図８では、横軸の距離Ｘが０〜１００μｍの領域が、裏面Ｎ＋型層に対応し、１００μｍ〜２５０μｍの領域が、裏面Ｐ＋型層に対応する。
図８の破線のグラフに示すように、比較例のダイオードＤＩＯａ（図２７参照）では、カソード電極と接する裏面Ｎ＋型層と裏面Ｐ＋型層の境界（横軸の１００μｍの位置）を基準として、裏面Ｐ＋型層の内側方向に１５０μｍ程度の位置でキャリア濃度は１桁程度低下している。つまり、比較例のダイオードＤＩＯａの構造は、裏面正孔注入のトリガーとなるキャリア濃度（電子・正孔濃度）が低く、十分な正孔注入効果が得られない構造であることが分かる。
すなわち、十分な正孔注入効果を得つつ、裏面Ｐ＋型層の面積占有率を低減するためには、半導体基板内に供給するキャリアの量を増やし、キャリア濃度を高める必要がある。比較例のダイオードＤＩＯａでは、裏面Ｐ＋型層の端部近傍において大きい正孔注入量を得られるが、図８に示すように、横方向における裏面Ｐ＋型層の中央部近傍では、殆ど正孔を注入することができない。
したがって、比較例のように、裏面のみに高濃度のＰ型層（裏面Ｐ＋型層）を形成する場合には、十分な正孔注入効果を得るために、半導体基板の裏面における裏面Ｐ＋型層の面積占有率が一定以上必要である。裏面Ｐ＋型層の面積占有率が大きくなると、オフ領域ＯＦ（図２７参照）が増大してダイオードの内部抵抗が大きくなる。よって、比較例のダイオードでは、十分な正孔注入効果を得ることを重視すると、ダイオードの順方向電圧降下を防ぐために裏面Ｐ＋型層の面積占有率を低減することは困難である。
このように、ダイオードの裏面Ｐ＋型層の面積占有率を低減することで順方向電圧降下を低減することと、リカバリー動作時の電子排出抵抗低減による過剰なテイル電流成分を低減するなどの正孔注入効果を得ることとは、トレードオフの関係にある。例えば、裏面Ｐ＋型層の面積占有率を低減すると十分な正孔注入効果を得ることができないため、半導体基板の膜厚を大きくしてソフトリカバリー化する必要がある。
また、実際には図８に示すようなキャリア分布をもつため、最も大きい正孔注入量が得られるのは、裏面Ｐ＋型層の端部近傍である。つまり、裏面Ｐ＋型層の幅の中心部において最も高い正孔注入効果が得られる訳ではなく、裏面Ｐ＋型層の幅が長い方が高い正孔注入効果が得られる訳ではない。よって、裏面Ｐ＋型層の幅を必要最低限だけ確保した構造に最適化することで、ダイオードの順方向電圧降下を低減および当該ダイオードの微細化などを実現することができる。
次に、図４〜図６を用いて、本実施の形態の半導体装置であるダイオードの動作について説明し、さらに、図８および図９に示すグラフを用いて、本実施の形態の半導体装置の動作および効果について説明する。図４には、順方向電圧を印加した場合のダイオードＤＩＯの断面を示す。図５および図６には、逆方向電圧を印加した場合のダイオードＤＩＯの断面を示す。図４〜図６では、半導体基板ＳＢ内での正孔および電子の動きを示している。図８、図９は、本実施の形態の半導体装置の効果を説明するグラフである。
本実施の形態の半導体装置では、上記比較例と異なり、図３に示すように、裏面Ｐ＋型層ＬＰの直上の半導体基板ＳＢの主面において、アノードＰ型層ＡＰよりも不純物濃度が高い表面Ｐ＋型層ＵＰを形成している。図４〜図６では、半導体基板内のオフ領域を示していないが、本実施の形態においては、上記比較例（図２７〜図２９参照）よりも狭い範囲にオフ領域が形成されると考えられる。
まず、図４を用いて、順方向バイアス時のダイオードＤＩＯの動作について説明する。図４には、ダイオードＤＩＯのアノード電極ＡＥＤに正の電圧を印加し、カソード電極ＣＥＤに負の電圧を印加した場合、つまりダイオードＤＩＯに順方向電圧を印加した場合における、半導体基板ＳＢ内での電子および正孔の動きを示している。このとき、アノード電極ＡＥＤ側から半導体基板ＳＢ内に正孔が注入され、カソード電極ＣＥＤ側から半導体基板ＳＢ内に電子が注入される。このように順方向バイアスを印加した場合には、ダイオードＤＩＯがオン状態となり、Ｎ−型層ＭＮ内において、電子は裏面Ｎ＋型層ＬＮ側からアノードＰ型層ＡＰ側に移動し、正孔はアノードＰ型層ＡＰ側から裏面Ｎ＋型層ＬＮ側に移動する。これにより、アノード電極ＡＥＤ側からカソード電極ＣＥＤ側に電流が流れる。
このとき、正孔はアノードＰ型層ＡＰから順にＮ−型層ＭＮおよびＮ型層ＣＮを通り、その後裏面Ｎ＋型層ＬＮに達する。また、電子は、裏面Ｎ＋型層ＬＮから順にＮ型層ＣＮおよびＮ−型層ＭＮを通り、その後アノードＰ型層ＡＰに達する。図４に示すようなオン動作時には、例えば２００Ａで一定の順方向電流が流れる。
次に、図５および図６を用いて、逆方向バイアス時のダイオードＤＩＯの動作について説明する。図５および図６には、ダイオードＤＩＯのアノード電極ＡＥＤに負の電圧を印加し、カソード電極ＣＥＤに正の電圧を印加した場合、つまり逆方向電圧を印加した場合における、半導体基板ＳＢ内での電子および正孔の動きを示している。
図５には、逆方向バイアスを印加した直後における電子および正孔の動きを示している。図５に示すように、逆バイアス印加時には、Ｎ−型層ＭＮ内の電子はカソード電極ＣＥＤ側へ排出される方向に向かって移動し、Ｎ−型層ＭＮ内の正孔はアノード電極ＡＥＤ側へ排出される方向に向かって移動する。このことは、逆バイアスに切り替えた直後において、一時的にダイオードＤＩＯにおいてカソード電極ＣＥＤ側からアノード電極ＡＥＤ側に電流が流れることを意味する。つまり、逆方向バイアスに切り替えた時には、電流値が低下して一時的に逆方向に電流が流れる。その後、図６に示すリカバリー動作を経た後は、Ｎ−型層ＭＮ内にはＮ−型層ＭＮの不純物濃度によって決まる幅まで空乏層が拡がり、ダイオードＤＩＯに流れる電流はほぼ０Ａとなる。
図６には、図５に示す状態の後であって、ダイオードＤＩＯに流れる電流が約０Ａで一定になるまでの間、つまりリカバリー動作時の電子および正孔の動きを示している。逆バイアス印加時には、電源からアノード電極ＡＥＤに電子が注入され、電源からカソード電極ＣＥＤに正孔が注入される。その後、半導体基板ＳＢ内のキャリアがアノード電極ＡＥＤまたはカソード電極ＣＥＤに排出され、半導体基板ＳＢ内のキャリアが減少していくことで、図５に示す切り替え時の後、逆方向に流れていた電流の絶対値は徐々に小さくなり、その後電流は０Ａになる。
図５を用いて説明したように、ダイオードＤＩＯに印加される電圧が逆バイアスに切り替わり、電子および正孔が移動し始めた後、図６に示すように、電子はＮ型層ＣＮおよび裏面Ｎ＋型層ＬＮを順に通り、カソード電極ＣＥＤに達する。ここでは、リカバリー動作時において、電子は裏面Ｐ＋型層ＬＰを通過するのではなく、電子にとって流れやすい裏面Ｎ＋型層ＬＮへと流れる。
このとき、電子電流とＮ型層ＣＮとの抵抗成分によりＩＲ−ＤＲＯＰが発生する。図６では、Ｎ−型層ＭＮ内の電子の一部であって、Ｎ型層ＣＮとの間でＩＲ−ＤＲＯＰを生じる電子の移動経路を破線で示している。また、Ｎ−型層ＭＮとＮ型層ＣＮとの境界において、当該電子の一部が移動することにより生じるＩＲ−ＤＲＯＰを太い実線の矢印で示している。
裏面Ｎ＋型層ＬＮと裏面Ｐ＋型層ＬＰとはカソード電極ＣＥＤを介して電気的にショートしているため、ＩＲ−ＤＲＯＰが０．７Ｖ（ビルトイン電圧）を超えると、裏面Ｎ＋型層ＬＮと裏面Ｐ＋型層ＬＰとの間、またはＮ型層ＣＮと裏面Ｐ＋型層ＬＰとの間におけるＰＮ接合が過渡的にオンする。その結果として、カソード電極ＣＥＤから裏面Ｐ＋型層ＬＰに正孔が注入され、プラズマ領域がカソード近傍に形成される。
これにより、プラズマ領域で空乏層が止まるため、裏面電界を緩和し、また、電流の発振（リンギング）を抑制することができる。つまり、リカバリー動作時においてソフトリカバリー化を実現することができる。また、裏面からの正孔注入効果を高めることで、裏面Ｐ＋型層ＬＰの面積占有率を減少することができるため、リカバリー動作時の電子排出抵抗低減による過剰なテイル電流成分を低減する効果を得ることができる。上記比較例の半導体装置では、十分な正孔注入効果を得て、かつ裏面Ｐ＋型層ＬＰの面積占有率を３０％未満に設定することは困難であるが、本実施の形態の半導体装置では裏面からの正孔注入効果を高めることができるため、十分な正孔注入効果を得て、かつ裏面Ｐ＋型層ＬＰの面積占有率を３０％未満に設定することができる。
このように、本実施の形態のダイオードＤＩＯは、裏面正孔注入型ダイオードであり、裏面Ｐ＋型層ＬＰを形成し、かつ表面Ｐ＋型層ＵＰを形成することにより、正孔注入効果をより効果的に得るものである。
裏面からの正孔注入効果を高める観点から、図３に示すように、裏面Ｐ＋型層ＬＰと表面Ｐ＋型層ＵＰとは、平面視において重なることが好ましい。具体的には、横方向における裏面Ｐ＋型層ＬＰの端部の直上に表面Ｐ＋型層ＵＰが存在していることで、正孔注入効果を高めることができる。
ここで、本実施の形態の半導体装置の効果を、図８および図９を用いて説明する。
図９に示すグラフの縦軸はダイオードに流れる電流を示し、横軸はアノードに印加する順方向電圧を表わしている。図９では、本実施の形態のダイオードＤＩＯ（図４参照）の電流特性を実線で示し、上記比較例のダイオードＤＩＯａ（図２７参照）の電流特性を破線で示している。図９に示すグラフは、本実施の形態および比較例のダイオードの、順方向バイアス時の電流特性である。ただし、図９における本実施の形態のダイオードと比較例のダイオードとは、半導体基板の裏面の全面積における裏面Ｐ＋型層の占有率がいずれも同じ状態で電流特性を計測している。
図９に示すように、本実施の形態のダイオードと比較例のダイオードとでは、順方向バイアス印加時において、電流特性に殆ど差がない。すなわち、図３に示す本実施の形態のダイオードＤＩＯのように表面Ｐ＋型層ＵＰを形成しても、順バイアス時の特性が悪化することはない。
図９より、本実施の形態のダイオードにおいて、半導体基板の裏面の全面積における裏面Ｐ＋型層の占有率を低減すれば、裏面Ｐ＋型層を設けたことにより生じるオフ領域を縮小することができるため、比較例のダイオードに比べて順方向電圧降下を低減することができることが分かる。
図８では、本実施の形態のダイオードＤＩＯ（図３参照）のオン動作時の正孔分布をシミュレーションした結果を、実線のグラフで示している。図８に示すように、カソード側内の裏面Ｐ＋型層ＬＰ（図３参照）に対応するように、アノード側に表面Ｐ＋型層ＵＰ（図３参照）を配置することで、オン動作時における順方向電圧降下を防ぎつつ、表面Ｐ＋型層ＵＰからの正孔注入により、裏面Ｐ＋型層ＬＰの直上のキャリア濃度（＝電子・正孔濃度）を高めることができる。特に、横方向において裏面Ｐ＋型層ＬＰの端部よりも裏面Ｐ＋型層ＬＰの中心部に近い領域で、キャリア濃度を高めることができる。
図８において破線で示される比較例では、裏面Ｐ＋型層の端部でのキャリア濃度に比べて、当該端部から裏面Ｐ＋型層の内側方向に１５０μｍ程度離れた位置では、キャリア濃度が１桁程度低下していた。これに対し、実線で示される本実施の形態のダイオードＤＩＯでは、裏面Ｐ＋型層の端部から裏面Ｐ＋型層の内側方向に１５０μｍ程度離れた位置において、比較例よりもキャリア濃度を高めることができる。
これは、表面Ｐ＋型層ＵＰを形成し、裏面Ｐ＋型層ＬＰの直上のキャリア濃度を高めたことで、半導体基板ＳＢ（図３参照）の裏面からの正孔注入効果が促進されるためである。半導体基板ＳＢ内のキャリア濃度が高まることで、比較例のダイオード（図２７参照）に比べ、順方向電圧印加時において、所定の幅の裏面Ｐ＋型層ＬＰに対して形成されるオフ領域の幅が小さくなる。つまり、半導体基板ＳＢ内においてダイオードとして有効に動作する部分が大きくなるため、裏面Ｐ＋型層ＬＰを形成したことに起因する順方向電圧降下を防ぐことができる。
なお、図３に示す半導体基板ＳＢの主面に沿う方向における裏面Ｐ＋型層ＬＰの幅Ｌ１は、ダイオードＤＩＯの動作時の半導体基板ＳＢ内における電子の横方向拡散を考慮した場合、２００〜４００μｍの範囲であることが好ましく、具体的には、３００μｍ程度であることが最適であると考えられる。
また、リカバリー動作時には、裏面からの正孔注入効果が促進されることで、プラズマ領域がカソード近傍に形成されやすくなる。これにより、裏面電界をより緩和することが可能となり、また、電流の発振（リンギング）をさらに抑制することができる。つまり、リカバリー動作時においてさらなるソフトリカバリー化を実現することができる。また、リカバリー動作時の電子排出抵抗低減によるテイル電流成分をより低減することができる。よって、ソフトリカバリー化およびテイル電流成分の低減により、リカバリー動作時の損失を低減することができる。
したがって、十分な正孔注入効果を得つつ、比較例に比べて裏面Ｐ＋型層ＬＰの占有率を低く設定することが可能となる。よって、裏面Ｐ＋型層ＬＰの幅を狭め、裏面Ｐ＋型層ＬＰの占有率を低減することで、図２７に示すオフ領域の幅をより狭めることができる。このため、裏面Ｐ＋型層ＬＰの裏面占有率を低くしても、ダイオードＤＩＯの順方向電圧降下を低減することができ、かつ、十分な正孔注入効果を得ることができる。
例えば、半導体チップＣＰ（図１参照）の裏面の全面積に対する裏面Ｐ＋型層ＬＰの面積占有率は、５〜９０％であり、かつ、半導体チップＣＰの主面の全面積に対する表面Ｐ＋型層ＵＰの面積占有率は、裏面Ｐ＋型層ＬＰの面積占有率以下である。具体的には、本実施の形態では、裏面Ｐ＋型層ＬＰの裏面面積占有率を１０％とすることができる。この場合、表面Ｐ＋型層ＵＰの主面面積占有率は１０％以下である。このように、裏面Ｐ＋型層ＬＰの裏面面積占有率を例えば１０％にまで低減することができるため、オン状態のダイオードＤＩＯにおいて、オフ領域を小さくすることができる。したがって、ダイオードＤＩＯ内の導通損失を低減し、順方向電圧降下を低減することができる。
ここでいう裏面Ｐ＋型層ＬＰの面積占有率は、複数の裏面Ｐ＋型層ＬＰの平面視における面積の合計の面積を、ダイオードＤＩＯが形成された半導体チップＣＰの裏面の全面積で割って算出される割合である。また、表面Ｐ＋型層ＵＰの面積占有率は、複数の表面Ｐ＋型層ＵＰの平面視における面積の合計の面積を、ダイオードＤＩＯが形成された半導体チップＣＰの主面の全面積で割って算出される割合である。
上記のように、比較例のダイオードでは、順方向電圧降下を低減すること、および十分な正孔注入効果を得ることは、トレードオフの関係にあるが、本実施の形態ではこれらの両方を実現することができるため、ダイオードＤＩＯの性能を向上させつつ、ダイオードＤＩＯを含む半導体チップＣＰ（図１参照）を微細化することができる。よって、半導体装置の性能を向上させることができる。
このように、本実施の形態は、表面Ｐ＋型層ＵＰをオンさせて、リカバリー動作時における半導体基板内への正孔注入量を増大させるために、表面Ｐ＋型層ＵＰを設けるものである。つまり、本実施の形態の表面Ｐ＋型層ＵＰは、半導体基板の主面のＰ型層の一部をオンさせないことで、アノード側からの正孔注入量を低減するために設けるものではない。アノード電極における電流密度が所定の値よりも高い場合には、表面Ｐ＋型層ＵＰがオンする。
ここで、図３に示す各層の不純物濃度（ピーク濃度）の関係について説明する。アノードＰ型層ＡＰの不純物濃度をＰ１、表面Ｐ＋型層ＵＰの不純物濃度をＰ２とした場合、十分な正孔注入効果を得るためには、Ｐ１／Ｐ２は、０．０００１〜０．０１の範囲であることが好ましい。したがって、例えば、アノードＰ型層ＡＰの不純物濃度は１．０×１０１６〜１．０×１０１８／ｃｍ３とし、表面Ｐ＋型層ＵＰおよび裏面Ｐ＋型層ＬＰのそれぞれのＰ型不純物の濃度は、例えば１．０×１０１９〜１．０×１０２１／ｃｍ３とする。
Ｎ−型層ＭＮはドリフト層であるため、各耐圧で最適化された不純物濃度となり、Ｎ型層ＣＮは各耐圧の逆方向電圧でパンチスルーしない程度の不純物濃度であることが求められる。したがって、Ｎ型層ＣＮのＮ型不純物の濃度は、例えば１．０×１０１６〜１．０×１０１８／ｃｍ３とする。また、後述する半導体装置の製造工程に起因して、裏面Ｐ＋型層ＬＰの不純物濃度は、裏面Ｎ＋型層ＬＮの不純物濃度よりも大きくなる。
＜半導体装置の製造方法について＞
以下に、図１０〜図１７を用いて、本実施の形態の半導体装置の製造方法を説明する。図１０〜図１７は、本実施の形態の半導体装置であるダイオードの製造工程を示す断面図である。
まず、図１０に示すように、半導体基板ＳＢを準備する。半導体基板ＳＢは、例えば単結晶シリコン（Ｓｉ）からなる。半導体基板ＳＢには、ＣＺ法、ＭＣＺ法、ＦＺ法またはエピタキシャル成長法などにより形成された単結晶シリコンを用いることができる。半導体基板ＳＢを構成する結晶のＮ型の不純物濃度は、３．２９×１０１３〜４．６６×１０１４／ｃｍ３程度であり、半導体基板ＳＢの抵抗値は、例えば１０〜１４０Ωｃｍである。当該不純物濃度および当該抵抗値は、半導体装置の用途に応じて適宜選択することができる。半導体基板ＳＢ内の全体に、Ｎ−型層ＭＮが形成されている。
次に、図１１に示すように、半導体基板ＳＢの主面を酸化することで、半導体基板ＳＢ上に、絶縁膜ＴＦを形成する。絶縁膜ＴＦは酸化シリコン膜からなり、後のイオン注入用では、スルー酸化膜として用いられる。つまり、絶縁膜ＴＦを形成することで、後のイオン注入工程により半導体基板ＳＢの主面がダメージを受けることを防ぐことができる。
続いて、半導体基板ＳＢの主面に対し、Ｐ型の不純物（例えばＢ（ホウ素））をイオン注入することで、半導体基板ＳＢの主面にアノードＰ型層ＡＰを形成する。つまり、アノードＰ型層ＡＰはＰ型の半導体層であり、半導体基板ＳＢ内においてＮ−型層ＭＮ上に形成されている。アノードＰ型層ＡＰは、後に半導体基板ＳＢの主面に接するように形成する金属膜からなるアノード電極に対し、オーミックに接続することが可能な範囲の不純物濃度で形成する。したがって、アノードＰ型層ＡＰの不純物濃度は、１．０×１０１６〜１．０×１０１８／ｃｍ３であることが望ましい。
次に、図１２に示すように、絶縁膜ＴＦ上にフォトレジストパターン（図示しない）を形成した後、当該パターンをマスクとして、半導体基板ＳＢの主面の一部にＰ型の不純物（例えばＢ（ホウ素））を比較的高い濃度でイオン注入する。その後、当該パターンを除去する。続いて、活性化アニールを行う。これにより、半導体基板ＳＢの主面の一部に、表面Ｐ＋型層ＵＰを形成する。
表面Ｐ＋型層ＵＰは、アノードＰ型層ＡＰよりも形成深さが浅い半導体層である。つまり、表面Ｐ＋型層ＵＰとＮ−型層ＭＮとの間にはアノードＰ型層ＡＰが介在しており、表面Ｐ＋型層ＵＰとＮ−型層ＭＮとは、互いに接していない。ここでは図示を省略するが、半導体基板ＳＢの主面には複数の表面Ｐ＋型層ＵＰを形成する。表面Ｐ＋型層ＵＰのＰ型不純物の濃度は、例えば１．０×１０１９〜１．０×１０２１／ｃｍ３である。表面Ｐ＋型層ＵＰは、後に形成する裏面Ｐ＋型層ＬＰと平面視において重なる位置に形成する。
次に、図１３に示すように、絶縁膜ＴＦを除去した後、スパッタリング法などを用いて、半導体基板ＳＢの主面上にアノード電極ＡＥＤを形成する。アノード電極ＡＥＤに用いる材料としては、例えばＡｌ、ＡｌＳｉ（Ｓｉ含有率は０．５％〜１．５％）、ＡｌＣｕまたはＡｌＳｉＣｕが挙げられる。半導体基板ＳＢ内のシリコンとアノード電極ＡＥＤのアルミニウム間での相互拡散現象（Ａｌスパイク）を防止する観点から、ＡｌＳｉを用いることが望ましい。アノード電極ＡＥＤは、半導体基板ＳＢの主面に形成されたアノードＰ型層ＡＰおよび表面Ｐ＋型層ＵＰのそれぞれの上面に接している。その後、水素（Ｈ２）雰囲気においてアニールを行う。当該アニールは、例えば４００℃以上の温度で、３０分以上行うことが好ましい。
次に、図１４に示すように、半導体基板ＳＢの裏面を研削することで、半導体基板を薄膜化する。ここでは、耐圧で律速するまで薄ウエハ化することが好ましい。つまり、後に形成するダイオードＤＩＯを含む半導体素子において必要な耐圧を保つことができる範囲で、半導体基板ＳＢを薄膜化する。これにより当該ダイオードＤＩＯの内部抵抗を低減し、順方向電圧の増加を防ぐことができる。
つまり、ここでは、耐圧で律速するまで半導体ウエハを薄膜化する。後述する裏面Ｐ＋型層ＬＰ（図１６参照）を設けないＰｉＮ型のダイオードでは、ソフトリカバリー化するために、キャリア蓄積層として用いられる半導体ウエハがある程度の厚さを有している必要がある。このようなＰｉＮ型ダイオードの半導体基板は、例えば、耐圧６００Ｖのダイオードでは９０μｍ、耐圧１２００Ｖのダイオードでは１３０μｍ、耐圧１８００Ｖのダイオードでは１８０μｍ程度の膜厚を有している必要がある。
これに対し本実施の形態では、後述する裏面Ｐ＋型層ＬＰ（図１６参照）を設けることで、ソフトリカバリー化を実現することができるため、半導体基板ＳＢを厚くする必要がない。つまり、耐圧で律速するまで半導体基板を薄くすることができる。したがって、例えば、耐圧６００Ｖのダイオードでは５０μｍ、耐圧１２００Ｖのダイオードでは１００μｍ、耐圧１８００Ｖのダイオードでは１４５μｍまで半導体基板を薄膜化することが可能である。半導体基板を薄膜化することで、後に形成するダイオードの内部抵抗を低減することができるため、裏面Ｐ＋型層ＬＰを設けないＰｉＮ型ダイオードに比べて、ダイオードの導通損失を低減することができる。
半導体素子の耐圧は結晶濃度（不純物濃度）に依存する。つまり、半導体素子の耐圧は結晶抵抗率に依存する。このため、それらの要素を考慮し、素子の耐圧を６００〜２０００Ｖと想定する場合には、例えば、半導体基板（半導体ウエハ）ＳＢの厚さを、４０〜２００μｍとすることが望ましい。
続いて、半導体基板ＳＢの主面の反対側の裏面の全面に、Ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））をイオン注入することで、半導体基板ＳＢの裏面にＮ型層ＣＮを形成する。つまり、半導体基板ＳＢ内において、Ｎ−型層ＭＮの下にＮ型層ＣＮを形成する。
Ｎ型層ＣＮは、二つの役割を有する。一つは、ダイオードに逆方向電圧を印加した際に空乏層が半導体基板ＳＢ内で伸長することを防ぐ役割であり、もう一つは、リカバリー動作時において、半導体基板ＳＢの裏面からの正孔注入を誘起するための抵抗成分、つまりシート抵抗としての役割である。そのため、Ｎ型層ＣＮの不純物濃度は、例えば１．０×１０１６〜１．０×１０１８／ｃｍ３であることが望ましい。この後、レーザーアニールによる活性化（第１アニール）を実施してもよい。
なお、図１４を用いて説明した上記の工程、および、以下に図１５〜図１７を用いて説明する工程では、半導体基板ＳＢの上下をひっくり返し、裏面を上側に向けて、イオン注入または成膜などを行う。ただし、ここではそれらの工程においても、アノードＰ型層ＡＰが形成された半導体基板ＳＢの主面を上側として説明し、その反対側の面である裏面を下側として説明する。また、上記のように図１４〜図１７を用いて説明する工程では半導体基板ＳＢの裏面を上に向けて各処理を行うが、図１４〜図１７では、半導体基板ＳＢを図１０〜図１３と同様の向きで示している。
次に、図１５に示すように、半導体基板ＳＢの主面の反対側の裏面の全面に、Ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的高い濃度でイオン注入することで、半導体基板ＳＢの裏面に裏面Ｎ＋型層ＬＮを形成する。つまり、半導体基板ＳＢ内において、Ｎ型層ＣＮの下に裏面Ｎ＋型層ＬＮを形成する。言い換えれば、半導体基板ＳＢの裏面からの形成深さは、裏面Ｎ＋型層ＬＮの方がＮ型層ＣＮよりも浅い。裏面Ｎ＋型層ＬＮは、表面Ｐ＋型層ＵＰの直下にも、表面Ｐ＋型層ＵＰに対し隣接するアノードＰ型層ＡＰの直下にも形成される。
裏面Ｎ＋型層ＬＮは半導体基板ＳＢの裏面からの電子注入を行うカソード層としての役割を有する。次に図１６を用いて説明する工程にて、裏面Ｎ＋型層ＬＮの一部をＰ型に反転する必要があるため、裏面Ｎ＋型層ＬＮのＮ型不純物の濃度は、例えば１．０×１０１８〜１．０×１０２１／ｃｍ３の範囲が好ましい。この後、レーザーアニールによる活性化（第２アニール）を実施してもよい。
次に、図１６に示すように、半導体基板ＳＢの裏面をフォトレジストパターン（図示しない）により覆った後、当該パターンをマスクとして、半導体基板ＳＢの裏面の一部にＰ型の不純物（例えばＢ（ホウ素））を比較的高い濃度でイオン注入する。その後、当該パターンを除去する。続いて、レーザーアニールにより活性化（第３アニール）を行う。これにより、半導体基板ＳＢの主面の一部に、裏面Ｐ＋型層ＬＰを形成する。
このとき、裏面Ｐ＋型層ＬＰを表面Ｐ＋型層ＵＰの直下に形成するように、上記フォトレジストパターンの形成位置を調整する。すなわち、裏面Ｐ＋型層ＬＰと表面Ｐ＋型層ＵＰとのそれぞれの終端部は、平面視において重なる。裏面Ｐ＋型層ＬＰのＰ型不純物の濃度は、例えば１．０×１０１８〜１．０×１０２１／ｃｍ３の範囲が好ましい。ただし、上記のように裏面Ｎ＋型層ＬＮを反転させて裏面Ｐ＋型層ＬＰを形成するため、裏面Ｎ＋型層ＬＮの不純物濃度は、裏面Ｐ＋型層ＬＰの不純物濃度よりも低くなる。
次に、図１７に示すように、半導体基板ＳＢの裏面に接するように、例えばスパッタリング法を用いて、半導体基板ＳＢの裏面の下にカソード電極ＣＥＤを形成する。カソード電極ＣＥＤは、例えば複数の金属膜を積層した積層構造を有し、例えば、半導体基板ＳＢの裏面側から順にＮｉ／Ｔｉ／Ｎｉ／Ａｕを積層した積層膜、または、半導体基板ＳＢの裏面側から順にＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕを積層した積層膜からなる。
以上により、本実施の形態の半導体装置であるダイオードＤＩＯを形成する。ダイオードＤＩＯは、半導体基板ＳＢ内に形成されたアノードＰ型層ＡＰを含むＰ型層と、Ｎ−型層ＭＮ、Ｎ型層ＣＮおよび裏面Ｎ＋型層ＬＮを含むＮ型層とのＰＮ接合により構成されるＰＮ接合ダイオードであり、さらに裏面Ｐ＋型層ＬＰおよび表面Ｐ＋型層ＵＰを有している。
ここで、図１４、図１５および図１６のそれぞれの工程の後には、上述したように、レーザーを用いて第１、第２および第３アニールを行う機会があり、その３回の機会のうちに、２回レーザーアニールを行うことが好ましい。これらの熱処理はＮ型層ＣＮを活性化させることを主な目的として行うものである。これにより、Ｎ型層ＣＮの不純物活性化率を６０〜７０％に高めることで、ダイオードＤＩＯの特性を向上させることが可能となる。
つまり、Ｎ型層ＣＮのうち、活性化していない部分ではＮ型層ＣＮなどを形成するためのイオン注入による欠陥が残るため、リカバリー動作時に裏面Ｐ＋型層ＬＰからＮ型層ＣＮに正孔が注入されることが妨げられる結果、正孔注入効果が十分に得ることが困難となる。したがって、２回のレーザーアニールを行い、Ｎ型層ＣＮの不純物活性化率を高めれば、順方向電圧降下の増大を防ぎ、また、ソフトリカバリー化を実現することができる。また、Ｎ型層ＣＮの不純物活性化率を高めれば、半導体装置の耐圧リーク特性を向上させることもできる。
上記２回のレーザーアニールのうち、１回目のレーザーアニールは、図１４を用いて説明したＮ型層ＣＮの形成工程の直後であって裏面Ｎ＋型層ＬＮを形成する前のタイミング、または、図１５を用いて説明した裏面Ｎ＋型層ＬＮの形成工程の直後であって裏面Ｐ＋型層ＬＰを形成する前のタイミングのいずれかの時に行う。そして、上記２回のレーザーアニールのうち、２回目のレーザーアニールは、図１６を用いて説明した裏面Ｐ＋型層ＬＰの形成工程の直後であってカソード電極ＣＥＤを形成する前の時に行う。
なお、レーザーアニールは上記の３回の機会のうちに、１回のみ行うことも考えられるが、イオン注入などによる欠陥を回復する観点から、２回行うことが望ましい。１回のみレーザーアニールを行う場合、そのタイミングは、図１６を用いて説明した裏面Ｐ＋型層ＬＰの形成工程の直後であってカソード電極ＣＥＤを形成する前の時である。
上述したように１回または２回行うレーザーアニールのそれぞれの処理条件は、レーザー波長：５２７ｎｍ、レーザー／エネルギー密度：１．８Ｊ／ｃｍ２（２パルス）、レーザーパルス幅：１００ｎｓ、レーザーパルス遅延時間：５００ｎｓ、レーザーパルス重ね率：６６％とすることが望ましい。
図１０〜図１７を用いて説明した方法により形成した本実施の形態のダイオードは、図４〜図６、図８および図９を用いて説明したダイオードと同様に動作し、図８および図９を用いて説明した効果と同様の効果を奏するものである。すなわち、本実施の形態のダイオードＤＩＯでは、裏面Ｐ＋型層ＬＰを形成し、かつ表面Ｐ＋型層ＵＰを形成することにより、十分な正孔注入効果を得つつ、裏面Ｐ＋型層ＬＰの占有率を低く設定することが可能である。よって、ダイオードＤＩＯの順方向電圧降下を低減し、かつ、十分な正孔注入効果を得ることができる。よって、半導体装置の性能を向上させることができる。
＜変形例の半導体装置＞
以下に、図１８および図１９を用いて、本実施の形態の半導体装置の変形例について説明する。図１８および図１９は、本実施の形態の半導体装置の変形例を示す平面図である。図１８および図１９では、図２と同様に、アノード電極を透過して半導体基板の主面および表面Ｐ＋型層ＵＰを示しており、さらに、半導体基板の裏面に形成された裏面Ｐ＋型層ＬＰの輪郭を破線で示している。
図１８に示すように、裏面Ｐ＋型層ＬＰの幅Ｌ１は、表面Ｐ＋型層ＵＰの幅Ｌ２より小さくてもよい。ここでは、平面視において、裏面Ｐ＋型層ＬＰは表面Ｐ＋型層ＵＰの内側で終端している。また、図１９に示すように、裏面Ｐ＋型層ＬＰの幅Ｌ１は、表面Ｐ＋型層ＵＰの幅Ｌ２より大きくてもよい。ここでは、平面視において、裏面Ｐ＋型層ＬＰは表面Ｐ＋型層ＵＰの外側で終端している。
図１８および図１９のいずれにおいても、裏面Ｐ＋型層ＬＰの幅Ｌ１と表面Ｐ＋型層ＵＰとは平面視において重なっている。実施の形態４で後述するように、正孔注入効果を促進する観点から、表面Ｐ＋型層ＵＰは少なくとも、裏面Ｐ＋型層ＬＰの端部の終端部近傍の裏面Ｐ＋型層ＬＰの直上に配置されていることが望ましい。具体的には、図１９に示すように、裏面Ｐ＋型層ＬＰより表面Ｐ＋型層ＵＰが小さい場合、平面視において、表面Ｐ＋型層ＵＰの一部が、裏面Ｐ＋型層ＬＰの終端部から裏面Ｐ＋型層ＬＰの中心側に向かって５０〜１００ｎｍの範囲内の領域と重なる位置に設けられていることが望ましい。
（実施の形態２）
半導体基板内に、さらにＮ型層を設けることで、半導体装置の性能を向上させることについて、図２０を用いて説明する。図２０は、本実施の形態の半導体装置を示す断面図である。本実施の形態の半導体装置の構造において、前記実施の形態１と異なる点は、半導体基板ＳＢ内であって、平面視において表面Ｐ＋型層ＵＰと重ならないアノードＰ型層ＡＰの下面に接してＮ型層ＵＮが形成されている点のみである。
つまり、Ｎ−型層ＭＮとアノードＰ型層ＡＰとの間に、Ｎ−型層ＭＮよりも不純物濃度が大きいＮ型の半導体層であるＮ型層ＵＮが形成されている。第１領域に形成されたＮ型層ＵＮは、横方向において、第２領域に形成されたＮ−型層ＭＮの一部と隣り合っている。また、裏面Ｐ＋型層ＬＰと表面Ｐ＋型層ＵＰとの間には、Ｎ型層ＵＮは形成されていない。図示は省略するが、Ｎ型層ＵＮは平面視において複数の開口部を有し、当該開口部と重なるように裏面Ｐ＋型層ＬＰと表面Ｐ＋型層ＵＰとが形成されている。
このようにＮ型層ＵＮを形成することで、アノード電極側からの正孔を低注入化することができる。これにより、正孔などのキャリアのライフタイムが短くなる原因となる再結合中心、つまりライフタイムキラーを低減することで、順方向電圧降下とリカバリー損失との関係を改善することができる。特に、Ｎ型層ＵＮの不純物濃度を高濃度化することで、半導体装置を高速化することが可能である。
Ｎ型層ＵＮは、アノードＰ型層ＡＰにおけるアノード電極ＡＥＤ側からの正孔の注入を抑える役割を有するが、表面Ｐ＋型層ＵＰから注入される正孔の量を抑える必要はないため、正孔注入効果の促進のため、表面Ｐ＋型層ＵＰの直下にはＮ型層ＵＮを形成していない。
Ｎ型層ＵＮは、例えば、図１１を用いて説明した工程において、絶縁膜ＴＦを形成した後、アノードＰ型層ＡＰを形成する前にイオン注入法などを用いて形成することができる。上記の効果を得るためには、Ｎ型層ＵＮの不純物濃度は、Ｎ型層ＣＮの不純物濃度よりも低いことが望ましい。ここで、Ｎ型層ＣＮの不純物濃度はアノードＰ型層ＡＰの不純物濃度と同程度であり、Ｎ型層ＵＮの不純物濃度はアノードＰ型層ＡＰの不純物濃度よりも低い。
（実施の形態３）
表面Ｐ＋型層ＵＰの形成深さを深くすることで、ダイオードにおいて寄生バイポーラトランジスタが動作することを防ぐことについて、図２１を用いて説明する。図２１は、本実施の形態の半導体装置を示す断面図である。本実施の形態の半導体装置の構造において、前記実施の形態１と異なる点は、表面Ｐ＋型層ＵＰの形成深さが、アノードＰ型層ＡＰの形成深さよりも深い点のみである。つまり、表面Ｐ＋型層ＵＰはＮ−型層ＭＮと直接接している。ただし、表面Ｐ＋型層ＵＰの底部は、Ｎ型層ＣＮに達していない。
本実施の形態において、順方向電圧降下およびリカバリー損失に関して得られる効果は前記実施の形態１と同様である。本実施の形態では、リカバリー動作時にアバランシェ破壊が発生した場合に、アノードＰ型層ＡＰよりも高濃度の表面Ｐ＋型層ＵＰから正孔が排出されることが期待できるため、寄生バイポーラトランジスタが動作することを防ぐことが可能となる。したがって、ダイオードＤＩＯが正常に動作しなくなることを防ぐことができる。
（実施の形態４）
裏面Ｐ＋型層の直上の領域の一部に表面Ｐ＋型層を形成することについて、図２２を用いて説明する。図２２は、本実施の形態の半導体装置を示す平面図および断面図である。図２２では、図の上側にダイオードの一部の平面図を示し、図の下側に、当該平面図に対応する位置におけるダイオードの断面図を示している。本実施の形態の半導体装置の構造において、前記実施の形態１と異なる点は、図２２に示す表面Ｐ＋型層ＵＰの形状のみである。
図２２に示すように、本実施の形態のダイオードＤＩＯにおいて、表面Ｐ＋型層ＵＰは、裏面Ｐ＋型層ＬＰの直上の領域の全体に形成されている訳ではない。平面視において、表面Ｐ＋型層ＵＰは、環状構造を有している。平面視における表面Ｐ＋型層ＵＰの外側および内側の輪郭は円形である。つまり、平面視において、表面Ｐ＋型層ＵＰは、環状パターンを有している。
前記実施の形態１と同様に、表面Ｐ＋型層ＵＰの外側の終端部は、裏面Ｐ＋型層ＬＰの外側の終端部と平面視において重なっている。つまり、裏面Ｐ＋型層ＬＰの端部の直上には表面Ｐ＋型層ＵＰが形成されているが、前記実施の形態１と異なり、裏面Ｐ＋型層ＬＰの中心部の直上の領域には表面Ｐ＋型層ＵＰが形成されておらず、当該領域において、半導体基板ＳＢの主面にはアノードＰ型層ＡＰが形成されている。
表面Ｐ＋型層ＵＰを設けることによる正孔注入の促進効果は、本実施の形態のように、表面Ｐ＋型層ＵＰが裏面Ｐ＋型層ＬＰの直上の領域の全体に形成されていなくても、前記実施の形態１と同様に得ることができる。これは、表面Ｐ＋型層ＵＰのうち、正孔注入効果の促進に寄与するのは、裏面Ｐ＋型層ＬＰの端部近傍の領域の直上の表面Ｐ＋型層ＵＰだからである。つまり、正孔注入効果を促進する観点から、表面Ｐ＋型層ＵＰの形成位置は、裏面Ｐ＋型層ＬＰの中心部の直上ではなく、裏面Ｐ＋型層ＬＰの端部近傍における裏面Ｐ＋型層ＬＰの直上に形成されていることが重要である。
ここで、正孔注入効果を促進するために、表面Ｐ＋型層ＵＰのパターンを最低限配置しておかなければならない領域について、以下に説明する。
半導体基板ＳＢの裏面からの正孔注入効果を促進するためには、横方向における裏面Ｐ＋型層ＬＰの端から１００μｍ以内の領域の直上の範囲内に、５０μｍ以上の幅を有する表面Ｐ＋型層ＵＰが形成されている必要がある。図２２では、横方向における裏面Ｐ＋型層ＬＰの端と、同方向における表面Ｐ＋型層ＵＰの外側の端部とが平面視において揃っているが、これらは平面視において揃っていなくてもよい。
以上に述べたように、図２２に示す中抜きパターンを有する表面Ｐ＋型層ＵＰのように、正孔注入の促進効果を得つつ、表面Ｐ＋型層ＵＰの形状は適宜変更することが可能である。
（実施の形態５）
半導体チップに、ダイオードのみでなく、絶縁ゲートバイポーラトランジスタを形成することについて、図２３〜図２５を用いて説明する。図２３本実施の形態の半導体装置を利用したインバータを示す回路図である。図２４は、本実施の形態の半導体装置を示す平面図である。図２５は、本実施の形態の半導体装置を示す断面図である。
図２４では、ダイオードおよびバイポーラトランジスタを含む半導体チップの平面図を示している。図２４では、半導体チップにおける素子領域１Ａと、素子領域１Ａの周囲のターミネーション領域１Ｂとを示している。図２５では、図の左側にトランジスタ領域１Ｃの断面図を示し、図の右側にダイオード領域１Ｄの断面図を示している。本実施の形態の半導体装置の構造において、前記実施の形態１と異なる点は、ダイオードが設けられた半導体チップにおいて、ダイオードの他にバイポーラトランジスタが設けられている点のみである。
図２３に示すインバータは、パワーモジュール内に、スイッチング素子であるＩＧＢＴ（Insulated Gate Bipolar Transistor）１ＢＴと、ダイオードＤＩＯとをそれぞれ複数有する。各単相において、電源電圧Ｖｃｃと負荷（例えばモータ）ＭＴの入力電位との間に、ＩＧＢＴ１ＢＴとダイオードＤＩＯとが互いに逆並列に接続されており、これらの素子が上アームを構成する。また、負荷ＭＴの入力電位と接地電位ＧＮＤとの間にも、ＩＧＢＴ１ＢＴとダイオードＤＩＯとが互いに逆並列に接続されており、これらの素子が下アームを構成する。
つまり、負荷ＭＴでは各単相に２つのＩＧＢＴ１ＢＴと２つのダイオードＤＩＯとが設けられており、３相で６つのＩＧＢＴ１ＢＴと６つのダイオードＤＩＯとが設けられている。
電源電圧Ｖｃｃは、各単層のＩＧＢＴ１ＢＴのコレクタ電極に接続されており、接地電位ＧＮＤは、各単層のＩＧＢＴ１ＢＴのエミッタ電極に接続されている。また、負荷ＭＴは、上アームの各単層のＩＧＢＴ１ＢＴのエミッタ電極と、下アームの各単層のＩＧＢＴ１ＢＴのコレクタ電極に接続されている。
また、個々のＩＧＢＴ１ＢＴのゲート電極には、制御回路ＣＣが接続されており、この制御回路ＣＣによってＩＧＢＴ１ＢＴが制御されている。したがって、本実施の形態のインバータは、制御回路ＣＣでパワーモジュールを構成するＩＧＢＴ１ＢＴを流れる電流を制御することにより、負荷ＭＴを駆動することができる。
ＩＧＢＴ１ＢＴは、図２５を用いて後述するバイポーラトランジスタである。ダイオードＤＩＯは、ＩＧＢＴ１ＢＴと共に半導体チップＣＰ（図２４参照）に混載された整流素子である。
上記パワーモジュール内での、ＩＧＢＴ１ＢＴの機能について以下に説明する。負荷ＭＴとして、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷ＭＴに入力する必要がある。制御回路ＣＣはＩＧＢＴ１ＢＴを制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。ＩＧＢＴ１ＢＴは、このパルス幅変調動作を行うための矩形波を作り出す。このような３相モータによれば、モータをより滑らかに、かつ高出力で動作させることができる。
次に、図２４に示す半導体チップＣＰについて説明する。図２４に示す半導体チップＣＰは、図１に示す半導体チップＣＰと同様に、素子領域１Ａと、素子領域１Ａの周囲のターミネーション領域１Ｂとを有している。図２４に示す本実施の形態の半導体チップＣＰでは、素子領域１Ａ内に上記各単層のＩＧＢＴ１ＢＴ（図２３参照）と、当該単層のダイオードＤＩＯ（図２３参照）とが設けられている。図２４では、素子領域１Ａ内に、ゲート電極ＧＥＤ、エミッタ電極ＥＥＤおよびアノード電極ＡＥＤを示している。ゲート電極ＧＥＤおよびエミッタ電極ＥＥＤが形成されている領域は、トランジスタ領域１Ｃ（図２５参照）であり、アノード電極ＡＥＤが形成されている領域は、ダイオード領域１Ｄ（図２５参照）である。
半導体基板上に形成されたエミッタ電極ＥＥＤおよびアノード電極ＡＥＤは同一の金属膜を構成している。つまり、エミッタ電極ＥＥＤおよびアノード電極ＡＥＤは物理的・電気的に接続されている。図２４では、当該金属膜のうち、ダイオードが形成されている領域と、バイポーラトランジスタが形成されている領域とを破線で区別している。
次に、図２５に示すバイポーラトランジスタＴＲおよびダイオードＤＩＯについて説明する。図２５に示すように、半導体基板ＳＢには、横方向において隣り合うトランジスタ領域１Ｃおよびダイオード領域１Ｄが存在し、トランジスタ領域１Ｃには、バイポーラトランジスタＴＲが形成されており、ダイオード領域１ＤにはダイオードＤＩＯが形成されている。ダイオードＤＩＯの構造は、前記実施の形態１と同様である。
ここで、半導体チップＣＰ（図２４参照）の裏面の面積であって、ダイオードＤＩＯの形成領域の面積に対する裏面Ｐ＋型層ＬＰの面積占有率は、５〜９０％であり、かつ、半導体チップＣＰの主面の面積であって、ダイオードＤＩＯの形成領域の面積に対する表面Ｐ＋型層ＵＰの面積占有率は、裏面Ｐ＋型層ＬＰの上記面積占有率以下である。具体的には、本実施の形態では、ダイオードＤＩＯの形成領域における裏面Ｐ＋型層ＬＰの裏面面積占有率を１０％とすることができる。
トランジスタ領域１Ｃにおいて、半導体基板ＳＢ内には、Ｎ−型層ＭＮと、Ｎ−型層ＭＮの下に形成されたＮ型層ＣＮと、Ｎ型層ＣＮの下において半導体基板ＳＢの裏面に形成されたコレクタＰ型層ＣＬＰとが形成されている。コレクタＰ型層ＣＬＰは、バイポーラトランジスタＴＲのコレクタ層を構成している。コレクタＰ型層ＣＬＰの下面は、半導体基板ＳＢの裏面に接して形成された裏面電極であるコレクタ電極ＣＬＥＤに接続されている。コレクタ電極ＣＬＥＤとダイオード領域１Ｄのカソード電極ＣＥＤとは同じ工程により形成された膜により形成されており、互いに分離しておらず、電気的に接続されている。
つまり、バイポーラトランジスタＴＲのエミッタはダイオードＤＩＯのアノードに接続され、バイポーラトランジスタＴＲのコレクタはダイオードＤＩＯのカソードに接続されている。すなわち、バイポーラトランジスタＴＲとダイオードＤＩＯとは逆並列に接続されている。
半導体基板ＳＢ内において、Ｎ型層ＣＮ上には、横方向に並ぶ一対のエミッタＰ型層ＥＰが形成されており、当該一対のエミッタＰ型層ＥＰのそれぞれの上には、半導体基板ＳＢの主面において、Ｐ＋型層ＳＰが形成されている。Ｐ＋型層ＳＰは、エミッタＰ型層ＥＰと、半導体基板ＳＢの主面上のエミッタ電極との接続抵抗を低減するための高濃度半導体層である。エミッタＰ型層ＥＰおよびＰ＋型層ＳＰは、バイポーラトランジスタＴＲのエミッタ層を構成する。
横方向において、隣り合う一対のエミッタＰ型層ＥＰのそれぞれの間の半導体基板ＳＢ内には、一対のＰ型層ＣＨＰが形成されている。一対のＰ型層ＣＨＰのそれぞれの直上には、Ｎ＋型層ＨＮが形成されている。一対のＮ＋型層ＨＮのそれぞれの間と、一対のＰ型層ＣＨＰのそれぞれの間には１つの溝が形成されており、当該溝内には、絶縁膜ＩＦを介してゲート電極ＧＥが形成されている。つまり、ゲート電極ＧＥは半導体基板の主面上に形成されており、ゲート電極ＧＥは半導体基板ＳＢに対して絶縁されている。すなわち、バイポーラトランジスタＴＲは、絶縁ゲートバイポーラトランジスタである。当該溝はＮ＋型層ＨＮの上面の高さから、Ｎ−型層ＭＮの途中深さまで達している。ゲート電極ＧＥは、絶縁膜ＩＦにより、Ｎ＋型層ＨＮ、Ｐ型層ＣＨＰ、Ｎ−型層ＭＮおよび半導体基板ＳＢに対して絶縁されている。
ゲート電極ＧＥの上面と、一対のＮ＋型層ＨＮのそれぞれの上面とは、絶縁膜ＩＦにより覆われている。半導体基板ＳＢ、一対のＮ＋型層ＨＮ、ゲート電極ＧＥおよび絶縁膜ＩＦのそれぞれの上には、バリア金属膜ＢＭを介してエミッタ電極ＥＥＤが形成されている。バリアメタル膜ＢＭはＰ＋型層ＳＰの上面に接し、Ｎ＋型層ＨＮの側壁に接している。また、ゲート電極ＧＥは、図示していない領域において、パッドとして用いられるゲート電極ＧＥＤ（図２４参照）に接続されている。
バイポーラトランジスタＴＲは、ゲート電極ＧＥと、エミッタＰ型層ＥＰと、コレクタ電極ＣＬＥＤと、コレクタＰ型層ＣＬＰとを含む素子である。図２５に示すように、裏面Ｐ＋型層ＬＰと表面Ｐ＋型層ＵＰとを設けることで正孔注入効果を促進することができるダイオードＤＩＯを、バイポーラトランジスタＴＲと共に半導体チップＣＰ（図２４参照）に混載することができる。これにより、半導体装置の設計の自由度を高めることができる。
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＡＥＤ アノード電極
ＡＰ アノードＰ型層
ＣＥＤ カソード電極
ＣＮ Ｎ型層
ＧＥ ゲート電極
ＬＰ 裏面Ｐ＋型層
ＭＮ Ｎ−型層
ＳＢ 半導体基板
ＴＲ バイポーラトランジスタ
ＵＰ 表面Ｐ＋型層

Claims (15)

  1. 主面に沿う方向において、互いに隣接する第１領域および第２領域を有する半導体基板と、
    前記第１領域において、前記半導体基板の前記主面に形成された第１Ｐ型層と、
    前記第２領域において、前記半導体基板の前記主面に形成された第２Ｐ型層と、
    前記第１領域において、前記半導体基板の前記主面の反対側の裏面に形成された第１Ｎ型層と、
    前記第２領域において、前記半導体基板の前記裏面に形成された第３Ｐ型層と、
    前記第１および第２領域において、前記第１Ｎ型層および前記第３Ｐ型層のそれぞれの上面に接して前記半導体基板内に形成された第２Ｎ型層と、
    前記第１および第２領域において、前記第２Ｎ型層と、前記第１および第２Ｐ型層との間に形成された半導体層と、
    前記半導体基板の前記主面に接して形成され、前記第１および第２Ｐ型層のそれぞれに電気的に接続された第１電極と、
    前記半導体基板の前記裏面に接して形成され、前記第１Ｎ型層および第３Ｐ型層のそれぞれに電気的に接続された第２電極と、
    を有するダイオードを含み、
    前記第２Ｎ型層および前記第２Ｐ型層は、前記半導体層よりも不純物濃度が大きく、
    前記第２Ｐ型層は、前記第１Ｐ型層よりも不純物濃度が大きく、
    前記第１Ｎ型層は、前記第２Ｎ型層よりも不純物濃度が大きく、
    前記第２Ｐ型層は、前記第３Ｐ型層の直上に形成されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第３Ｐ型層は、前記第２Ｎ型層よりも不純物濃度が大きい、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第２Ｐ型層は、平面視において環状パターンを有しており、当該環状パターンの内側の前記半導体基板の前記主面には、前記第１Ｐ型層の一部が形成されている、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記半導体基板の前記主面に沿う前記方向において、前記第３Ｐ型層の端部から、前記第３Ｐ型層の中心に向かって１００μｍ以内の領域の直上の範囲内に、前記第２Ｐ型層が、前記半導体基板の前記主面に沿う前記方向において５０μｍ以上の幅で形成されている、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１Ｐ型層の前記半導体基板の前記主面からの形成深さは、前記第２Ｐ型層の前記半導体基板の前記主面からの形成深さよりも深く、
    前記第１Ｐ型層の一部は、前記第２領域において、前記第２Ｐ型層の下面に接している、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１Ｐ型層の前記半導体基板の前記主面からの形成深さは、前記第２Ｐ型層の前記半導体基板の前記主面からの形成深さよりも浅い、半導体装置。
  7. 請求項１記載の半導体装置において、
    平面視において、前記第２Ｐ型層の面積は、前記第３Ｐ型層の面積よりも小さい、半導体装置。
  8. 請求項１記載の半導体装置において、
    平面視において、前記第２Ｐ型層の面積は、前記第３Ｐ型層の面積よりも大きい、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第１領域において、前記半導体層と前記第１Ｐ型層との間には、前記第２Ｎ型層よりも不純物濃度が小さく、前記半導体層よりも不純物濃度が大きい第３Ｎ型層が形成されている、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記半導体層は、Ｎ型の半導体層または真性半導体層である、半導体装置。
  11. 請求項１記載の半導体装置において、
    平面視における前記第３Ｐ型層の幅は、２００〜４００μｍである、半導体装置。
  12. 請求項１１記載の半導体装置において、
    平面視における前記第２Ｐ型層の幅は、２００〜４００μｍである、半導体装置。
  13. 請求項１記載の半導体装置において、
    前記半導体基板の前記裏面における前記第２Ｐ型層の面積占有率は、３０％未満である、半導体装置。
  14. 請求項１記載の半導体装置において、
    前記第２Ｎ型層の不純物活性化率は、６０〜７０％である、半導体装置。
  15. 請求項１記載の半導体装置において、
    前記半導体基板は、前記第１および第２領域と異なる第３領域を含み、
    前記第３領域には、
    前記半導体基板の前記裏面に形成されたコレクタ層と、
    前記半導体基板の前記主面に形成されたエミッタ層と、
    前記半導体基板の前記主面上に形成されたゲート電極と、
    を含むバイポーラトランジスタが形成され、
    前記エミッタ層は、前記第１電極に電気的に接続され、
    前記コレクタ層は、前記第２電極に電気的に接続されている、半導体装置。
JP2014245414A 2014-12-03 2014-12-03 半導体装置 Active JP6405212B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2014245414A JP6405212B2 (ja) 2014-12-03 2014-12-03 半導体装置
US14/935,481 US9449926B2 (en) 2014-12-03 2015-11-09 Semiconductor device
TW107134684A TW201904076A (zh) 2014-12-03 2015-11-13 半導體裝置
TW104137606A TWI641153B (zh) 2014-12-03 2015-11-13 半導體裝置
EP15195968.1A EP3029737A1 (en) 2014-12-03 2015-11-24 Semiconductor device comprising a diode
CN201510881324.5A CN105679835B (zh) 2014-12-03 2015-12-03 半导体器件
US15/239,201 US9768286B2 (en) 2014-12-03 2016-08-17 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014245414A JP6405212B2 (ja) 2014-12-03 2014-12-03 半導体装置

Publications (2)

Publication Number Publication Date
JP2016111110A true JP2016111110A (ja) 2016-06-20
JP6405212B2 JP6405212B2 (ja) 2018-10-17

Family

ID=54703846

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014245414A Active JP6405212B2 (ja) 2014-12-03 2014-12-03 半導体装置

Country Status (5)

Country Link
US (2) US9449926B2 (ja)
EP (1) EP3029737A1 (ja)
JP (1) JP6405212B2 (ja)
CN (1) CN105679835B (ja)
TW (2) TWI641153B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183342A (ja) * 2016-03-28 2017-10-05 ローム株式会社 ダイオード
CN108695317A (zh) * 2017-04-06 2018-10-23 三菱电机株式会社 半导体装置、半导体装置的制造方法及电力变换装置
JP2019050358A (ja) * 2017-07-31 2019-03-28 イクシス・リミテッド・ライアビリティ・カンパニーＩｘｙｓ， Ｌｌｃ ファストリカバリインバースダイオード
JP2019096708A (ja) * 2017-11-22 2019-06-20 三菱電機株式会社 半導体装置およびその製造方法
JP2021019156A (ja) * 2019-07-23 2021-02-15 富士電機株式会社 炭化珪素半導体装置
JP2021077911A (ja) * 2021-02-08 2021-05-20 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106062960B (zh) * 2014-09-30 2019-12-10 富士电机株式会社 半导体装置及半导体装置的制造方法
US10510904B2 (en) * 2015-02-09 2019-12-17 Mitsubishi Electric Corporation Semiconductor device with backside N-type layer at active region/termination region boundary and extending into action region
JP6455335B2 (ja) * 2015-06-23 2019-01-23 三菱電機株式会社 半導体装置
KR102395373B1 (ko) * 2016-02-23 2022-05-09 한국전자통신연구원 수직 핀 다이오드
JP6846119B2 (ja) * 2016-05-02 2021-03-24 株式会社 日立パワーデバイス ダイオード、およびそれを用いた電力変換装置
CN113728443B (zh) * 2019-04-02 2024-04-05 日立能源有限公司 改进反向恢复的分段功率二极管结构
US11233158B2 (en) * 2019-08-16 2022-01-25 Semiconductor Components Industries, Llc Semiconductor power device and method for manufacture
US20230163120A1 (en) * 2021-11-19 2023-05-25 Intel Corporation Vertical diodes extending through support structures

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1093113A (ja) * 1996-09-19 1998-04-10 Hitachi Ltd ダイオード
JP2000323488A (ja) * 1999-05-10 2000-11-24 Fuji Electric Co Ltd ダイオードおよびその製造方法
WO2010143288A1 (ja) * 2009-06-11 2010-12-16 トヨタ自動車株式会社 半導体装置
JP2011086931A (ja) * 2009-09-30 2011-04-28 Infineon Technologies Austria Ag ソフトリカバリ挙動をもつサージ電流耐性半導体ダイオードおよび半導体ダイオードを製造する方法
JP2014063980A (ja) * 2012-08-30 2014-04-10 Toshiba Corp 半導体装置
JP2014146721A (ja) * 2013-01-30 2014-08-14 Hitachi Power Semiconductor Device Ltd ダイオード及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244312A (ja) * 2007-03-28 2008-10-09 Sanyo Electric Co Ltd 半導体装置
JP2010283132A (ja) 2009-06-04 2010-12-16 Mitsubishi Electric Corp 半導体装置
FR2969823B1 (fr) * 2010-12-23 2013-09-20 St Microelectronics Tours Sas Diode de shockley bidirectionnelle de type mesa
FR2974447A1 (fr) * 2011-04-22 2012-10-26 St Microelectronics Tours Sas Structure d'amorcage et composant de protection comprenant une telle structure d'amorcage
JP5256357B2 (ja) 2012-02-06 2013-08-07 三菱電機株式会社 半導体装置
JP2013235890A (ja) * 2012-05-07 2013-11-21 Denso Corp 半導体装置
US8835975B1 (en) * 2013-05-10 2014-09-16 Ixys Corporation Ultra-fast breakover diode

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1093113A (ja) * 1996-09-19 1998-04-10 Hitachi Ltd ダイオード
JP2000323488A (ja) * 1999-05-10 2000-11-24 Fuji Electric Co Ltd ダイオードおよびその製造方法
WO2010143288A1 (ja) * 2009-06-11 2010-12-16 トヨタ自動車株式会社 半導体装置
JP2011086931A (ja) * 2009-09-30 2011-04-28 Infineon Technologies Austria Ag ソフトリカバリ挙動をもつサージ電流耐性半導体ダイオードおよび半導体ダイオードを製造する方法
JP2014063980A (ja) * 2012-08-30 2014-04-10 Toshiba Corp 半導体装置
JP2014146721A (ja) * 2013-01-30 2014-08-14 Hitachi Power Semiconductor Device Ltd ダイオード及びその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183342A (ja) * 2016-03-28 2017-10-05 ローム株式会社 ダイオード
CN108695317A (zh) * 2017-04-06 2018-10-23 三菱电机株式会社 半导体装置、半导体装置的制造方法及电力变换装置
JP2018181949A (ja) * 2017-04-06 2018-11-15 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置
US10957691B2 (en) 2017-04-06 2021-03-23 Mitsubishi Electric Corporation Semiconductor device, semiconductor device manufacturing method, and power conversion apparatus
DE102017223101B4 (de) 2017-04-06 2024-07-04 Mitsubishi Electric Corporation Halbleitervorrichtung, Halbleitervorrichtungsfertigungsverfahren und Leistungskonvertierungsvorrichtung
JP2019050358A (ja) * 2017-07-31 2019-03-28 イクシス・リミテッド・ライアビリティ・カンパニーＩｘｙｓ， Ｌｌｃ ファストリカバリインバースダイオード
JP7512009B2 (ja) 2017-07-31 2024-07-08 イクシス・リミテッド・ライアビリティ・カンパニー ファストリカバリインバースダイオード
JP2019096708A (ja) * 2017-11-22 2019-06-20 三菱電機株式会社 半導体装置およびその製造方法
JP2021019156A (ja) * 2019-07-23 2021-02-15 富士電機株式会社 炭化珪素半導体装置
JP7388027B2 (ja) 2019-07-23 2023-11-29 富士電機株式会社 炭化珪素半導体装置
JP2021077911A (ja) * 2021-02-08 2021-05-20 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置
JP7090760B2 (ja) 2021-02-08 2022-06-24 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置

Also Published As

Publication number Publication date
CN105679835B (zh) 2020-11-20
US20160163654A1 (en) 2016-06-09
TW201904076A (zh) 2019-01-16
EP3029737A1 (en) 2016-06-08
US20160359028A1 (en) 2016-12-08
TW201622160A (zh) 2016-06-16
TWI641153B (zh) 2018-11-11
US9449926B2 (en) 2016-09-20
US9768286B2 (en) 2017-09-19
JP6405212B2 (ja) 2018-10-17
CN105679835A (zh) 2016-06-15

Similar Documents

Publication Publication Date Title
JP6405212B2 (ja) 半導体装置
JP6119577B2 (ja) 半導体装置
CN110061050B (zh) 半导体器件和具有势垒区的绝缘栅双极型晶体管
US7932583B2 (en) Reduced free-charge carrier lifetime device
US9711626B2 (en) Reverse-conducting IGBT
JP6676988B2 (ja) 半導体装置
JP4843253B2 (ja) 電力用半導体装置
KR100895057B1 (ko) 반도체 장치
US8742456B2 (en) Integrating a trench-gated thyristor with a trench-gated rectifier
JP6139312B2 (ja) 半導体装置
JP2009218543A (ja) 半導体装置
JPH1074959A (ja) 電力用半導体素子
JP2014053409A (ja) Ｍｏｓ型半導体装置
US20080315251A1 (en) Semiconductor device and method for fabricating thereof
JP2021052078A (ja) 半導体装置及びその製造方法
JP2005136092A (ja) 半導体装置とその製造方法
JP2004088012A (ja) ダイオード
US8969959B2 (en) Semiconductor device and method of manufacturing the same
JP2001102392A (ja) 半導体装置及びそれを用いた電力変換装置
JPH08274311A (ja) 絶縁ゲート型半導体装置
JP7503612B2 (ja) 半導体装置および電力変換装置
JP2014146629A (ja) 半導体装置
JP2009158643A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170519

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180306

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180501

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180911

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180914

R150 Certificate of patent or registration of utility model

Ref document number: 6405212

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150