KR102395373B1 - 수직 핀 다이오드 - Google Patents

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Abstract

고체 플라즈마 안테나용 수직 핀 다이오드가 개시된다. 수직 핀 다이오드는 P-유형 영역, 진성 영역 및 N-유형 영역이 순서대로 수직 방향으로 배치되어서 내부에 형성되어 있는 반도체 기판, P-유형 영역에 전기적으로 접촉되도록 반도체 기판의 일면 상에 형성되어 있는 제1 전극 및 N-유형 영역에 전기적으로 접촉되도록 반도체 기판의 타면 상에 형성되어 있는 제2 전극을 포함한다. 그리고 P-유형 영역과 N-유형 영역은 각각 반도체 기판의 상하 표면부에 서로 대향하도록 배치되어 있다.

Description

수직 핀 다이오드{VERTICAL PIN DIODE}
본 발명은 수직 핀 다이오드(Vertical Positive-Intrinsic-Negative(PIN) Diode)에 관한 것으로, 보다 구체적으로 고체 플라즈마 안테나의 플라즈마 활성화를 위한 수직 핀 다이오드에 관한 것이다.
고체 플라즈마 안테나는 반도체 기판의 가변성(유전체 → 도체)을 사용하여 신호를 전송하는 안테나를 의미한다. 보다 구체적으로, 평상시 유전체 상태인 반도체 기판의 원하는 영역에 원하는 시간 동안 전기적 또는 광학적 자극을 가하여 도체 상태(즉, 플라즈마 상태)로 변화시키고, 도체화 된 영역을 이용하여 신호가 전송될 수 있도록 한다. 이러한 가변성을 적절히 이용하면 간단한 구조를 통해 빔의 방향 조절이나 전파의 주파수 영역 제어 등을 용이하게 이룰 수가 있다.
고체 플라즈마 안테나를 구성하는 핀(Positive-Intrinsic-Negative, PIN) 다이오드로서 수평 핀 다이오드와 수직 핀 다이오드가 알려져 있다. 수평 핀 다이오드는 포지티브(P) 영역-진성(I) 영역-네가티브(N) 영역이 기판 상에 수평 방향으로 배치되는 구조를 갖는데, 미국등록특허 제6,6,17,670호, "Surface PIN device"에 이러한 수평 핀 다이오드의 일례가 개시되어 있다. 그리고 수직 핀 다이오드는 포지티브(P) 영역-진성(I) 영역-네가티브(N) 영역이 기판 상에 수직 방향으로 적층되는 구조를 갖는데, 미국공개특허 US 2012/0001305 A1, "Method of manufacturing vertical PIN diode"와 미국공개특허 US 2015/0228807 A1, "Vertical PIN diode"에 각각 이러한 수직 핀 다이오드의 일례가 개시되어 있다. 전하가 진성 영역의 표면에 집중되고 아래로 내려갈수록 농도가 낮아지는 수평 핀 다이오드와는 달리, 수직 핀 다이오드는 전하가 진성 영역에 고르게 분포하는 장점이 있다.
그런데, 기존의 수직 핀 다이오드는 제조 공정이 까다로울 뿐만 아니라 기판의 내부, 특히 진성 영역 내에 배치되는 도전성 구성 요소로 인하여 전파 방해가 유발될 수 있다. 예를 들어, 미국공개특허 US 2012/0001305 A1, "Method of manufacturing vertical PIN diode"에 개시된 수직 핀 다이오드는 금속배선이 기판에 형성된 트렌치의 하부에 배치되어 있기 때문에 제조 공정이 까다로워서 제조가 어려운 단점이 있다. 그리고 이러한 수직 핀 다이오드를 안테나에 응용할 경우에는 금속배선에 의하여 전파의 방해가 유발될 수 있다. 아울러, 미국공개특허 US 2015/0228807 A1, "Vertical PIN diode"에 개시된 수직 핀 다이오드는 진성 영역을 관통하는 연결 영역으로 인하여 전파의 방해도 유발될 수 있을 뿐만 아니라 역시 제조 공정이 까다로운 단점이 있다.
본 발명이 해결하고자 하는 하나의 과제는 제조가 용이하면서 전파 방해의 문제가 없는 수직 핀 다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 하나의 과제는 병렬-플레이트 웨이브가이드(parallel-plate waveguide) 방식의 전파 유도를 통한 재구성가능 안테나(reconfigurable antenna)에 적용될 수 있는 수직 핀 다이오드를 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 수직 핀 다이오드는 P-유형 영역, 진성 영역 및 N-유형 영역이 순서대로 수직 방향으로 배치되어서 내부에 형성되어 있는 반도체 기판, 상기 P-유형 영역에 전기적으로 접촉되도록 상기 반도체 기판의 일면 상에 형성되어 있는 제1 전극 및 상기 N-유형 영역에 전기적으로 접촉되도록 상기 반도체 기판의 타면 상에 형성되어 있는 제2 전극을 포함하고, 상기 P-유형 영역과 상기 N-유형 영역은 각각 상기 반도체 기판의 상하 표면부에 서로 대향하도록 배치되어 있다.
상기 실시예의 일 측면에 의하면, 상기 반도체 기판의 노출된 상하면을 덮도록 상기 반도체 기판의 상하면 상에 형성되어 있는 보호층을 더 포함할 수 있다. 이 경우에, 상기 보호층은 상기 P-유형 영역 및 상기 N-유형 영역 각각의 가장자리와 중첩되도록 형성될 수 있다.
상기 실시예의 다른 측면에 의하면, 상기 수직 핀 다이오드는 상기 반도체 기판의 일면 상의 상기 보호층 상에 금속 물질로 형성된 제1 웨이브가이드층 및 상기 반도체 기판의 타면 상의 상기 보호층 상에 금속 물질로 형성된 제2 웨이브가이드층을 더 포함할 수 있다. 이 경우에, 상기 수직 핀 다이오드는 상기 제1 및 제2 웨이브가이드층의 노출면을 덮도록 상기 제1 및 제2 웨이브가이드층 상에 형성된 절연층을 더 포함할 수 있다. 그리고 상기 절연층은 질화물, 유기물, 또는 공기층으로 형성될 수 있다.
상기 실시예의 또 다른 측면에 의하면, 상기 수직 핀 다이오드는 상기 제1 전극을 전원에 연결하도록 상기 반도체 기판의 일면 상의 상기 절연층 상에 형성되어 있는 제1 배선 및 상기 제2 전극을 전원에 연결하도록 상기 반도체 기판의 타면 상의 상기 절연층 상에 형성되어 있는 제2 배선을 더 포함할 수 있다. 이 경우에, 상기 제2 웨이브가이드층 상에는 상기 절연층이 형성되어 있지 않으며, 상기 제2 웨이브가이드층과 상기 제2 배선층이 일체로 형성되어 있을 수 있다. 그리고 상기 제2 웨이브가이드층과 일체로 형성된 상기 제2 배선층은 접지될 수 있다.
상기 실시예의 또 다른 측면에 의하면, 상기 반도체 기판에 상기 수직 핀 다이오드가 복수 개 형성되어 있고, 인접한 수직 핀 다이오드들 사이의 상기 반도체 기판에는 격리용 트렌치가 형성되어 있을 수 있다. 이 경우에, 상기 격리용 트렌치의 깊이는 상기 반도체 기판의 두께의 1/2 이상일 수 있다.
상기 실시예의 또 다른 측면에 의하면, 상기 반도체 기판에 상기 수직 핀 다이오드가 복수 개 형성되어 있고, 인접한 수직 핀 다이오드들 사이의 상기 반도체 기판에는 격리용 홀이 형성되어 있을 수 있다.
상기 실시예의 또 다른 측면에 의하면, 상기 P-유형 영역과 상기 N-유형 영역 중에서 하나는 상기 반도체 기판의 전면(entire surface)에 형성되어 있을 수 있다.
전술한 본 발명의 실시예에 따른 수직 핀 다이오드는 수직 방향으로 전류가 흐르는데, 채널 길이가 짧을 뿐만 아니라 반도체 기판의 내부로 흐른다. 따라서 기존의 수평 핀 다이오드나 수직 핀 다이오드에 비하여 풍부한 전하를 생성할 수 있다. 그리고 반도체 기판의 내부에는 도전성 구조물이 전혀 없기 때문에, 이러한 수직 핀 다이오드를 활용한 고체 플라즈마 안테나의 경우에 전파의 방해를 최소화할 수 있으며 또한 제조 공정이 용이하다. 뿐만 아니라, 웨이브가이드층을 추가로 형성하여 병렬-플레이트 웨이브가이드 방식의 전파 유도를 통한 재구성가능 안테나(reconfigurable antenna)에도 적용될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 수직 핀 다이오드의 개략적인 구성을 보여 주는 단면도이다.
도 1b는 본 발명의 다른 실시예에 따른 수직 핀 다이오드의 개략적인 구성을 보여 주는 단면도이다.
도 2a는 본 발명의 또 다른 실시예에 따른 수직 핀 다이오드의 개략적인 구성을 보여 주는 평면도이고, 도 2b는 도 2a의 AA' 라인을 따라 절취한 단면도이다.
도 3a는 본 발명의 또 다른 실시예에 따른 수직 핀 다이오드의 개략적인 구성을 보여 주는 평면도이고, 도 3b는 도 3a의 BB' 라인을 따라 절취한 단면도이다.
도 4a는 본 발명의 또 다른 실시예에 따른 수직 핀 다이오드의 개략적인 구성을 보여 주는 단면도이고, 도 4b는 도 4a의 수직 핀 다이오드에 대한 저면도이다.
도 5a는 본 발명의 또 다른 실시예에 따른 수직 핀 다이오드의 개략적인 구성을 보여 주는 평면도이고, 도 5b는 도 5a의 DD' 라인을 따라 절취한 단면도이다.
도 6a는 본 발명의 또 다른 실시예에 따른 수직 핀 다이오드의 개략적인 구성을 보여 주는 평면도이고, 도 6b는 도 6a의 EE' 라인을 따라 절취한 단면도이다.
이하 첨부된 도면을 참조하여 실시예들을 보다 상세히 설명한다. 그러나 이러한 도면은 기술적 사상의 내용과 범위를 쉽게 설명하기 위한 예시일 뿐, 이에 의해 기술적 범위가 한정되거나 변경되는 것은 아니다. 그리고 이러한 예시에 기초하여 기술적 사상의 범위 안에서 다양한 변형과 변경이 가능함은 통상의 기술자에게는 당연할 것이다. 또한, 본 명세서에서 사용되는 용어 및 단어들은 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 따라서 후술하는 실시예들에서 사용된 용어는, 본 명세서에 구체적으로 정의된 경우에는 그 정의에 따르며, 구체적인 정의가 없는 경우는 통상의 기술자들이 일반적으로 인식하는 의미로 해석되어야 할 것이다. 그리고 본 명세서에서 제1 물질층이 제2 물질층 상에 형성된다고 할 경우에, 그것은 제1 물질층이 제2 물질층 바로 위(directly on)에 형성되는 경우는 물론, 명시적으로 이를 배제하는 기재가 없는 한, 다른 제3 물질층이 제1 물질층과 제2 물질층 사이에 개재되어 있는 것도 모두 포함하는 것으로 해석되어야 한다.
도 1a는 본 발명의 일 실시예에 따른 수직 핀 다이오드의 개략적인 구성을 보여 주는 단면도이다. 도 1a를 참조하면, 수직 핀 다이오드(100)는 P-유형 영역(P-type region, 112), 진성 영역(intrinsic region, 114), 및 N-유형 영역(N-type region, 116)을 갖는 반도체 기판(110)과 한 쌍의 전극(122, 124)을 포함한다. 그리고 수직 핀 다이오드(100)는 보호층(protection layer, 132, 134)을 더 포함할 수 있다.
수직 핀 다이오드(100)는 도전성 영역, 즉 P-유형 영역(112)과 N-유형 영역(116)이 반도체 기판(110), 예컨대 실리콘(Si) 기판의 상측 표면과 하측 표면에 서로 대향하는 위치에 형성되어 있다. 도면에서는 P-유형 영역(112)이 상측 표면에 형성되고 N-유형 영역(116)은 하측 표면에 형성되어 있는 것으로 도시되어 있지만, 반대가 될 수도 있다. 그리고 도 1a에는 P-유형 영역(112)과 N-유형 영역(116)이 모두 직사각형의 형상으로 도시되어 있지만, 이것은 단지 도시의 편의를 위하여 개념적으로 도시한 것일 뿐이다. 그리고 P-유형 영역(112)과 N-유형 영역(116)의 형상도 서로 동일할 필요가 없다는 것은 자명하다(후술하는 도 1b 참조).
그리고 P-유형 영역(112)과 N-유형 영역(116)의 사이에는 진성 영역(114)이 개재되어 있다. 즉, 진성 영역(114)은 상하로 배치되어 대향하고 있는 P-유형 영역(112)과 N-유형 영역(116) 사이의 반도체 기판(110)의 부분에 존재한다. 그 결과, 수직 핀 다이오드(100)는 P-유형 영역(112), 진성 영역(114), N-유형 영역(116)의 순서로 적층되어 있는 구성을 포함하거나 또는 도시된 것과는 반대로 N-유형 영역, 진성 영역, P-유형 영역의 순서로 적층되어 있는 구성을 포함할 수 있다. 그리고 도면에는 진성 영역(114)의 경계가 수직 점선으로 표시되어 있으나, 이것은 단지 설명의 편의를 위한 것이다.
P-유형 영역(112)과 N-유형 영역(116) 상에는 각각 전극(122, 124)이 형성되어 있다. 보다 구체적으로, 전극(122, 124) 중에서 하나의 전극(122)은 반도체 기판(110)의 상면에 형성되고 다른 하나의 전극(124)은 반도체 기판(110)의 하면에 형성되어 있다. 그리고 전극(122, 124)은 P-유형 영역(112)과 N-유형 영역(116)이 각각 전원 등과 같은 외부와 전기적으로 연결되도록, P-유형 영역(112)과 N-유형 영역(116) 각각에 물리적으로 접촉되거나 또는 전기적으로 연결되도록 형성되어 있다. 전극(122, 124)은 각각 통상적인 반도체 배선 공정이나 와이어 본딩(wire bonding) 등을 통하여 외부의 전극으로 연결될 수 있다. 전극(122, 124)은 금속 등과 같은 전기 전도성 물질로 형성될 수 있는데, 이에 한정되는 것은 아니다.
그리고 반도체 기판(110)의 상면과 하면, 보다 정확하게는 전극(122, 124)이 형성되어 있지 않은 반도체 기판의 상면과 하면 또는 P-유형 영역(112)과 N-유형 영역(116)이 아닌 반도체 기판(110)의 상면과 하면 상에는 각각 보호층(132, 134)이 형성되어 있을 수 있다. 보호층(132, 134)은 외부 또는 그것의 상하면 상에 형성되는 소정의 물질층으로부터 반도체 기판(110)을 보호하는 역할을 수행한다. 효과적인 반도체 기판(110)의 보호를 위하여, 보호층(132, 134)은 각각 P-유형 영역(112) 또는 N-유형 영역(116)의 가장자리 부분과 중첩되도록 반도체 기판(110)의 상하면 상에 형성되는 것이 바람직하다. 보호층(132, 134)은 실리콘 산화물(SiO)과 같은 산화층일 수 있으나 여기에 한정되지 않으며, 실리콘 질화물(SiN)과 같은 다른 절연 물질로 보호층(132, 134)이 형성될 수도 있다.
도 1a에 도시된 것과 같은 수직 핀 다이오드(100)에서 P-유형 영역(112)에는 양의 전압을 인가하고 또한 N-유형 영역(116)에는 음의 전압을 인가하거나 또는 그라운드(GND)에 연결함으로써 양 영역(112, 116) 사이에서 전위차를 발생시키면, 이 전위차가 문턱 전압 이상인 경우에 진성 영역(114)에는 수직 방향의 전류가 흐른다. 그리고 이 때, 진성 영역(114)을 통해 흐르는 풍부한 전하는 마치 금속의 자유 전하와 같아서 입사파(Incident Wave, WI)를 반사시켜서 반사파(Reflected Wave, WR)가 유발되어 방출되도록 할 수 있다.
도 1b는 본 발명의 다른 실시예에 따른 수직 핀 다이오드의 개략적인 구성을 보여 주는 단면도이다. 도 1b를 참조하면, 수직 핀 다이오드(100')는 P-유형 영역(112), 진성 영역(114), 및 N-유형 영역(116')을 갖는 반도체 기판(110'), 한 쌍의 전극(122, 124'), 및 보호층(132)을 포함한다. 도 1b에 도시된 수직 핀 다이오드(100')는 N-유형 영역(116')이 특정한 형상의 패턴이 아니라 반도체 기판(110')의 전면(entire surface)에 형성된다는 점에서, 도 1a에 도시된 수직 핀 다이오드(100)와 차이가 있다. 그리고 이러한 N-유형 영역(116, 116')의 형상 차이로 인하여, 도 1b의 수직 핀 다이오드(100')에는 N-유형 영역(116')과 연결되는 전극(124')도 반도체 기판(110')의 전면 상에 형성된다. 또한, 수직 핀 다이오드(100')에는 도 1a에서의 보호층(134)과 같은 구성 요소가 필요 없다. 또한, 도 1b의 수직 핀 다이오드(100')에서도 도 1a의 수직 핀 다이오드(100)와 마찬가지로 P-유형 영역(112)과 N-유형 영역(116')은 서로 바뀔 수 있다.
이상에서 설명한 바와 같이, 도 1a 및 도 1b에 도시된 수직 핀 다이오드(100, 100')는 모든 구성요소들이 반도체 기판(110, 110')의 상측과 하측의 표면 부분에 형성되거나 또는 상하면의 상측에 형성되므로, 제조 공정이 용이하다. 그리고 도 1b의 수직 핀 다이오드(100')의 경우에는 N-유형 영역(116')이 특정한 패턴을 가지지 않고 반도체 기판(110')의 전면에 형성되므로 제조 공정이 더욱 용이하다. 그리고 반도체 기판(110, 110'), 보다 구체적으로는 진성 영역(114)의 내부에는 불필요한 도전성 컴포넌트가 없기 때문에, 전파 방해의 문제도 생길 염려가 없다. 뿐만 아니라, 전류가 반도체 기판(110, 110')의 내부를 흐르고 또한 P-유형 영역(112)과 N-유형 영역(116, 116') 사이의 길이가 짧기 때문에, 작은 전압으로도 풍부한 전하를 생성할 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 수직 핀 다이오드의 개략적인 구성을 보여 주는 평면도이고, 도 2b는 도 2a의 AA' 라인을 따라 절취한 단면도이다. 도 2a 및 도 2b에 도시된 수직 핀 다이오드는 병렬-플레이트 웨이브가이드(parallel-plate waveguide) 방식의 전파 유도를 통한 재구성가능 안테나(reconfigurable antenna)에 적용될 수 있다.
도 2a 및 도 2b를 참조하면, 수직 핀 다이오드(200)는 P-유형 영역(212), 진성 영역(214), 및 N-유형 영역(216)을 갖는 반도체 기판(210), 한 쌍의 전극(222, 224), 보호층(232, 234), 웨이브가이드층(242, 244), 및 절연층(246, 248)을 포함한다. 이러한 수직 핀 다이오드(200)는 도 1a에 도시된 수직 핀 다이오드(100)를 기본적 구조로 포함하고 있다. 따라서 불필요한 중복 설명을 피하기 위해서, 도 1a에 수직 핀 다이오드(100)에 대응되는 구성 요소들, 즉 P-유형 영역(212), 진성 영역(214), 및 N-유형 영역(216)을 갖는 반도체 기판(210), 한 쌍의 전극(222, 224) 및 보호층(232, 234)에 대한 설명은 생략한다. 그리고 도 2a에 표시된 점선 사각형은 P-유형 영역(212)과 N-유형 영역(216)의 위치를 나타낸다.
그리고 수직 핀 다이오드(200)는 병렬-플레이트 웨이브가이드 방식의 구현을 위하여 한 쌍의 웨이브가이드층(242, 244)을 더 포함한다. 한 쌍의 웨이브가이드층(242, 244)은 반사파 등과 같은 전파를 특정한 방향(도 2a 및 도 2b에서는 반도체 기판(210)의 측면 방향)으로 가이드하기 위한 것으로서, 금속 물질로 형성된 금속층을 포함할 수 있다. 일례로, 한 쌍의 웨이브가이드층(242, 244) 각각은 보호층(232, 234) 상에 소정의 두께를 갖도록 형성될 수 있다.
그리고 수직 핀 다이오드(200)는 절연층(246, 248)을 더 포함할 수 있는데, 절연층(246, 248)은 웨이브가이드층(242, 244)을 다른 도전성 구성요소(예컨대, 전극(222, 224))들과 절연시키고 또한 물리적으로 보호하기 위한 것이다. 이러한 절연층(246, 248)은 유기물(organic)이나 질화물(nitride)과 같은 전기 절연 물질로 형성하거나 또는 실시예에 따라서는 공기(air)층으로 형성할 수도 있다.
도 3a는 본 발명의 또 다른 실시예에 따른 수직 핀 다이오드의 개략적인 구성을 보여 주는 평면도이고, 도 3b는 도 3a의 BB' 라인을 따라 절취한 단면도이다. 도 3a 및 도 3b에 도시된 수직 핀 다이오드(200')는 도 2a 및 도 2b에 도시된 수직 핀 다이오드(200)에 배선(252, 254)이 추가로 형성된 구조이다. 따라서 불필요한 중복 설명을 피하기 위해서, 도 2a 및 도 2b의 수직 핀 다이오드(200)에 포함되어 있는 구성 요소들, 즉 P-유형 영역(212), 진성 영역(214), 및 N-유형 영역(216)을 갖는 반도체 기판(210), 한 쌍의 전극(222, 224), 보호층(232, 234), 웨이브가이드층(242, 244) 및 절연층(246, 248)에 대한 설명은 생략한다. 그리고 도 3a에 표시된 점선 사각형도 역시 P-유형 영역(212)과 N-유형 영역(216)의 위치를 나타낸다.
도 3a 및 도 3b를 참조하면, 배선(252, 254)은 반도체 기판(210)의 상측과 하측에 형성되어 각각 전극(222, 224)들을 서로 연결한다. 보다 구체적으로는, 반도체 기판(210)의 상측의 절연층(246) 상에 형성되어 있는 배선(252)은 P-유형 영역(212)과 연결되어 있는 전극(222)들을 전원에 연결시키며 또한 반도체 기판(210)의 하측의 절연층(248) 아래에 형성되어 있는 배선(254)은 N-유형 영역(216)과 연결되어 있는 전극(224)들을 전원에 연결시킨다(도 5a 및 도 5b 참조). 그리고 이러한 배선(252, 254)을 형성하는 방법에는 특별한 제한이 없는데, 도면에는 배선(252, 254)이 반도체 배선 공정을 통해 형성된 경우가 도시되어 있다.
또한, 도 3a 및 도 3b에는 배선(252, 252)이 하나의 층으로 형성되어 전원과 연결되는 경우가 도시되어 있다. 이 경우에, 수직 핀 다이오드(200')에 인접한 다른 수직 PIN 다이오드들을 포함하여 다수의 수직 PIN 다이오드가 단일층의 배선(252, 254)을 통하여 동일한 전원에 연결될 수 있다. 하지만, 배선(252, 254)은 통상적인 반도체 배선 공정을 이용할 경우에 둘 이상의 복수의 층으로 형성할 수도 있으며, 이 경우에는 다수의 수직 PIN 다이오드의 전극들을 혼선 없이 다양한 방식으로 전원에 연결되도록 구성하는 것도 가능하다.
도 4a는 본 발명의 또 다른 실시예에 따른 수직 핀 다이오드의 개략적인 구성을 보여 주는 단면도이고, 도 4b는 도 4a의 수직 핀 다이오드에 대한 저면도이다. 즉, 도 4a의 단면도는 도 4b의 CC' 라인을 따라 절취한 단면도에 해당되는데, CC' 라인의 방향은 도 2b에 도시된 AA' 라인 및 도 3b에 도시된 BB' 라인에 대하여 수직한 방향이다. 도 4a 및 도 4b를 참조하면, 수직 핀 다이오드(300)는 P-유형 영역(312), 진성 영역(314), 및 N-유형 영역(316)을 갖는 반도체 기판(310), 한 쌍의 전극(322, 324), 보호층(332, 334), 웨이브가이드층(342, 344) 및 절연층(346)을 포함한다. 즉, 도 4a 및 도 4b에 도시된 수직 핀 다이오드는 도 2a 및 도 2b에 도시된 수직 핀 다이오드에 웨이브가이드층(342, 344) 및 절연층(346)이 추가로 형성된 구조라는 점에서 도 3a 및 도 3b의 수직 핀 다이오드와 공통점이 있다. 따라서 불필요한 중복 설명을 피하기 위해서, 도 2a 및 도 2b 또는 도 3a 및 도 3b의 수직 핀 다이오드(200, 200')에 포함되어 있는 구성 요소들, 즉 P-유형 영역(312), 진성 영역(314), 및 N-유형 영역(316)을 갖는 반도체 기판(310), 한 쌍의 전극(322, 324), 보호층(332, 334), 웨이브가이드층(342, 344) 및 절연층(346)에 대한 설명은 생략한다. 그리고 도 4b에 표시된 점선 사각형은 P-유형 영역(312)과 N-유형 영역(316)의 위치를 나타내고, 90도 회전한 T자 형상은 반도체 기판(310)의 상측에 형성된 전극(322) 및 배선(352)의 위치를 나타낸다.
그리고 수직 핀 다이오드(300)는 배선(352, 354)를 포함하는데, 이 중에서 반도체 기판(310)의 하측에 형성되는 배선(354)은 반도체 기판(310)의 하부에 형성된 웨이브가이드층(344)와 일체로 형성되어 있다. 즉, 도 4a 및 도 4b에 도시된 수직 핀 다이오드는 반도체 기판(310)의 하측에 형성되어 N-유형 영역(316)과 연결되는 배선(354)은 반도체 기판(310)의 하측에 형성되어 있는 웨이브가이드층(344)과 일체로 형성되는 통합 금속층으로 형성되어 있다는 점에서 도 3a 및 도 3b의 수직 핀 다이오드(200')와 차이가 있다. 웨이브가이드층(344)과 배선(354)을 통합 금속층으로 형성하면, 수직 핀 다이오드(300)의 아래쪽, 즉 반도체 기판(310)의 하부면에서의 공정이 단순해진다는 장점이 있다.
도 2a 및 도 2b와 도 3a 및 도 3b를 참조하여 전술한 본 발명의 실시예에 따른 수직 핀 다이오드(200, 200')는 한 쌍의 전극(222, 224)이 서로 대칭되는 구조를 가지고 있다. 이러한 구조는 P-유형 영역(212)과 연결되는 전극(222)과 N-유형 영역(216)과 연결되는 전극(224)에 각각 그 전위 차이가 문턱 전압 이상이 되는 양의 전압과 음의 전압을 인가하는 경우의 수직 핀 다이오드이다. 반면, 도 4a 및 도 4b에 도시되어 있는 수직 핀 다이오드(300)는 한 쌍의 전극(322, 324)이 비대칭 구조를 가지는데, 이것은 P-유형 영역(312)과 연결되는 전극(322)에는 문턱 전압보다 큰 양의 전압을 인가하지만 N-유형 영역(316)과 연결되는 전극(324)은 그라운드(GND)에 연결시키는 구조가 될 수 있다.
다음으로 반도체 기판에 다수의 수직 핀 다이오드가 형성된 구조에 관하여 설명한다. 고체 플라즈마 안테나를 구현하기 위하여 필요한 수직 핀 다이오드는 하나 또는 그 이상이 될 수 있다. 실제로, 수직 핀 다이오드를 활용하여 고체 플레즈마 안테나의 반사면를 구성하기 위해서는 다수의 수직 핀 다이오드가 필요할 수도 있다. 예컨대, 반도체 기판에 다수의 수직 핀 다이오드가 일렬로 배열되도록 형성되거나 또는 어레이 형태로 배열되도록 형성될 수 있다.
이와 같이, 복수의 수직 핀 다이오드를 활용하여 고체 플라즈마 안테나를 구현할 경우에는, 인접한 수직 핀 다이오드 사이에는 서로 격리(isolation)가 이루어질 필요가 있다. 즉, 인접한 수직 핀 다이오드들에 동시에 문턱 전압 이상의 전압이 인가되더라도, 각 수직 핀 다이오드의 진성 영역을 통해 흐르는 전류가 인접한 수직 핀 다이오드의 진성 영역으로 흘러 들어가는 것을 방지할 필요가 있다. 도 5a 및 도 5b에는 다수의 수직 핀 다이오드들을 서로 격리시키기 위한 한 가지 방안으로 트렌치(Trench, T)를 활용하는 방안이 도시되어 있다. 그리고 도 6a 및 도 6b에는 다수의 수직 핀 다이오드들을 서로 격리시키기 위하여 홀(Hole, H)을 활용하는 방안이 도시되어 있다.
도 5a는 본 발명의 또 다른 실시예에 따른 수직 핀 다이오드의 개략적인 구성을 보여 주는 평면도이고, 도 5b는 도 5a의 DD' 라인을 따라 절취한 단면도이다. 그리고 도 6a는 본 발명의 또 다른 실시예에 따른 수직 핀 다이오드의 개략적인 구성을 보여 주는 평면도이고, 도 6b는 도 6a의 EE' 라인을 따라 절취한 단면도이다.
도 5a 및 도 5b와 도 6a 및 도 6b에는 도 4a 및 도 4b에 도시된 수직 핀 다이오드(300)와 동일한 2개의 수직 핀 다이오드(300A, 300B)가 나란하게 배치된 구성이 도시되어 있다(단, 배선(352)은 도시를 생략함). 따라서 불필요한 중복 설명을 피하기 위해서, 도 4a 및 도 4b의 수직 핀 다이오드(300)에도 포함되어 있는 구성 요소들, 즉 P-유형 영역(312), 진성 영역(314), 및 N-유형 영역(316)을 갖는 반도체 기판(310), 한 쌍의 전극(322, 324), 보호층(332, 334), 웨이브가이드층(342, 344), 절연층(346) 및 배선(352, 354)에 대한 설명은 생략한다. 그리고 도 5a 및 도 6a에 표시된 점선 사각형도 역시 P-유형 영역(312)과 N-유형 영역(316)의 위치를 나타낸다.
도 5a 및 도 5b를 참조하면, 인접한 수직 핀 다이오드(300A, 300B) 사이의 반도체 기판(310)에는 소정의 깊이(D)로 격리용 트렌치(T)가 형성되어 있다. 그리고 도 6a 및 도 6b를 참조하면, 인접한 수직 핀 다이오드(300A, 300B) 사이의 반도체 기판(310)에는 이것을 관통하는 격리용 홀(H)이 형성되어 있다. 하지만, 이것은 단지 예시적인 것이며, 반도체 공정에서 셀을 격리시키기 위하여 적용되는 다른 구조나 방법이 본 실시예에 적용될 수 있다. 그리고 도 5a 및 도 6a에는 트렌치(T)와 홀(H)이 모두 사각형 형상인 것으로 도시되어 있는데, 이것은 예시적인 것이며 원형, 타원형과 같은 다양한 형상을 가질 수 있다. 또한, 트렌치(T)나 홀(H)과 수직 핀 다이오드(300A, 300B) 사이의 간격 등도 모두 예시적인 것이다.
도 5a 및 도 5b에 도시된 실시예에서, 전류의 흐름을 효과적으로 차단하기 위해서는 격리용 트렌치(T)의 깊이(D)는 N-유형 영역(316)까지 깊게 형성되는 것이 바람직하다. 이 경우에, 격리용 트렌치(T)의 깊이(D)는 진성 영역(314)의 두께보다 클 수 있으며, P-유형 영역(312)의 두께와 진성 영역(314)의 두께의 합과 실질적으로 같을 수 있다. 이러한 깊이(D)를 갖는 격리용 트렌치(T)는 두 인접한 수직 핀 다이오드 사이에서의 전류 전달을 상당히 효과적으로 차단할 수 있을 것으로 예상할 수 있다. 하지만, 식각(etching) 공정의 난이도나 공정 시간 등을 고려하여 격리용 트렌치(T)의 깊이(D)는 조절될 수 있다. 일례로, 트렌치(T)의 깊이(D)는 반도체 기판(310) 두께의 1/2 또는 그 이상이 될 수 있다. 다른 예로, 격리용 트렌치(T)의 깊이(D)가 반도체 기판(310)의 두께와 같도록 하면 도 6a 및 도 6b에 도시된 것과 같은 격리용 홀(H)이 될 수 있다. 그리고 이 경우에, 인접한 수직 핀 다이오드(300A, 300B) 사이의 격리는 격리용 트렌치(T)보다 더욱 확실하게 될 수 있다.
그리고 이렇게 형성된 격리용 트렌치(T) 및 격리용 홀(H)의 노출면은 소정의 절연막을 형성하여 보호할 수 있다. 예를 들어, 도 5a 및 도 5b와 도 6a 및 도 6b에는 이 절연막이 보호층(330)가 일체로 형성된 경우가 도시되어 있는데, 이 경우에는 공정이 단순화될 수 있다. 이와는 달리, 절연막을 보호층(330)과는 별도로 형성하거나 또는 자연 산화막 등이 절연막이 되도록 추가 공정을 하지 않을 수도 있다.
이상의 설명은 실시예에 불과할 뿐, 이에 의하여 한정되는 것으로 해석되어서는 안된다. 본 발명의 기술 사상은 특허청구범위에 기재된 발명에 의해서만 특정되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다. 따라서 전술한 실시예가 다양한 형태로 변형되어 구현될 수 있다는 것은 통상의 기술자에게 자명하다.
110, 110', 210, 310: 반도체 기판
112, 212, 312: P-유형 영역
114, 214, 314: 진성 영역
116, 116', 216, 316: N-유형 영역
122, 124, 124', 222, 224, 322, 324: 전극
132, 134, 232, 234, 332, 334: 보호층
242, 244, 342, 344: 웨이브가이드층
246, 248, 346, 348: 절연층
252, 254, 352, 354: 배선

Claims (13)

  1. P-유형 영역, 진성 영역 및 N-유형 영역이 순서대로 수직 방향으로 배치되어서 내부에 형성되어 있는 반도체 기판;
    상기 P-유형 영역에 전기적으로 접촉되도록 상기 반도체 기판의 일면 상에 형성되어 있는 제1 전극;
    상기 N-유형 영역에 전기적으로 접촉되도록 상기 반도체 기판의 타면 상에 형성되어 있는 제2 전극;
    상기 반도체 기판의 일면 상에 금속 물질로 형성된 제1 웨이브가이드층; 및
    상기 반도체 기판의 타면 상에 금속 물질로 형성된 제2 웨이브가이드층을 포함하고,
    상기 P-유형 영역과 상기 N-유형 영역은 각각 상기 반도체 기판의 상하 표면부에 서로 대향하도록 배치되고,
    상기 제1 웨이브가이드층과 제2 웨이브가이드층은 전파를 소정의 방향으로 가이드하는 것을 특징으로 하는 수직 핀 다이오드.
  2. 제1항에 있어서,
    상기 반도체 기판의 노출된 상하면을 덮도록 상기 반도체 기판의 상하면 상에 형성되어 있는 보호층을 더 포함하는 것을 특징으로 하는 수직 핀 다이오드.
  3. 제2항에 있어서,
    상기 보호층은 상기 P-유형 영역 및 상기 N-유형 영역 각각의 가장자리와 중첩되도록 형성되어 있는 것을 특징으로 하는 수직 핀 다이오드.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 및 제2 웨이브가이드층의 노출면을 덮도록 상기 제1 및 제2 웨이브가이드층 상에 형성된 절연층을 더 포함하는 것을 특징으로 하는 수직 핀 다이오드.
  6. 제5항에 있어서,
    상기 절연층은 질화물, 유기물, 또는 공기층으로 형성되는 것을 특징으로 하는 수직 핀 다이오드.
  7. 제5항에 있어서,
    상기 제1 전극을 전원에 연결하도록 상기 반도체 기판의 일면 상의 상기 절연층 상에 형성되어 있는 제1 배선; 및
    상기 제2 전극을 전원에 연결하도록 상기 반도체 기판의 타면 상의 상기 절연층 상에 형성되어 있는 제2 배선을 더 포함하는 것을 특징으로 하는 수직 핀 다이오드.
  8. 제7항에 있어서,
    상기 제2 웨이브가이드층 상에는 상기 절연층이 형성되어 있지 않으며,
    상기 제2 웨이브가이드층과 제2 배선층이 일체로 형성되어 있는 것을 특징으로 하는 수직 핀 다이오드.
  9. 제8항에 있어서,
    상기 제2 웨이브가이드층과 일체로 형성된 상기 제2 배선층은 접지되는 것을 특징으로 하는 수직 핀 다이오드.
  10. 제1항에 있어서,
    상기 반도체 기판에 상기 수직 핀 다이오드가 복수 개 형성되어 있고,
    인접한 수직 핀 다이오드들 사이의 상기 반도체 기판에는 격리용 트렌치가 형성되어 있는 것을 특징으로 하는 수직 핀 다이오드.
  11. 제10항에 있어서,
    상기 격리용 트렌치의 깊이는 상기 반도체 기판의 두께의 1/2 이상인 것을 특징으로 하는 수직 핀 다이오드.
  12. 제1항에 있어서,
    상기 반도체 기판에 상기 수직 핀 다이오드가 복수 개 형성되어 있고,
    인접한 수직 핀 다이오드들 사이의 상기 반도체 기판에는 격리용 홀이 형성되어 있는 것을 특징으로 하는 수직 핀 다이오드.
  13. 제1항에 있어서,
    상기 P-유형 영역과 상기 N-유형 영역 중에서 하나는 상기 반도체 기판의 전면(entire surface)에 형성되어 있는 것을 특징으로 하는 수직 핀 다이오드.
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