CN109950357A - 一种pin器件及其制作方法、感光组件、显示装置 - Google Patents
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Abstract
本发明公开了一种PIN器件及其制作方法、感光组件、显示装置，其中，PIN器件包括：依次设置的下部电极、第一掺杂层、本征层、第二掺杂层和上部电极；第二掺杂层包括：同层设置的本体部分和电场隔离部分，电场隔离部分至少部分包围本体部分，以隔离形成在PIN器件的侧壁的电场。本发明实施例中第二掺杂层中包括的至少部分包围本体部分的电场隔离部分能够隔离形成在PIN器件的侧壁电场，进而降低了由于PIN器件侧壁损伤导致的暗电流增大，提高了PIN器件的开关比和性能。
Description
技术领域
本发明实施例涉及光电技术领域，具体涉及一种PIN器件及其制作方法、感光组件、显示装置。
背景技术
PIN器件是光学指纹识别以及X-射线平板探测器的核心电子元器件，其光电性能直接制约着整个系统的性能。
经发明人研究发现，PIN器件在制作的过程中会对PIN器件的侧壁产生损伤，使得PIN器件中的暗电流增大，进而降低了PIN器件的开关比和性能。
发明内容
为了解决上述技术问题，本发明实施例提供了一种PIN器件及其制作方法、感光组件、显示装置，能够降低由于PIN器件侧壁损伤导致的暗电流增大，提高了PIN器件的开关比和性能。
第一方面，本发明实施例提供了一种PIN器件，包括：依次设置的下部电极、第一掺杂层、本征层、第二掺杂层和上部电极；
所述第二掺杂层包括：同层设置的本体部分和电场隔离部分，所述电场隔离部分至少部分包围所述本体部分，以隔离形成在PIN器件的侧壁的电场。
可选地，所述电场隔离部分包括：同层设置的第一掺杂部分和第二掺杂部分；
所述第一掺杂部分至少部分包围所述本体部分，所述第二掺杂部分至少部分包围所述第一掺杂部分。
可选地，所述本体部分在下部电极的正投影覆盖所述上部电极在所述下部电极的正投影。
可选地，所述本征层包括：第一区域和第二区域；
所述第一区域在下部电极的正投影与所述本体部分在下部电极的正投影重合，所述第二区域在下部电极的正投影与所述第一掺杂部分和第二掺杂部分在下部电极的正投影重合；
所述第一区域在所述上部电极和下部电极的作用下形成有第一电场，所述第二区域在所述第一掺杂部分和所述第二掺杂部分的作用下形成有第二电场；所述第二电场用于隔离形成在PIN器件的侧壁的电场和第一电场。
可选地，所述第一电场的电场方向与所述第二电场的电场方向相反。
可选地，所述第一掺杂层为N型半导体层，所述本体部分和所述第一掺杂部分为P型半导体层，所述第二掺杂部分为N型半导体层；其中，
所述第一掺杂部分的空穴浓度大于所述本体部分的空穴浓度，所述第二掺杂部分的自由电子浓度大于所述第一掺杂层的自由电子浓度。
可选地，所述第一掺杂层为P型半导体层，所述本体部分和所述第一掺杂部分为N型半导体层，所述第二掺杂部分为P型半导体层；其中，
所述第一掺杂部分的自由电子浓度大于所述本体部分的自由电子浓度，所述第二掺杂部分的空穴浓度大于所述第一掺杂层的空穴浓度。
可选地，所述上部电极的制作材料为透明导电材料，且为面状电极。
可选地，所述下部电极包括：第一保护层、第二保护层和设置在所述第一保护层和所述第二保护层之间的金属层；
所述第二保护层位于所述第一保护层远离第一掺杂层的一侧。
可选地，所述第一保护层和所述第二保护层的制作材料包括：钼或钛；
所述金属层的制作材料包括：铜、铝或钕化铝。
第二方面，本发明实施例还提供一种感光组件，包括：衬底基板以及设置在所述衬底基板上的薄膜晶体管和上述PIN器件。
第三方面，本发明实施例还提供一种显示装置，包括：上述感光组件。
第四方面，本发明实施例还提供一种PIN器件的制作方法，包括：
形成下部电极，；
在下部电极上形成第一掺杂层、本征层、第二掺杂层和上部电极；
所述第二掺杂层包括：同层设置的本体部分和电场隔离部分，所述电场隔离部分至少部分包围所述本体部分，以隔离形成在PIN器件的侧壁的电场。
可选地，形成下部电极包括：
分别沉积第一保护薄膜、金属薄膜和第二保护薄膜，通过构图工艺形成包括第一保护层、金属层和第二保护层的下部电极。
可选地，在下部电极上形成第一掺杂层、本征层、第二掺杂层和上部电极包括：
在下部电极上沉积第一掺杂半导体薄膜，通过构图工艺形成第一掺杂层；
在第一掺杂层上沉积本征半导体薄膜，通过构图工艺形成本征层；
在本征层上沉积第二掺杂半导体薄膜，通过构图工艺形成掺杂本体层；
在掺杂本体层上沉积透明导电薄膜，通过构图工艺形成上部电极；
在掺杂本体层中掺杂第一子掺杂材料和第二子掺杂材料，形成包括本体部分、第一掺杂部分和第二掺杂部分的第二掺杂层。
本发明实施例提供一种PIN器件及其制作方法、感光组件、显示装置，其中，PIN器件包括：依次设置的下部电极、第一掺杂层、本征层、第二掺杂层和上部电极；第二掺杂层包括：同层设置的本体部分和电场隔离部分，电场隔离部分至少部分包围本体部分，以隔离形成在PIN器件的侧壁的电场。本发明实施例中第二掺杂层中包括的至少部分包围本体部分的电场隔离部分能够隔离形成在PIN器件的侧壁电场，进而降低了由于PIN器件侧壁损伤导致的暗电流增大，提高了PIN器件的开关比和性能。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为本发明实施例提供的PIN器件的结构示意图一；
图2为本发明实施例提供的第二掺杂层的俯视图；
图3为本发明实施例提供的PIN器件的结构示意图二；
图4为本发明实施例提供的PIN器件的俯视图；
图5为本发明实施例提供的PIN器件的电场示意图；
图6为本发明实施例提供的下部电极的结构示意图；
图7为本发明实施例提供的PIN器件的制作方法的流程图；
图8为本发明实施例提供的PIN器件的制作方法的示意图一；
图9为本发明实施例提供的PIN器件的制作方法的示意图二；
图10为本发明实施例提供的PIN器件的制作方法的示意图三；
图11为本发明实施例提供的PIN器件的制作方法的示意图四；
图12为本发明实施例提供的感光组件的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述的对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
实施例一
本发明实施例提供一种PIN器件，图1为本发明实施例提供的PIN器件的结构示意图一，图2为本发明实施例提供的第二掺杂层的俯视图，如图1和图2所示，本发明实施例提供的PIN器件包括：依次设置的下部电极10、第一掺杂层20、本征层30、第二掺杂层40和上部电极50。
具体的，第二掺杂层40包括：同层设置的本体部分41和电场隔离部分42，其中，电场隔离部分42至少部分包围本体部分41，以隔离形成在PIN器件的侧壁的电场。
具体的，电场隔离部分42可以部分包围本体部分41还可以全部包围本体部分41，如图2是以电场隔离部分42全部包围本体部分41为例进行说明的，本发明实施例对此不作任何限定。
如图1所示，第一掺杂层20、本征层30和第二掺杂层40在下部电极10的正投影重合，本体部分41在下部电极10的正投影与电场隔离部分42在下部电极10的正投影并不存在重叠区域，下部电极10的面积大于或者等于第一掺杂层20的面积，即若PIN器件设置在基板上，下部电极10在基板的正投影覆盖第一掺杂层在基板的正投影。
可选地，第一掺杂层20可以为P型半导体层，还可以为N型半导体层，可选地，第一掺杂层20的厚度可以为200～700埃。
可选地，本征层30可以是本征非晶硅层或本征锗层等，本征层30的厚度可以为5000～15000埃。需要说明的是，本征层30的掺杂浓度很低，使得本征层30的吸收系数很小，入射光可以很容易的进入材料内部，被充分吸收后产生大量的电子-空穴对，因此有较高的光电转换效率。
可选地，本体部分41可以为P型半导体层，还可以为N型半导体层，其中，当第一掺杂层20为P型半导体层时，本体部分41为N型半导体层，当第一掺杂层20为N型半导体层时，本体部分41为P型半导体层。
本体部分41和电场隔离部分42的厚度均相同，可选地，第二掺杂层40的厚度可以为200～700埃。
本实施例中，本体部分用于与上部电极、下部电极、第一掺杂层和本征层共同作用形成PIN器件的内建电场，本实施例中，由于电场隔离部分至少部分包围本体部分，实现了PIN器件的内建电场的内缩，进而能够隔离形成在PIN器件的侧壁电场，本发明实施例提供的技术方案能够从数量级上减少由于PIN器件侧壁损伤导致的暗电流。
本实施例中，PIN器件的工作原理为本征层30用于在吸收入射光后产生大量的电子-空穴对，本征层内的电子空穴对，在强电场作用下，电子向N型半导体层漂移，空穴向P型半导体层漂移，从而形成光电流，将光信号转变为电信号。
本发明实施例提供的PIN器件包括：依次设置的下部电极、第一掺杂层、本征层、第二掺杂层和上部电极；第二掺杂层包括：同层设置的本体部分和电场隔离部分，电场隔离部分至少部分包围本体部分，以隔离形成在PIN器件的侧壁的电场。本发明实施例中第二掺杂层中包括的至少部分包围本体部分的电场隔离部分能够隔离形成在PIN器件的侧壁电场，进而降低了由于PIN器件侧壁损伤导致的暗电流增大，提高了PIN器件的开关比和性能。
可选地，图3为本发明实施例提供的PIN器件的结构示意图二，图4为本发明实施例提供的PIN器件的俯视图，本发明实施例提供的电场隔离部分42包括：同层设置的第一掺杂部分43和第二掺杂部分44，其中，第一掺杂部分43至少部分包围本体部分41，第二掺杂部分44至少部分包围第一掺杂部分43。
具体的，第一掺杂部分43可以部分包围本体部分41还可以全部包围本体部分41，如图3是以第一掺杂部分43全部包围本体部分41为例进行说明的，本发明实施例对此不作任何限定。第二掺杂部分44可以部分包围第一掺杂部分43还可以全部包围第一掺杂部分43，如图3是以第二掺杂部分44全部包围第一掺杂部分43为例进行说明的，本发明实施例对此不作任何限定。
本实施例中，如图3和图4所示，本体部分41在下部电极10的正投影与第一掺杂部分43在下部电极10的正投影之间不存在重叠区域，本体部分41在下部电极10的正投影与第二掺杂部分44在下部电极10的正投影之间不存在重叠区域，第一掺杂部分43在下部电极10的正投影与第二掺杂部分44在下部电极10的正投影也不存在重叠区域。
为了保证PIN器件的内建电场不会被电场隔离部分所影响，如图3所示，本实施例中的本体部分41在下部电极10的正投影覆盖上部电极50在下部电极10的正投影，图4是以本体部分41在下部电极10的正投影与上部电极50在下部电极10的正投影重合为例进行说明的。
作为一种实施方式，第一掺杂层20为N型半导体层，本体部分41和第一掺杂部分43为P型半导体层，第二掺杂部分44为N型半导体层。其中，第一掺杂部分43的空穴浓度大于掺杂本体部分41的空穴浓度，第二掺杂部分44的自由电子浓度大于第一掺杂层20的自由电子浓度。
作为另一种实施方式，第一掺杂层20为P型半导体层，掺杂本体部分41和第一掺杂部分43为N型半导体层，第二掺杂部分44为P型半导体层；其中，第一掺杂部分43的自由电子浓度大于本体部分41的自由电子浓度，第二掺杂部分44的空穴浓度大于第一掺杂层20的空穴浓度。
图5为本发明实施例提供的PIN器件的电场示意图，如图5所示，本发明实施例提供的本征层30包括：第一区域A1和第二区域A2；第一区域A1在下部电极10的正投影与本体部分41在下部电极10的正投影重合，第二区域A2在下部电极10的正投影与第一掺杂部分43和第二掺杂部分44在下部电极10的正投影重合。
如图5所示，在本实施例中，第一区域A1在上部电极50和下部电极10的作用下形成有第一电场E1，即PIN器件的内建电场，第二区域A2在第一掺杂部分43和第二掺杂部分44的作用下形成有第二电场E2；第二电场E2用于隔离形成在PIN器件的侧壁AA的电场和第一电场E1。
需要说明的是，图5是以第一掺杂层20为N型半导体层，本体部分41和第一掺杂部分43为P型半导体层，第二掺杂部分44为N型半导体层为例进行说明的。
本实施例中，第二掺杂部分44的自由电子浓度较高，相当于负极，第一掺杂部分43的空穴浓度较高，相当于正极，即使第一掺杂部分43和第二掺杂部分44上没有电极时，第一掺杂部分43和第二掺杂部分44可以在第二区域A2形成电场方向从下到上的第二电场E2。由于第一掺杂层20为N型半导体层，本体部分41为P型半导体层，在上部电极和下部电极的作用下，形成的第一电场E1的方向从上到下，第一电场E1和第二电场E2的电场方向相反。
本实施例中，第一掺杂部分43的自由电子浓度较高，相当于负极，第二掺杂部分44的空穴浓度较高，相当于正极，即使第一掺杂部分43和第二掺杂部分44上没有电极时，第一掺杂部分43和第二掺杂部分44可以在第二区域A2形成电场方向从上到下的第二电场E2。由于第一掺杂层20为P型半导体层，本体部分41为N型半导体层，在上部电极和下部电极的作用下，形成的第一电场E1的方向从下到上，第一电场E1和第二电场E2的电场方向相反。
需要说明的是，第一电场E1的电场强度与上部电极和下部电极施加的电压有关，第二电场E2的电场强度与第一掺杂部分和第二掺杂部分掺杂的材料的数量以及深度有关，具体根据实际需求确定，本发明实施例对此不作任何限定。
本发明实施例中，通过在第二掺杂层40包括第一掺杂部分43和第二掺杂部分44，能够在本征层30的第二区域A2形成一个用于隔离PIN器件的内部的电场的第二电场，将PIN器件的侧壁的电场与第一电场相互隔离，且第一电场和第二电场的电场方向相反，由于暗电流方向与电场方向一致，第一电场的暗电流和第二电场的暗电流方向也相反，第二电场的暗电流能够中和第一电场的暗电流，进一步地减少PIN器件中的暗电流，使得PIN器件中的暗电流可以降低一个数量级以上。例如，有数据表明，在未形成第二电场时，PIN器件的暗电流的水平在10e-13安培，在形成第二电场时，其暗电流水平将降低至10e-14～10e-15安培。
可选地，图6为本发明实施例提供的下部电极的结构示意图，如图6所示，本发明实施例中的下部电极10包括：第一保护层11、第二保护层13和设置在第一保护层11和第二保护层13之间的金属层12，其中，第二保护层13位于第一保护层11远离第一掺杂层20的一侧。
可选地，第一保护层11和第二保护层13的制作材料包括：钼或钛。
可选地，金属层12的制作材料包括：铜、铝或钕化铝。
本发明实施例中下部电极为第一保护层、第二保护层以及位于两者之间的金属层构成的三层结构，以便从上下两侧保护层对金属层进行保护，本发明对此不作具体限定。
具体的，具体的，下部电极10为面状电极，本发明实施例并不具体限定面状电极的形状以及尺寸，具体根据实际工艺确定，本发明实施例对此不作任何限定。
可选地，上部电极50的制作材料为透明导电材料，例如：氧化铟锡，本发明实施例对此不作任何限定，具体的，上部电极50为面状电极，本发明实施例并不具体限定面状电极的形状以及尺寸，具体根据实际工艺确定，本发明实施例对此不作任何限定。
实施例二
基于上述实施例的发明构思，本发明实施例还提供一种PIN器件的制作方法，图7为本发明实施例提供的PIN器件的制作方法的流程图，如图7所示，本发明实施例提供的PIN器件的制作方法具体包括以下步骤：
步骤S1：形成下部电极。
其中，下部电极为面状电极。
具体的，步骤S1包括：形成下部电极包括：分别沉积第一保护薄膜、金属薄膜和第二保护薄膜，通过构图工艺形成包括第一保护层、金属层和第二保护层的下部电极。
需要说明的是，构图工艺包括光刻胶涂覆、曝光、显影、刻蚀、光刻胶剥离等工艺。
步骤S2：在下部电极上形成第一掺杂层、本征层、第二掺杂层和上部电极。
具体的，第二掺杂层包括：同层设置的本体部分和电场隔离部分，电场隔离部分至少部分包围所述本体部分，以隔离形成在PIN器件的侧壁的电场。
其中，上部电极为面状电极。
具体的，步骤S2具体包括：在下部电极上沉积第一掺杂半导体薄膜，通过构图工艺形成第一掺杂层；在第一掺杂层上沉积本征半导体薄膜，通过构图工艺形成本征层；在本征层上沉积第二掺杂半导体薄膜，通过构图工艺形成掺杂本体层；在掺杂本体层上沉积透明导电薄膜，通过构图工艺形成上部电极；在掺杂本体层中掺杂第一子掺杂材料和第二子掺杂材料，形成包括本体部分、第一掺杂部分和第二掺杂部分的第二掺杂层。
具体的，沉积第一掺杂半导体薄膜、本征半导体薄膜和第二掺杂半导体薄膜通过溅射工艺沉积。
本发明实施例提供的PIN器件的制作方法包括：形成下部电极；在下部电极上形成第一掺杂层、本征层、第二掺杂层和上部电极；第二掺杂层包括：同层设置的本体部分和电场隔离部分，电场隔离部分至少部分包围本体部分，以隔离形成在PIN器件的侧壁的电场，本发明实施例中第二掺杂层中包括的至少部分包围本体部分的电场隔离部分能够隔离形成在PIN器件的侧壁电场，进而降低了由于PIN器件侧壁损伤导致的暗电流增大，提高了PIN器件的开关比和性能。
下面通过结合图8～图11，以第一掺杂层为N型半导体层为例，进一步地说明本发明实施例提供的PIN器件的制作方法。
步骤100、依次形成下部电极10、第一掺杂层20和本征层30，具体如图8所示。
步骤200、在本征层30上沉积P型半导体材料，通过构图工艺形成掺杂本体层45，具体如图9所示。
步骤300、在掺杂本体层45上沉积透明导电材料，通过构图工艺形成上部电极50，具体如图10所示。
其中，上部电极50在本征层30上的正投影被下部电极10在本征层30上的正投影覆盖。
步骤400、在掺杂本体层45上掺杂第一子掺杂材料，形成本体部分41和至少部分包围本体部分41的第一掺杂部分43，具体如图11所示。
其中，第一掺杂部分43为P型半导体层，第一掺杂部分43的空穴浓度大于本体部分41的空穴浓度。
步骤500、在掺杂本体层45上掺杂第二子掺杂材料，形成至少部分包围第一掺杂部分43的第二掺杂部分44，具体如图3所示。
其中，第二掺杂部分44为N型半导体层，第二掺杂部分44的自由电子浓度大于第一掺杂层20的自由电子浓度。
需要说明的是，当第一掺杂层20为P型半导体层，本体部分41为N型半导体层，第一掺杂部分43为N型半导体层，第二掺杂部分44为P型半导体层，其制作方式与上述类似，在此不再赘述。
实施例三
基于上述实施例的发明构思，本发明实施例还提供一种感光组件，图12为本发明实施例提供的感光组件的结构示意图，如图12所示，感光组件包括：衬底基板1以及设置在衬底基板1上的薄膜晶体管2和PIN器件3。
具体的，薄膜晶体管2包括：缓冲层、有源层，栅电极、栅绝缘层、源漏电极、层间绝缘层和钝化层，薄膜晶体管可以为顶栅结构，还可以为底栅结构，如图12是以顶栅结构为例进行说明的，本发明实施例对此不作任何限定。
PIN器件的下部电极与薄膜晶体管的漏电极连接。
可选地，感光元件可以用于多种应用，例如用于形成成像元件等，或者例如用于实现基于光电感测原理的触控功能、指纹识别功能等，进一步例如可以通过微纳电子工艺技术集成于显示面板中从而实现上述功能，从而得到具有触控功能的显示面板、具有指纹识别功能的显示面板等。
实施例四
基于上述实施例的发明构思，本发明实施例还提供一种显示装置，该显示装置包括：本发明实施例三提供的感光组件。
可选地，显示装置可以为液晶显示器，或者有机发光二极管(Organic Light-Emitting Diode，简称OLED)显示装置，本发明实施例对此不作任何限定。
具体的，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。
为了清晰起见，在用于描述本发明的实施例的附图中，层或微结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (15)
1.一种PIN器件，其特征在于，包括：依次设置的下部电极、第一掺杂层、本征层、第二掺杂层和上部电极；
所述第二掺杂层包括：同层设置的本体部分和电场隔离部分，所述电场隔离部分至少部分包围所述本体部分，以隔离形成在PIN器件的侧壁的电场。
2.根据权利要求1所述的PIN器件，其特征在于，所述电场隔离部分包括：同层设置的第一掺杂部分和第二掺杂部分；
所述第一掺杂部分至少部分包围所述本体部分，所述第二掺杂部分至少部分包围所述第一掺杂部分。
3.根据权利要求1所述的PIN器件，其特征在于，所述本体部分在所述下部电极的正投影覆盖所述上部电极在所述下部电极的正投影。
4.根据权利要求2所述的PIN器件，其特征在于，所述本征层包括：第一区域和第二区域；
所述第一区域在下部电极的正投影与所述本体部分在下部电极的正投影重合，所述第二区域在下部电极的正投影与所述第一掺杂部分和第二掺杂部分在下部电极的正投影重合；
所述第一区域在所述上部电极和下部电极的作用下形成有第一电场，所述第二区域在所述第一掺杂部分和所述第二掺杂部分的作用下形成有第二电场；所述第二电场用于隔离形成在PIN器件的侧壁的电场和第一电场。
5.根据权利要求4所述的PIN器件，其特征在于，所述第一电场的电场方向与所述第二电场的电场方向相反。
6.根据权利要求2所述的PIN器件，其特征在于，所述第一掺杂层为N型半导体层，所述本体部分和所述第一掺杂部分为P型半导体层，所述第二掺杂部分为N型半导体层；其中，
所述第一掺杂部分的空穴浓度大于所述本体部分的空穴浓度，所述第二掺杂部分的自由电子浓度大于所述第一掺杂层的自由电子浓度。
7.根据权利要求2所述的PIN器件，其特征在于，所述第一掺杂层为P型半导体层，所述本体部分和所述第一掺杂部分为N型半导体层，所述第二掺杂部分为P型半导体层；其中，
所述第一掺杂部分的自由电子浓度大于所述本体部分的自由电子浓度，所述第二掺杂部分的空穴浓度大于所述第一掺杂层的空穴浓度。
8.根据权利要求1所述的PIN器件，其特征在于，所述上部电极的制作材料为透明导电材料，且为面状电极。
9.根据权利要求1所述的PIN器件，其特征在于，所述下部电极包括：第一保护层、第二保护层和设置在所述第一保护层和所述第二保护层之间的金属层；
所述第二保护层位于所述第一保护层远离第一掺杂层的一侧。
10.根据权利要求9所述的PIN器件，其特征在于，所述第一保护层和所述第二保护层的制作材料包括：钼或钛；
所述金属层的制作材料包括：铜、铝或钕化铝。
11.一种感光组件，其特征在于，包括：衬底基板以及设置在所述衬底基板上的薄膜晶体管和如权利要求1～10任一项所述的PIN器件。
12.一种显示装置，其特征在于，包括：如权利要求11所述的感光组件。
13.一种PIN器件的制作方法，其特征在于，包括：
形成下部电极；
在下部电极上形成第一掺杂层、本征层、第二掺杂层和上部电极；所述第二掺杂层包括：同层设置的本体部分和电场隔离部分，所述电场隔离部分至少部分包围所述本体部分，以隔离形成在PIN器件的侧壁的电场。
14.根据权利要求13所述的方法，其特征在于，形成下部电极包括：
分别沉积第一保护薄膜、金属薄膜和第二保护薄膜，通过构图工艺形成包括第一保护层、金属层和第二保护层的下部电极。
15.根据权利要求13所述的方法，其特征在于，所述在下部电极上形成第一掺杂层、本征层、第二掺杂层和上部电极包括：
在下部电极上沉积第一掺杂半导体薄膜，通过构图工艺形成第一掺杂层；
在第一掺杂层上沉积本征半导体薄膜，通过构图工艺形成本征层；
在本征层上沉积第二掺杂半导体薄膜，通过构图工艺形成掺杂本体层；
在掺杂本体层上沉积透明导电薄膜，通过构图工艺形成上部电极；
在掺杂本体层中掺杂第一子掺杂材料和第二子掺杂材料，形成包括本体部分、第一掺杂部分和第二掺杂部分的第二掺杂层。
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