CN114400268A - Pin器件及其制备方法、显示装置 - Google Patents
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Abstract
本公开实施例提供一种PIN器件及其制备方法、显示装置，其中，该PIN器件，包括第一电极，依次层叠设置于第一电极一侧的第一掺杂层、本征层、第二掺杂层及第二电极；第二电极为图案化电极，图案化电极包括多个空白部分，各空白部分分隔设置或通过连接部分连接。本公开实施例的技术方案可以提高本征层的光电转换率及其响应度，有助于提升PIN器件的EQE等性能。
Description
技术领域
本公开涉及显示技术领域，尤其涉及一种PIN器件及其制备方法、显示装置。
背景技术
目前，由于PIN(具有P-I-N结构的二极管)器件的部分膜层会对光进行吸收，使得入射到PIN器件中本征层的光线减少，降低了本征层的响应和PIN器件的外量子效率(External Quantum Efficiency，简称EQE)。
发明内容
本公开实施例提供一种PIN器件及其制备方法、显示装置，以解决或缓解现有技术中的一项或更多项技术问题。
作为本公开实施例的第一方面，本公开实施例提供一种PIN器件，包括第一电极，依次层叠设置于第一电极一侧的第一掺杂层、本征层、第二掺杂层及第二电极；
其中，第二电极为图案化电极，图案化电极包括多个空白部分，各空白部分分隔设置或通过连接部分连接。
在一种实施方式中，图案化电极还包括多个岛状部分，各岛状部分在第一电极上的正投影位于各空白部分在第一电极上的正投影外，且各岛状部分及各空白部分在第一电极上的正投影覆盖本征层在第一电极上的正投影。
在一种实施方式中，第二掺杂层为图案化掺杂层，PIN器件还包括位于本征层的背离第一电极一侧的绝缘图案，图案化掺杂层在第一电极上的正投影与各岛状部分在第一电极上的正投影重叠，绝缘图案在第一电极上的正投影与各空白部分在第一电极上的正投影重叠。
在一种实施方式中，连接部分在第一电极上的正投影与绝缘图案在第一电极上的正投影交叠，连接部分的材质为透明导电材质，绝缘图案的材质透明绝缘材质。
在一种实施方式中，第二掺杂层的厚度范围为
在一种实施方式中，第一电极的反射率大于铝钛合金的反射率。
作为本公开实施例的第二方面，本公开实施例提供一种PIN器件，其特征在于，包括第一电极，依次层叠设置于第一电极一侧的第一掺杂层、本征层和第二掺杂层；其中，第二掺杂层的厚度范围为
在一种实施方式中，第一电极的反射率大于铝钛合金的反射率。
作为本公开实施例的第三方面，本公开实施例提供一种显示装置，其特征在于，包括：上述任一种实施方式的PIN器件。
作为本公开实施例的第四方面，本公开实施例提供一种PIN器件的制备方法，包括：
在第一电极的一侧依次形成第一掺杂层、本征层、第二掺杂层及第二电极；
其中，第二电极为图案化电极，图案化电极包括多个空白部分，各空白部分分隔设置或通过连接部分连接。
在一种实施方式中，在第一电极的一侧依次形成第二掺杂层和第二电极包括：
在本征层的背离第一电极的一侧形成绝缘图案；对本征层进行图案化处理，在本征层的背离第一电极的一侧形成第二掺杂层；第二掺杂层在第一电极上的正投影与绝缘图案在第一电极上的正投影不交叠，且第二掺杂层和绝缘图案在第一电极上的正投影覆盖本征层在第一电极上的正投影；
在第二掺杂层和绝缘图案的背离第一电极的一侧形成第二电极；第二电极包括多个岛状部分及连接空白部分的连接部分；各岛状部分在第一电极上的正投影与第二掺杂层在第一电极上的正投影重叠。
在一种实施方式中，在第一电极的一侧形成第二掺杂层，包括：
在本征层的背离第一电极的一侧形成掺杂区；
对掺杂区进行减薄处理，形成第二掺杂层；其中，掺杂区的厚度大于
第二掺杂层的厚度范围为
在一种实施方式中，在第一电极的一侧形成第二掺杂层，包括：
在本征层的背离第一电极的一侧形成绝缘层；
对本征层进行掺杂处理，以在本征层的背离第一电极的一侧形成掺杂区；
去除绝缘层，并将掺杂区作为第二掺杂层。
作为本公开实施例的第五方面，本公开实施例提供一种PIN器件的制备方法，包括：
在第一电极的一侧依次形成第一掺杂层、本征层及掺杂区；
对掺杂区进行减薄处理，形成第二掺杂层；其中，掺杂区的厚度大于
第二掺杂层的厚度范围为
作为本公开实施例的第六方面，本公开实施例提供一种PIN器件的制备方法，包括：
在第一电极的一侧依次形成第一掺杂层、本征层及绝缘层；
对本征层进行掺杂处理，在本征层的背离第一电极的一侧形成掺杂区；
去除绝缘层，并将掺杂区作为第二掺杂层；其中，第二掺杂层的厚度范围为
本公开实施例，设置PIN器件的第二电极为图案化电极，可使一部分光信号直接从图案化电极的空白部分入射至本征层而不被空白部分吸收和反射，减少了第二电极对光信号的吸收和反射等损耗，提高了本征层的光电转换率及其响应度，有助于提升PIN器件的EQE等性能。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本公开进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本公开公开的一些实施方式，而不应将其视为是对本公开范围的限制。
图1A示出相关技术的有源像素传感器的结构示意图。
图1B示出图1A中PIN器件的制备流程示意图。
图2示出根据本公开第一实施例的PIN器件的结构示意图。
图3示出根据本公开第二实施例的PIN器件的结构示意图。
图4示出根据本公开第三实施例的PIN器件的结构示意图。
图5示出根据本公开第四实施例的PIN器件的结构示意图。
图6示出根据本公开第二实施例的制备方法的一种流程示意图。
图7示出根据本公开第三实施例的制备方法的一种流程示意图。
图8示出根据本公开第三实施例的制备方法的另一种流程示意图。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本公开的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
如图1A和图1B所示，相关技术中，通常采用PIN器件110和薄膜晶体管120集成有源像素传感器100(Active Pixel Sensor，简称APS)或无源像素传感器(Passive PixelSensor，简称PPS)。其中，在制备PIN器件110的过程中，将第一电极111穿过过孔与薄膜晶体管120的栅极连接，并在第一电极111背离基底的一侧依次设置第一掺杂层112、本征层113、第二掺杂层114和第二电极115。但是，由于PIN器件110的第二电极115基本设置为面电极，其在第一电极111上的正投影覆盖本征层113在第一电极111上的正投影，则第二电极115会吸收光信号，减少了入射至本征层113的光信号，降低了本征层113的光电转换率及其响应度，从而降低了PIN器件110的性能。
为解决上述技术问题，本公开实施例提供一种PIN器件，下面结合附图对本公开实施例的PIN器件进行说明。
图2示出根据本公开第一实施例的PIN器件的结构示意图。图3示出根据本公开第一实施例的PIN器件的结构示意图。如图2和图3所示，该PIN器件200可以包括第一电极210，依次层叠设置于第一电极210一侧的第一掺杂层220、本征层230、第二掺杂层240及第二电极250。
其中，第一掺杂层220和第二掺杂层240均为重掺杂层，且第一掺杂层220的掺杂类型与第二掺杂层240的掺杂类型相反。示例性地，第一掺杂层220可以为P型半导体层，且第二掺杂层240可以为N型半导体层；或者，第一掺杂层220可以为N型半导体层，且第二掺杂层240可以为P型半导体层。
第二电极250为图案化电极，图案化电极包括多个空白部分251，各空白部分251分隔设置或通过连接部分252连接。需要说明的是，在本公开实施例的PIN器件200以垂直于驱动背板的方式设置于驱动背板上的情况下，第一电极210可看作底电极，第二电极250可看作顶电极。示例性地，多个空白部分251可呈阵列排布。在光信号入射至PIN器件200时，一部分光信号可直接从空白部分251入射至本征层230而不被空白部分251吸收和反射，减少了第二电极250对光信号的损耗，增加了光信号的透过率，有利于提高本征层230的光电转换率及其响应度，改善PIN器件200的光暗电流比(即光电流与暗电流的比值)，从而更有助于提升PIN器件200的外量子效率(External Quantum Efficiency，简称EQE)、信噪比及灵敏度等性能。
在另一个示例中，连接部分252的材质可以为氧化铟锡(ITO)等透明导电材质，通过连接部分252连接相邻的空白部分251，有助于增加图案化电极的导电面积，从而提升图案化电极的导电性能。此外，通过连接部分252连接相邻的空白部分251还有助于提升图案化电极的牢固性。
根据本公开实施例的PIN器件200，设置PIN器件200的第二电极250为图案化电极，可使一部分光信号直接从图案化电极的空白部分251入射至本征层230而不被空白部分251吸收和反射，减少了第二电极250对光信号的吸收和反射等损耗，提高了本征层230的光电转换率及其响应度，有助于提升PIN器件200的EQE等性能。
在一种实施方式中，如图2和图3所示，图案化电极还包括多个岛状部分253，各岛状部分253在第一电极210上的正投影位于各空白部分251在第一电极210上的正投影外，且各岛状部分253及各空白部分251在第一电极210上的正投影覆盖本征层230在第一电极210上的正投影。这样的结构可确保光信号从岛状部分253或空白部分251入射至PIN器件200的本征层，在光信号入射时，一部分光信号直接从空白部分251入射至本征层230而不被空白部分251吸收和反射，另一部分光信号透过岛状部分253入射至本征层230。在一个示例中，设置岛状部分253的材质为ITO等透明导电材质，可增加岛状部分253的透过率，减少了岛状部分253对光信号的吸收和反射损耗，从而使更多的光信号可透过岛状部分253入射至本征层230，有利于提升本征层230的光电转换率及其响应度。
在一种实施方式中，如图3所示，该PIN器件200与上述第一实施例的PIN器件200的不同之处在于，第二掺杂层240为图案化掺杂层，PIN器件200还包括位于本征层230的背离第一电极210一侧的绝缘图案310。图案化掺杂层在第一电极210上的正投影与各岛状部分253在第一电极210上的正投影重叠，以使各岛状部分253与第一电极210之间形成P-I-N结构。绝缘图案310在第一电极210上的正投影与各空白部分251在第一电极210上的正投影重叠。
示例性地，绝缘图案310的材质可以是氮化硅(SiNx)等透明绝缘材质。通过在本征层230的背离第一电极210的一侧设置透明的绝缘图案310，且设置绝缘图案310在第一电极210上的正投影与各空白部分251在第一电极210上的正投影重叠，可使透过绝缘图案310入射至本征层230的光信号避开图案化掺杂层，减少了图案化掺杂层对光信号的吸收和反射损耗，从而有助于提升本征层230的光电转换率及其响应度，提升PIN器件200的EQE等特性。此外，设置透明的绝缘图案310还可避免岛状部分253与本征层230电连接。
在一种实施方式中，如图3所示，连接部分252在第一电极210上的正投影与绝缘图案310在第一电极210上的正投影交叠，连接部分252的材质为透明导电材质，绝缘图案310的材质为透明绝缘材质。示例性地，连接部分252和岛状部分253的材质相同，例如连接部分252和岛状部分253的材质可以均为氧化铟锡(ITO)等透明导电材质。通过在相邻的岛状部分253之间设置连接部分252，可有效提高图案化电极的牢固性及良好的电连接特性。
在一种实施方式中，如图2所示，第二掺杂层240的厚度范围为
示例性地，第二掺杂层240的厚度可以是
(包括端点值)之间的任一值。例如第二掺杂层240的厚度可以是
中的任一个数值。
如图1A和图1B所示，相关技术中，受最小离子注入能量的限制，第二掺杂层114的厚度通常超过
导致第二掺杂层114会吸收大量的光信号，尤其会吸收大量的短波光信号，减少了入射至本征层113中的光信号。本公开实施例的上述方案通过将第二掺杂层240的厚度范围设置为
可有效减少其对光信号的吸收，提升本征层230的光电转换率及其响应度，从而提升PIN器件200的EQE、信噪比、灵敏度等特性。此外，在利用PIN器件200与放大薄膜晶体管集成感光组件(例如指纹识别传感器)时，还有助于增加感光组件的增益。
在一种实施方式中，如图2和图3所示，第一电极210的反射率大于钛铝合金的反射率。示例性地，第一电极210的材质可以ITO/Ag/ITO复合导电材质，也可以是其他类型的材质，本公开实施例对第一电极210的材质不作限制。
如图1A和图1B所示，相关技术中，第一电极111的材质通常选用钛铝合金等反射率较低的材质，例如Ti/Al/Ti复合导电材质。在光信号透过本征层113入射到第一电极111时，第一电极111会吸收部分光信号，减少了反射至本征层113内的光信号，降低了本征层113的光电转换率。本公开实施例的上述方案通过选用反射率大于钛铝合金的材质作为第一电极210的材质，使得第一电极210可将更多的光信号朝向本征层230反射，有利于提高本征层230的光电转换率及其响应度，改善PIN器件200的光暗电流比，从而提升了PIN器件200的EQE、信噪比、灵敏度等性能。
如图1A和图1B所示，在相关技术中，受最小离子注入能量限制，例如最小离子注入能量为8Kev，第二掺杂层114的厚度通常大于
第二掺杂层114的厚度较大会吸收大量的光信号，尤其在第二掺杂层114为P型层的情况下，第二掺杂层114会吸收大量的短波光信号，减少了入射至本征层113的光信号，降低了本征层113的光电转换率及其响应度，导致PIN器件100的EQE、信噪比和灵敏度均偏低。
为解决上述技术问题，本公开实施例还提供另一种PIN器件。
图4示出根据本公开第三实施例的PIN器件的结构示意图。如图4所示，该PIN器件200可以包括：第一电极210，依次层叠设置于第一电极210一侧的第一掺杂层220、本征层230和第二掺杂层240；其中，第二掺杂层240的厚度范围为
示例性地，第二掺杂层240的厚度可以是
(包括端点值)之间的任一值。例如第二掺杂层240的厚度可以是
中的任一个数值。
上述方案通过将第二掺杂层240的厚度范围设置为
可有效减少其对光信号的吸收，提升本征层230的光电转换率及其响应度，从而提升PIN器件200的EQE、信噪比、灵敏度等特性。此外，在利用PIN器件200与放大薄膜晶体管集成感光组件时，还有助于增加感光组件的增益。
在一种实施方式中，第一电极210的反射率大于钛铝合金的反射率。示例性地，第一电极210的材质可以ITO/Ag/ITO复合导电材质，也可以是其他类型的材质，本公开实施例对第一电极210的材质不作限制。相关技术中，第一电极210的材质通常选用钛铝合金等反射率较低的材质，例如Ti/Al/Ti复合导电材质。在光信号透过本征层230入射到第一电极210时，第一电极210会吸收部分光信号，减少了反射至本征层230内的光信号，降低了本征层230的光电转换率。本公开实施例的上述方案通过选用反射率大于钛铝合金的材质作为第一电极210的材质，使得第一电极210可将更多的光信号朝向本征层230反射，有利于提高本征层230的光电转换率及其响应度，改善PIN器件200的光暗电流比，从而提升了PIN器件200的EQE、信噪比、灵敏度等性能。
需要说明的是，本公开的第三实施例对PIN器件200中设置于第二掺杂层240的背离第一电极210一侧的第二电极的不作限制，其可以是面电极，也可以是图案化电极，图5示出第二电极250是面电极的结构。
本公开实施方式还提供了一种显示装置，包括：上述任一种实施方式的PIN器件200。示例性地，该显示装置可以是显示面板，也可以是具有显示面板的显示产品，例如智能手机、平板电脑、显示屏、智能穿戴设备、电子相框等。
本公开实施方式还提供了一种PIN器件的制备方法，请参考图2，该制备方可以包括：
步骤S610、在第一电极210的一侧依次形成第一掺杂层220和本征层230；
步骤S620、对本征层230进行注入离子重掺杂，形成第二掺杂层240；
步骤S630、在第二掺杂层240的背离第一电极210的一侧形成第二电极250。示例性地，步骤S630可以包括：采用镀膜工艺在第二掺杂层240的背离第一电极210的一侧形成导电膜；对导电膜进行涂胶、曝光、显影、刻蚀等图案化处理，形成第二电极250；其中，第二电极250为图案化电极，图案化电极包括多个空白部分251，各空白部分251分隔设置或通过连接部分252连接。
在一种实施方式中，请依次参考图6和图3，步骤S620可以包括：
步骤S621、在本征层230的背离第一电极210的一侧形成绝缘图案310。举例而言，步骤S621可以包括：采用镀膜工艺在本征层230的背离第一电极210的一侧形成绝缘膜；对绝缘膜进行涂胶、曝光、显影、刻蚀等图案化处理，形成绝缘图案310，绝缘图案310包括多个镂空部分(图中未标记)。
步骤S622、对本征层230进行图案化处理，在本征层230的背离第一电极210的一侧形成第二掺杂层240；第二掺杂层240在第一电极210上的正投影与各岛状部分253在第一电极210上的正投影重叠。示例性地，如图6所示，步骤S622可以包括：在绝缘图案310的背离第一电极210的一侧涂覆光刻胶610，以使本征层230从多个镂空部分暴露；对本征层230进行注入离子重掺杂并去除光刻胶610，形成图案化的第二掺杂层240，亦即图案化掺杂层。其中，绝缘图案310在第一电极210上的正投影不交叠，且第二掺杂层240和绝缘图案310在第一电极210上的正投影覆盖本征层230在第一电极210上的正投影。
相应的，如图3所示，步骤S630可以包括：采用镀膜工艺在第二掺杂层240的背离第一电极210的一侧形成第二电极250；第二电极250包括连接空白部分251的连接部分252以及多个岛状部分253，各岛状部分253在第一电极210上的正投影与第二掺杂层240在第一电极210上的正投影重叠。
在一种可选的实施方式中，请依次参考图7和图4，步骤S620可以包括：对本征层230进行注入离子重掺杂，以在本征层230的背离第一电极210的一侧形成掺杂区710；采用HF酸刻蚀掺杂区710的背离第一电极210的一侧，减薄掺杂区710的厚度，形成第二掺杂层240；其中，掺杂区710的厚度大于
第二掺杂层240的厚度范围为
需要说明的是，还可以采用本领域常用的其他减薄处理工艺来对掺杂区710进行减薄处理，例如其他类型的刻蚀工艺、打磨等，本公开实施例对掺杂区710的减薄处理工艺不作限制。
在另一种可选的实施方式中，请依次参考图8和图4，步骤S620可以包括：采用镀膜工艺在本征层230的背离第一电极210的一侧形成绝缘层810，绝缘层810的材质可以是氮化硅(SiNx)等易于刻蚀的透明材质；对本征层230进行离子注入重掺杂，以在本征层230的背离第一电极210的一侧形成掺杂区710；采用HF酸刻蚀掉绝缘层810，将剩下的掺杂区710作为第二掺杂层240。在本实施方式中，通过在本征层230的背离第一电极210的一侧形成绝缘层810，再对本征层230进行离子注入重掺杂处理，可利用绝缘层810对离子注入能量进行缓冲，减小本征层230中的离子注入重掺杂的掺杂深度，从而在本征层230上形成厚度较薄的第二掺杂层240。此外，通过设置绝缘层810更有助于灵活控制本征层230中的掺杂深度，并且由于氮化硅易于刻蚀去除，还有利于提高制备效率。
本公开实施例还提供另一种PIN器件的制备方法，请依次参考图7和图4，该制备方法可以包括：
步骤S710、采用镀膜工艺在第一电极210的一侧依次形成第一掺杂层220、本征层230及掺杂区710。本征层230和掺杂区710的形成方式可参考前文的实施例，在此不赘述。
步骤S720、对掺杂区710进行减薄处理，形成第二掺杂层240；其中，掺杂区710的厚度大于
第二掺杂层240的厚度范围为
需要说明的是，步骤S720也可参考前文的实施例，在此不赘述。
如图1A和图1B所示，相关技术受最小离子注入能量限制，直接形成的第二掺杂层114的厚度通常大于
第二掺杂层114会吸收大量的光信号，造成光信号的损耗，减少了入射至本征层113的光信号。上述方案，通过先形成掺杂区710，再对掺杂区710进行减薄处理来形成第二掺杂层240，这样形成的第二掺杂层240的厚度较薄，减少了对光信号的吸收损耗，有助于增加入射至本征层230的光信号，从而提高本征层230的光电转换率及其响应度。此外，上述方案先形成掺杂区710，再直接对掺杂区710进行减薄处理还简化制备工艺。
本公开实施例还提供又一种PIN器件的制备方法，请依次参考图8和图4，该制备方法可以包括：
步骤S810、在第一电极210的一侧依次形成第一掺杂层220、本征层230及绝缘层810；其中，绝缘层810的材质可以是氮化硅(SiNx)等透明绝缘材质。
步骤S820、对本征层230进行掺杂处理，在本征层230的背离第一电极210的一侧形成掺杂区710。
步骤S830、去除绝缘层810，并将掺杂区710作为第二掺杂层240；其中，第二掺杂层240的厚度范围为
可以理解的是，步骤S820和步骤S830可参考前文的实施例，在此不赘述。
上述方案，通过在本征层230的背离第一电极210的一侧形成绝缘层810，再对本征层230进行离子注入重掺杂处理，可利用绝缘层810对离子注入能量进行缓冲，减小本征层230中的离子注入深度，从而在本征层230上形成厚度较薄的第二掺杂层240。此外，由于氮化硅易于刻蚀去除，有助于提高制备效率。
在本说明书的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者多个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本公开的不同结构。为了简化本公开的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本公开。此外，本公开可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (15)
1.一种PIN器件，其特征在于，包括第一电极，依次层叠设置于所述第一电极一侧的第一掺杂层、本征层、第二掺杂层及第二电极；
其中，所述第二电极为图案化电极，所述图案化电极包括多个空白部分，各所述空白部分分隔设置或通过连接部分连接。
2.根据权利要求1所述的PIN器件，其特征在于，所述图案化电极还包括多个岛状部分，各所述岛状部分在所述第一电极上的正投影位于各所述空白部分在所述第一电极上的正投影外，且各所述岛状部分及各所述空白部分在所述第一电极上的正投影覆盖所述本征层在所述第一电极上的正投影。
3.根据权利要求2所述的PIN器件，其特征在于，所述第二掺杂层为图案化掺杂层，所述PIN器件还包括位于所述本征层的背离所述第一电极一侧的绝缘图案，所述图案化掺杂层在所述第一电极上的正投影与各所述岛状部分在所述第一电极上的正投影重叠，所述绝缘图案在所述第一电极上的正投影与各所述空白部分在所述第一电极上的正投影重叠。
4.根据权利要求3所述的PIN器件，其特征在于，所述连接部分在所述第一电极上的正投影与所述绝缘图案在所述第一电极上的正投影交叠，所述连接部分的材质为透明导电材质，所述绝缘图案的材质透明绝缘材质。
5.根据权利要求1所述的PIN器件，其特征在于，所述第二掺杂层的厚度范围为
6.根据权利要求1所述的PIN器件，其特征在于，所述第一电极的反射率大于铝钛合金的反射率。
7.一种PIN器件，其特征在于，包括第一电极，依次层叠设置于所述第一电极一侧的第一掺杂层、本征层和第二掺杂层；其中，所述第二掺杂层的厚度范围为
8.根据权利要求7所述的PIN器件，其特征在于，所述第一电极的反射率大于铝钛合金的反射率。
9.一种显示装置，其特征在于，包括：权利要求1至8中任一项所述的PIN器件。
10.一种PIN器件的制备方法，其特征在于，包括：
在第一电极的一侧依次形成第一掺杂层、本征层、第二掺杂层及第二电极；
其中，所述第二电极为图案化电极，所述图案化电极包括多个空白部分，各所述空白部分分隔设置或通过连接部分连接。
11.根据权利要求10所述的制备方法，其特征在于，在所述第一电极的一侧依次形成第二掺杂层和第二电极包括：
在所述本征层的背离所述第一电极的一侧形成绝缘图案；
对所述本征层进行图案化处理，在所述本征层的背离所述第一电极的一侧形成第二掺杂层；所述第二掺杂层在所述第一电极上的正投影与所述绝缘图案在所述第一电极上的正投影不交叠，且所述第二掺杂层和所述绝缘图案在所述第一电极上的正投影覆盖所述本征层在所述第一电极上的正投影；
在所述第二掺杂层和所述绝缘图案的背离所述第一电极的一侧形成第二电极；所述第二电极包括多个岛状部分及连接所述空白部分的所述连接部分；各所述岛状部分在所述第一电极上的正投影与所述第二掺杂层在所述第一电极上的正投影重叠。
12.根据权利要求10所述的制备方法，其特征在于，在所述第一电极的一侧形成所述第二掺杂层，包括：
在所述本征层的背离所述第一电极的一侧形成掺杂区；
对所述掺杂区进行减薄处理，形成所述第二掺杂层；其中，所述掺杂区的厚度大于
所述第二掺杂层的厚度范围为
13.根据权利要求10所述的制备方法，其特征在于，在所述第一电极的一侧形成所述第二掺杂层，包括：
在所述本征层的背离所述第一电极的一侧形成绝缘层；
对所述本征层进行掺杂处理，以在所述本征层的背离所述第一电极的一侧形成掺杂区；
去除所述绝缘层，并将所述掺杂区作为所述第二掺杂层。
14.一种PIN器件的制备方法，其特征在于，包括：
在第一电极的一侧依次形成第一掺杂层、本征层及掺杂区；
对所述掺杂区进行减薄处理，形成第二掺杂层；其中，所述掺杂区的厚度大于
所述第二掺杂层的厚度范围为
15.一种PIN器件的制备方法，其特征在于，包括：
在第一电极的一侧依次形成第一掺杂层、本征层及绝缘层；
对所述本征层进行掺杂处理，在所述本征层的背离所述第一电极的一侧形成掺杂区；
去除所述绝缘层，并将所述掺杂区作为第二掺杂层；其中，所述第二掺杂层的厚度范围为
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