KR20150095150A - 수직 핀 다이오드 - Google Patents

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KR20150095150A
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KR
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layer
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pin diode
electrode
vertical pin
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KR1020140016296A
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김철호
이광천
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한국전자통신연구원
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Abstract

수직 핀 다이오드가 개시된다. 수직 핀 다이오드는, 진성 계층, 진성 계층의 제1 면에 위치한 N-유형 계층, 제1 면과 대향하는 진성 계층의 제2 면에 위치한 P-유형 계층, P-유형 계층으로부터 제1 면까지 연장되어 형성된 연결 영역, N-유형 계층에 위치한 제1 전극 및 제1 면에 형성된 연결 영역에 위치한 제2 전극을 포함한다. 따라서, 플라즈마를 용이하게 발생시킬 수 있다.

Description

수직 핀 다이오드{VERTICAL PIN DIODE}
본 발명은 수직 핀 다이오드에 관한 것으로, 더욱 상세하게는 고체 플라즈마를 활성화시키기 위해 사용되는 수직 핀 다이오드에 관한 것이다.
고체 플라즈마(plasma) 안테나는 반도체 기판의 가변성(유전체→도체)을 사용하여 신호를 전송하는 안테나를 의미한다. 즉, 반도체 기판의 특정 영역에 전기적 또는 광학적 자극을 가함으로써 이를 도체 상태(즉, 플라즈마 상태)로 변화시키고, 도체화 된 영역을 통해 신호를 전송한다. 이와 같은 특성을 사용하면 안테나의 빔 방향 및 주파수 대역을 용이하게 제어할 수 있다.
고체 플라즈마 안테나에 있어서, 플라즈마를 활성화시키기 위해 수평 핀(positive-intrinsic-negative, PIN) 다이오드(diode) 또는 수직 핀 다이오드를 사용한다. 종래의 수평 핀 다이오드의 경우 Si 계층의 표면에서 전류의 손실이 많기 때문에 충분한 자유 전자를 형성하기 위해 큰 전압을 가해야 하는 문제점이 있다. 한편, 종래의 수직 핀 다이오드의 경우 전극들은 기판의 양쪽 면(즉, 상부면 및 하부면)에 각각 위치하기 때문에 안테나 응용에 있어 신호의 진행을 방해하는 요소가 될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 다이오드의 전극들이 동일한 면에 위치하도록 구성된 수직 핀 다이오드를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직 핀 다이오드는, 진성 계층, 상기 진성 계층의 제1 면에 위치한 N-유형 계층, 상기 제1 면과 대향하는 상기 진성 계층의 제2 면에 위치한 P-유형 계층, 상기 P-유형 계층으로부터 상기 제1 면까지 연장되어 형성된 연결 영역, 상기 N-유형 계층에 위치한 제1 전극 및 상기 제1 면에 형성된 상기 연결 영역에 위치한 제2 전극을 포함한다.
여기서, 상기 수직 핀 다이오드는, 상기 진성 계층의 제1 면 및 상기 N-유형 계층에 위치한 제1 산화 계층을 더 포함할 수 있다.
여기서, 상기 수직 핀 다이오드는, 상기 진성 계층의 제2 면 및 상기 P-유형 계층에 위치한 제2 산화 계층을 더 포함할 수 있다.
여기서, 상기 제1 전극과 상기 제2 전극은 동일 방향에 형성된 면에 위치할 수 있다.
여기서, 상기 연결 영역은 전도성을 가진 물질로 형성될 수 있다.
여기서, 상기 연결 영역은 트렌치 형상으로 구성될 수 있다.
여기서, 상기 연결 영역 중에서 상기 P-유형 계층에 접하는 면은 상기 제1 면에 접하는 면보다 작은 크기를 가질 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 수직 핀 다이오드는, 진성 계층, 상기 진성 계층의 제1 면에 위치한 P-유형 계층, 상기 제1 면과 대향하는 상기 진성 계층의 제2 면에 위치한 N-유형 계층, 상기 N-유형 계층으로부터 상기 제1 면까지 연장되어 형성된 연결 영역, 상기 P-유형 계층에 위치한 제1 전극 및 상기 제1 면에 형성된 상기 연결 영역에 위치한 제2 전극을 포함한다.
여기서, 상기 수직 핀 다이오드는, 상기 진성 계층의 제1 면 및 상기 P-유형 계층에 위치한 제1 산화 계층을 더 포함할 수 있다.
여기서, 상기 수직 핀 다이오드는, 상기 진성 계층의 제2 면 및 상기 N-유형 계층에 위치한 제2 산화 계층을 더 포함할 수 있다.
여기서, 상기 제1 전극과 상기 제2 전극은 동일 방향에 형성된 면에 위치할 수 있다.
여기서, 상기 연결 영역은 전도성을 가진 물질로 형성될 수 있다.
여기서, 상기 연결 영역은 트렌치 형상으로 구성될 수 있다.
여기서, 상기 연결 영역 중에서 상기 N-유형 계층에 접하는 면은 상기 제1 면에 접하는 면보다 작은 크기를 가질 수 있다.
본 발명에 의하면, 수직 핀 다이오드를 사용함으로써 작은 전압으로도 상대적으로 많은 전하를 발생시킬 수 있으며, 이에 따라 플라즈마를 용이하게 발생시킬 수 있다.
또한, 동일한 면에 위치한 전극들로 구성된 수직 핀 다이오드를 사용함으로써 전파 간섭을 최소화할 수 있다.
도 1은 수평 핀 다이오드를 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 수직 핀 다이오드를 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 수직 핀 다이오드를 도시한 투영도이다.
도 4는 본 발명의 다른 실시예에 따른 수직 핀 다이오드를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 수직 핀 다이오드를 도시한 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 수평 핀 다이오드를 도시한 사시도이다.
도 1을 참조하면, 수평 핀(positive-intrinsic-negative, PIN) 다이오드(diode)(100)는 Si 기판(101), 산화 계층(oxide layer)(102), 진성 계층(intrinsic layer)(103), P-유형 계층(104), N-유형 계층(105), P-전극(106) 및 N-전극(107)을 포함할 수 있다.
Si 기판(101)의 상부에는 산화 계층(102)이 위치할 수 있고, 산화 계층(102)의 상부에는 진성 계층(103)이 위치할 수 있다. 진성 계층(103) 상부의 일부 면에 P-유형 계층(104)이 형성될 수 있고, 진성 계층(103) 상부 중에서 P-유형 계층(104)이 형성되지 않은 다른 면에 N-유형 계층(105)이 형성될 수 있다. 예를 들어, 진성 계층(103) 상에서 P-유형 계층(104)은 N-유형 계층(105)과 대향하도록 형성될 수 있다. P-유형 계층(104)의 상부에는 P-전극(106)이 위치할 수 있고, N-유형 계층(105)의 상부에는 N-전극(107)이 위치할 수 있다.
P-전극(106)과 N-전극(107)에 순방향의 전압이 인가되는 경우, 진성 계층(103)을 중심으로 수평 방향의 직류 전류가 흐르게 되며 이에 따라 발생된 자유 전자에 의해 수평 핀 다이오드는 전도성을 가지게 된다.
이와 같은 수평 핀 다이오드는 구조가 단순하고 두 개의 전극이 모두 동일한 면에 위치하게 되어 안테나에 용이하게 적용할 수 있다. 그러나 수평 핀 다이오드(100)에서 전류는 주로 진성 계층(103)을 통해 흐르고 진성 계층(103)의 상부 표면에서 전류의 손실이 많고 전류의 이동 경로가 길기 때문에 충분한 자유 전자를 발생시키기 위해서는 큰 전압을 가해야 한다. 또한, SPIN 배열에서는 직렬로 일정한 방향의 전류 흐름을 형성해야 하며, 배열의 개수가 늘어날수록 더욱 큰 전압을 가해야 한다.
도 2는 본 발명의 일 실시예에 따른 수직 핀 다이오드를 도시한 단면도이고, 도 3은 본 발명의 일 실시예에 따른 수직 핀 다이오드를 도시한 투영도이다.
도 2 및 3을 참조하면, 수직 핀 다이오드(200)는 진성 계층(201), 진성 계층(201)의 하부 영역에 형성된 N-유형 계층(203), 진성 계층(201)의 상부 영역에 형성된 P-유형 계층(202), P-유형 계층(202)으로부터 진성 계층(201)의 하부 영역까지 연장되어 형성된 연결 영역(204), N-유형 계층(203)에 위치한 제1 전극(205), 및 연결 영역(204)에 위치한 제2 전극(206)을 포함할 수 있다.
더불어, 수직 핀 다이오드(200)는 진성 계층(201)의 하부 영역 및 N-유형 계층(203)에 위치한 제1 산화 계층(207), 진성 계층(201)의 상부 영역 및 P-유형 계층(202)에 위치한 제2 산화 계층(208), 제1 전극(205)에 위치한 제1 범프(bump)(209), 제2 전극(206)에 위치한 제2 범프(210), 제1 전극(205)과 제2 전극(206) 간을 상호 연결하는 연결 계층(211)을 더 포함할 수 있다.
수직 핀 다이오드(200)의 기본적인 구성은, 수직 핀 다이오드(200) 내의 상부 영역에 위치한 P-유형 계층(202), 수직 핀 다이오드(200) 내의 하부 영역에 위치한 N-유형 계층(203) 및 P-유형 계층(202)과 N-유형 계층(203)의 사이에 형성된 진성 계층(201)을 포함하는 것이다.
N-유형 계층(203)은 진성 계층(201)의 하부 영역(즉, 제1 면(201a))에 형성될 수 있고, P-유형 계층(202)은 진성 계층(201) 의 상부 영역(즉, 제2 면(201b))에 형성될 수 있다. 즉, N-유형 계층(203)과 P-유형 계층(202)은 수직 방향으로 마주보도록 진성 계층(201) 상에 형성될 수 있다. P-유형 계층(202)은 N-유형 계층(203)보다 넓은 영역에 형성될 수 있고, 또는 N-유형 계층(203)과 동일한 크기의 영역에 형성될 수 있고, 또는 N-유형 계층(203)보다 좁은 영역에 형성될 수 있다. 여기서, 진성 계층(201)에 형성된 P-유형 계층(202)과 N-유형 계층(203)의 형상은 도 2에 도시된 형상에 한정되지 않으며, 다양한 형상을 가질 수 있다. 한편, P-유형 계층(202)은 진성 계층(201)의 하부 영역(즉, 제1 면(201a))에 형성될 수 있고, N-유형 계층(203)은 진성 계층(201)의 상부 영역(즉, 제2 면(201b))에 형성될 수 있다.
연결 영역(204)은 P-유형 계층(202)으로부터 진성 계층(201)의 하부 영역(즉, 제1 면(201a))까지 연장되어 형성될 수 있다. 연결 영역(204)은 P-유형 계층(202)에 전압을 인가하기 위해 사용되는 것으로서, P-유형 계층(202)에만 연결되고 N-유형 계층(203)에는 연결되지 않는다. 연결 영역(204)은 전도성을 가지는 물질(예를 들어, 금속 등)로 형성될 수 있다.
연결 영역(204)의 수직 단면은 사다리꼴의 형상을 가질 수 있다. 즉, P-유형 계층(202)에 접하는 연결 영역(204)의 상부 면은 진성 계층(201)의 제1 면(201a)에 접하는 연결 영역(204)의 하부 면보다 작을 수 있다. 반대로, P-유형 계층(202)에 접하는 연결 영역(204)의 상부 면은 진성 계층(201)의 제1 면(201a)에 접하는 연결 영역(204)의 하부 면보다 클 수 있다. 여기서, 연결 영역(204)의 형상은 도 2에 도시된 형상에 한정되지 않으며, 다양한 형상을 가질 수 있다.
제1 전극(205)은 N-유형 계층(203)에 전압을 인가하기 위해 사용될 수 있다. 제1 전극(205)은 N-유형 계층(203)의 하부 면에 위치할 수 있으며, N-유형 계층(203)보다 작은 크기를 가질 수 있다. 제2 전극(206)은 P-유형 계층(202)에 전압을 인가하기 위해 사용될 수 있다. 제2 전극(206)은 연결 영역(204)의 하부 면에 위치할 수 있다. 여기서, 제1 전극(205)과 제2 전극(206)은 동일한 방향에 형성된 면에 위치할 수 있다. 예를 들어, 제1 전극(205)과 제2 전극(206)은 제1 면(201a) 상에 형성될 수 있다.
제1 산화 계층(207)은 진성 계층(201)과 N-유형 계층(203)의 하부 면에 위치할 수 있다. 즉, 제1 산화 계층(207)은 진성 계층(201)과 N-유형 계층(203)의 하부 면을 커버(cover)하도록 제1 면(201a) 상에 형성될 수 있다. 제2 산화 계층(208)은 진성 계층(201)과 P-유형 계층(202)의 상부 면에 위치할 수 있다. 즉, 제2 산화 계층(208)은 진성 계층(201)과 P-유형 계층(202)의 상부 면을 커버하도록 제2 면(201b) 상에 형성될 수 있다. 여기서, 제1 산화 계층(207) 및 제2 산화 계층(208)은 전하 형성에 의해 발생하는 표면의 결함을 보완하기 위해 사용될 수 있다. 한편, 수직 핀 다이오드(200)는 제1 산화 계층(207) 및 제2 산화 계층(208) 중 적어도 하나를 포함하지 않을 수 있다.
제1 범프(209)는 제1 전극(205)의 하부 면에 위치할 수 있다. 즉, 제1 범프(209)는 제1 전극(205)과 연결 계층(211) 사이에 형성되어 제1 전극(205)과 연결 계층(211) 간을 연결할 수 있다. 제2 범프(210)는 제2 전극(206)의 하부 면에 위치할 수 있다. 즉, 제2 범프(210)는 제2 전극(206)과 연결 계층(211) 사이에 형성되어 제2 전극(206)과 연결 계층(211) 간을 연결할 수 있다. 제1 범프(209) 및 제2 범프(210)는 전도성을 가지는 물질(예를 들어, 금속 등)로 형성될 수 있다. 한편, 제1 범프(209) 및 제2 범프(210)는 다른 연결 방식(예를 들어, 본딩 와이어(bonding wire))으로 대체될 수 있다.
연결 계층(211)은 제1 범프(209)를 통해 제1 전극(205)과 연결될 수 있고 제2 범프(210)를 통해 제2 전극(206)과 연결될 수 있다. 또한, 연결 계층(211)은 적어도 하나의 수직 핀 다이오드(200) 간을 연결할 수 있으며, 원하는 수직 핀 다이오드(200)를 선택적으로 활성화할 수 있다.
이러한 수직 핀 다이오드(200)에 있어서, 제1 전극(205)과 제2 전극(206)에 순방향의 전압이 인가되면 진성 계층(201)을 중심으로 P-유형 계층(202)과 N-유형 계층(203) 사이에 수직 방향의 직류 전류가 흐르게 된다. 직류 전류에 의해 진성 계층(201) 내에 자유 전자가 발생하며, 이에 따라 수직 핀 다이오드(200)는 전도성을 가지게 된다.
상기에서 설명한 수직 핀 다이오드(200) 구조는 제1 전극(205) 및 제2 전극(206)을 한쪽 면에 위치하게 함으로써 전극에 의한 전파 간섭을 방지할 수 있다. 그러나 P-유형 계층(202)은 진성 계층(201)의 상부 영역에 넓게 위치하고 있으므로, 수직 핀 다이오드(200)가 비활성화 상태인 경우에도 P-유형 계층(202) 내의 자유 전하들에 의해 전파 간섭이 발생할 수 있다. 이러한 문제점은 수직 핀 다이오드(200)에 역방향 전압을 인가하여 P-유형 계층(202) 내에 존재하는 자유 전하들을 제2 전극(206)으로 이동시킴으로써 해소할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 수직 핀 다이오드를 도시한 단면도이다.
도 4를 참조하면, 수직 핀 다이오드(200)는 진성 계층(201), 진성 계층(201)의 하부 영역에 형성된 N-유형 계층(203), 진성 계층(201)의 상부 영역에 형성된 P-유형 계층(202), P-유형 계층(202)으로부터 진성 계층(201)의 하부 영역까지 연장되어 형성된 연결 영역(204), N-유형 계층(203)에 위치한 제1 전극(205), 및 연결 영역(204)에 위치한 제2 전극(206)을 포함할 수 있다.
더불어, 수직 핀 다이오드(200)는 진성 계층(201)의 하부 영역 및 N-유형 계층(203)에 위치한 제1 산화 계층(207), 진성 계층(201)의 상부 영역 및 P-유형 계층(202)에 위치한 제2 산화 계층(208), 제1 전극(205)에 위치한 제1 범프(209), 제2 전극(206)에 위치한 제2 범프(210), 제1 전극(205)과 제2 전극(206) 간을 상호 연결하는 연결 계층(211)을 더 포함할 수 있다.
수직 핀 다이오드(200)의 기본적인 구성은, 수직 핀 다이오드(200) 내의 상부 영역에 위치한 P-유형 계층(202), 수직 핀 다이오드(200) 내의 하부 영역에 위치한 N-유형 계층(203) 및 P-유형 계층(202)과 N-유형 계층(203)의 사이에 형성된 진성 계층(201)을 포함하는 것이다. 한편, P-유형 계층(202)은 수직 핀 다이오드(200) 내의 하부 영역에 형성될 수 있고, N-유형 계층(203)은 수직 핀 다이오드(200) 내의 상부 영역에 형성될 수 있다.
여기서, 도 4에 도시된 수직 핀 다이오드(200)의 구조는 P-유형 계층(202)의 형상을 제외하고 도 2에 도시된 수직 핀 다이오드(200)와 동일하다. 즉, 수직 핀 다이오드(200)가 비활성화 상태인 경우에 P-유형 계층(202) 내의 자유 전하들에 의해 발생하는 전파 간섭을 방지하기 위해, P-유형 계층(202)의 크기를 도 2에 도시된 P-유형 계층(202)보다 작게 형성할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 수직 핀 다이오드를 도시한 단면도이다.
도 5를 참조하면, 수직 핀 다이오드(200)는 진성 계층(201), 진성 계층(201)의 하부 영역에 형성된 N-유형 계층(203), 진성 계층(201)의 상부 영역에 형성된 P-유형 계층(202), P-유형 계층(202)으로부터 진성 계층(201)의 하부 영역까지 연장되어 형성된 연결 영역(204), N-유형 계층(203)에 위치한 제1 전극(205), 및 연결 영역(204)에 위치한 제2 전극(206)을 포함할 수 있다.
더불어, 수직 핀 다이오드(200)는 진성 계층(201)의 하부 영역 및 N-유형 계층(203)에 위치한 제1 산화 계층(207), 진성 계층(201)의 상부 영역 및 P-유형 계층(202)에 위치한 제2 산화 계층(208), 제1 전극(205)에 위치한 제1 범프(209), 제2 전극(206)에 위치한 제2 범프(210), 제1 전극(205)과 제2 전극(206) 간을 상호 연결하는 연결 계층(211)을 더 포함할 수 있다.
수직 핀 다이오드(200)의 기본적인 구성은, 수직 핀 다이오드(200) 내의 상부 영역에 위치한 P-유형 계층(202), 수직 핀 다이오드(200) 내의 하부 영역에 위치한 N-유형 계층(203) 및 P-유형 계층(202)과 N-유형 계층(203)의 사이에 형성된 진성 계층(201)을 포함하는 것이다.
여기서, 도 5에 도시된 수직 핀 다이오드(200)의 구조는 연결 영역(204)의 형상을 제외하고 도 2에 도시된 수직 핀 다이오드(200)와 동일하다. 즉, 도 2에 도시된 연결 영역(204)과 달리 도 5에서는 연결 영역(204)을 트렌치(trench) 형상으로 구성할 수 있다. 유사하게, 도 4에 도시된 수직 핀 다이오드(200)의 연결 영역(204)을 트렌치 형상으로 구성할 수도 있다.
상기 도 2 내지 도 5를 참조한 설명에서 P-유형 계층은 수직 핀 다이오드의 상부 영역에 위치하고 N-유형 계층은 수직 핀 다이오드의 하부 영역에 위치하는 것으로 설명하였으나, 수직 핀 다이오드의 상부 영역에 N-유형 계층이 위치할 수 있고 하부 영역에 P-유형 계층이 위치할 수 있다.
즉, 수직 핀 다이오드는 진성 계층, 진성 계층의 상부 영역에 형성된 N-유형 계층, 진성 계층의 하부 영역에 형성된 P-유형 계층, N-유형 계층으로부터 진성 계층의 하부 영역까지 연장되어 형성된 연결 영역, P-유형 계층에 위치한 제1 전극, 및 연결 영역에 위치한 제2 전극을 포함할 수 있다. 더불어, 수직 핀 다이오드는 진성 계층의 하부 영역 및 P-유형 계층에 위치한 제1 산화 계층, 진성 계층의 상부 영역 및 N-유형 계층에 위치한 제2 산화 계층, 제1 전극에 위치한 제1 범프, 제2 전극에 위치한 제2 범프, 제1 전극과 제2 전극 간을 상호 연결하는 연결 계층을 더 포함할 수 있다.
수직 핀 다이오드의 기본적인 구성은, 수직 핀 다이오드 내의 상부 영역에 위치한 N-유형 계층, 수직 핀 다이오드 내의 하부 영역에 위치한 P-유형 계층 및 N-유형 계층과 P-유형 계층의 사이에 형성된 진성 계층을 포함하는 것이다.
이와 같은 수직 핀 다이오드는 N-유형 계층이 진성 계층의 상부에 위치하고 P-유형 계층이 진성 계층의 하부에 위치하는 점을 제외하고 도 2 내지 도 5에 도시된 수직 핀 다이오드와 동일하다.
즉, 수직 핀 다이오드의 상부 영역에 위치한 N-유형 계층은 도 2 및 도 3에 도시된 P-유형 계층과 같이 수직 핀 다이오드의 상부 면 중에서 대부분의 영역에 위치하도록 형성될 수 있고, 또는 도 4에 도시된 P-유형 계층과 같이 수직 핀 다이오드의 상부 면 중에서 일부 영역에 위치하도록 형성될 수 있다. 또한, 수직 핀 다이오드의 연결 영역은 도 2 내지 도 4에 도시된 연결 영역과 동일한 형상을 가질 수 있고, 또는 도 5에 도시된 연결 영역과 같이 트렌치 형상으로 구성될 수 있다.
이러한 수직 핀 다이오드에 있어서, 제1 전극과 제2 전극에 순방향의 전압이 인가되면 진성 계층을 중심으로 P-유형 계층과 N-유형 계층 사이에 수직 방향의 직류 전류가 흐르게 된다. 직류 전류에 의해 진성 계층 내에 자유 전자가 발생하며, 이에 따라 수직 핀 다이오드는 전도성을 가지게 된다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
200: 수직 핀 다이오드
201: 진성 계층
202: P-유형 계층
203: N-유형 계층
204: 연결 영역
205: 제1 전극
206: 제2 전극
207: 제1 산화 계층
208: 제2 산화 계층
209: 제1 범프
210: 제2 범프
211: 연결 계층

Claims (14)

  1. 수직 핀(positive-intrinsic-negative, PIN) 다이오드(diode)로서,
    진성(intrinsic) 계층;
    상기 진성 계층의 제1 면에 위치한 N-유형 계층;
    상기 제1 면과 대향하는 상기 진성 계층의 제2 면에 위치한 P-유형 계층;
    상기 P-유형 계층으로부터 상기 제1 면까지 연장되어 형성된 연결 영역;
    상기 N-유형 계층에 위치한 제1 전극; 및
    상기 제1 면에 형성된 상기 연결 영역에 위치한 제2 전극을 포함하는 수직 핀 다이오드.
  2. 청구항 1에 있어서,
    상기 수직 핀 다이오드는,
    상기 진성 계층의 제1 면 및 상기 N-유형 계층에 위치한 제1 산화 계층을 더 포함하는 것을 특징으로 하는 수직 핀 다이오드.
  3. 청구항 1에 있어서,
    상기 수직 핀 다이오드는,
    상기 진성 계층의 제2 면 및 상기 P-유형 계층에 위치한 제2 산화 계층을 더 포함하는 것을 특징으로 하는 수직 핀 다이오드.
  4. 청구항 1에 있어서,
    상기 제1 전극과 상기 제2 전극은 동일 방향에 형성된 면에 위치하는 것을 특징으로 하는 수직 핀 다이오드.
  5. 청구항 1에 있어서,
    상기 연결 영역은 전도성을 가진 물질로 형성되는 것을 특징으로 하는 수직 핀 다이오드.
  6. 청구항 1에 있어서,
    상기 연결 영역은 트렌치(trench) 형상으로 구성되는 것을 특징으로 하는 수직 핀 다이오드.
  7. 청구항 1에 있어서,
    상기 연결 영역 중에서 상기 P-유형 계층에 접하는 면은 상기 제1 면에 접하는 면보다 작은 크기를 가지는 것을 특징으로 하는 수직 핀 다이오드.
  8. 수직 핀(positive-intrinsic-negative, PIN) 다이오드(diode)로서,
    진성(intrinsic) 계층;
    상기 진성 계층의 제1 면에 위치한 P-유형 계층;
    상기 제1 면과 대향하는 상기 진성 계층의 제2 면에 위치한 N-유형 계층;
    상기 N-유형 계층으로부터 상기 제1 면까지 연장되어 형성된 연결 영역;
    상기 P-유형 계층에 위치한 제1 전극; 및
    상기 제1 면에 형성된 상기 연결 영역에 위치한 제2 전극을 포함하는 수직 핀 다이오드.
  9. 청구항 8에 있어서,
    상기 수직 핀 다이오드는,
    상기 진성 계층의 제1 면 및 상기 P-유형 계층에 위치한 제1 산화 계층을 더 포함하는 것을 특징으로 하는 수직 핀 다이오드.
  10. 청구항 8에 있어서,
    상기 수직 핀 다이오드는,
    상기 진성 계층의 제2 면 및 상기 N-유형 계층에 위치한 제2 산화 계층을 더 포함하는 것을 특징으로 하는 수직 핀 다이오드.
  11. 청구항 8에 있어서,
    상기 제1 전극과 상기 제2 전극은 동일 방향에 형성된 면에 위치하는 것을 특징으로 하는 수직 핀 다이오드.
  12. 청구항 8에 있어서,
    상기 연결 영역은 전도성을 가진 물질로 형성되는 것을 특징으로 하는 수직 핀 다이오드.
  13. 청구항 8에 있어서,
    상기 연결 영역은 트렌치(trench) 형상으로 구성되는 것을 특징으로 하는 수직 핀 다이오드.
  14. 청구항 8에 있어서,
    상기 연결 영역 중에서 상기 N-유형 계층에 접하는 면은 상기 제1 면에 접하는 면보다 작은 크기를 가지는 것을 특징으로 하는 수직 핀 다이오드.
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