JP2001127292A - 高密度トレンチゲートパワーｍｏｓｆｅｔ - Google Patents

高密度トレンチゲートパワーｍｏｓｆｅｔ

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Abstract

(57)【要約】 【課題】 ホットキャリアに対して損傷し難く、しか
も高い詰込み密度を有するパワーＭＯＳＦＥＴ及びその
製造方法を提供する。 【解決手段】 トレンチゲートパワーＭＯＳＦＥＴ
が、セルの中央でドレインとＰＮ接合ダイオードを形成
するボディ領域に強度にドーピングされた領域を含む。
ダイオードはトレンチ近傍のドレイン−ボディ接合より
も小さなブレークダウン電圧を有する。セル中央でブレ
ークダウンが生じ、ホットキャリア発生によるゲート酸
化層の損傷を防止する。ドレイン−ボディ接合がトレン
チ底部の上方に位置し、セル幅を拡大し詰込み密度を減
少させる如何なる深さの拡散をも防止する。ボディ領域
注入後の熱供給を制限して密な構造を達成する。結果的
に、ボディ及び強度にドーピングされた領域は大きく拡
散することはなく、ドーパントはチャネル領域に入ら
ず、閾値電圧は増大しない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はパワーＭＯＳＦＥＴ
に関連し、詳細には、より大きなセル詰込み密度でそれ
故より小さなオン抵抗を有し、しかも性能を損なうこと
なくパンチスルー・ブレークダウンに耐えるパワーＭＯ
ＳＦＥＴに関するものである。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴの設計には相反する
多くの目的を伴う。いくつかの重要な目的として、しば
しば「オン抵抗」と称されるターンオン時のデバイスの抵
抗を最小化すること、トレンチゲートＭＯＳＦＥＴに関
し、ホットキャリアを発生してゲート酸化層を破損し得
る強い電界に対しトレンチのコーナー部を保護するこ
と、ＭＯＳＦＥＴのターンオンに必要なしきい値電圧を
最小化すること、チャネル領域を横切るパンチスルー・
ブレークダウンに対するデバイスの抵抗を最大化するこ
とが挙げられる。
【０００３】Buluceaらの米国特許第5,072,266号におい
て、強い電界及びホットキャリアの発生に対してトレン
チのコーナー部を保護するための、ＭＯＳＦＥＴセルの
中央の深いボディ拡散領域の形態が教示されている。そ
のようなＭＯＳＦＥＴの例を、ゲート１１、Ｎ＋ソース
領域１２、Ｐ−ボディ１３、及びＮ＋基板１５とＮ−エ
ピタキシャル層１６を含むドレイン１４を有するトレン
チゲートＭＯＳＦＥＴ１０として図１に示す。Ｎ＋ソー
ス領域は金属層１７と接触し、ドレイン１４は金属層１
８と接触している。Buluceaらの特許によれば、ＭＯＳ
ＦＥＴセルの中央において深いＰ＋拡散領域が形成され
ている。エピタキシャル層１６の表面を通してＰ型ドー
パントを注入し、ゲートトレンチの底部の下の位置まで
ドーパントが下方向に拡散するように加熱することで、
深いＰ＋拡散領域１９を形成する。深いＰ＋拡散領域の
存在によって、ＭＯＳＦＥＴセルの中央のバルクシリコ
ンにおいてブレークダウンが起こる。
【０００４】深いＰ＋拡散領域は、ゲート付近でのホッ
トキャリアの発生を防止する一方で、ＭＯＳＦＥＴセル
の幅Ｗを制限し、それ故与えられたチップの領域内に形
成し得るセルの数を制限しがちである。また電流を流す
のに利用される全てのセルの外周が、一般にセル密度に
伴い増加するため、デバイスのオン抵抗も制限される。
逆に、幅Ｗを非常に小さくした場合、過度のＰ型ドーパ
ントは、拡散プロセスにおいてチャネル領域１３Ａに入
り込み、よってデバイスのしきい値電圧が上昇する。
【０００５】
【発明が解決しようとする課題】従って本発明の目的
は、ホットキャリアの注入に対して損傷し難く、しかも
より大きな詰込み密度を有するパワーＭＯＳＦＥＴ及び
その製造方法を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、パワー
ＭＯＳＦＥＴが第１の導電型の半導体基板、及びその基
板と接触する部分を有する半導体表面上に形成されたエ
ピタキシャル層を含む。エピタキシャル層の一部のドー
ピング濃度は、基板のドーピング濃度に比べより小さ
い。トレンチがエピタキシャル層の表面に形成され、ま
たトレンチ部はエピタキシャル層の中に延在し、さらに
ＭＯＳＦＥＴセルを画定する複数のセクションを有す
る。ゲートがトレンチの中に形成される。
【０００７】第１の導電型のソース領域が、ＭＯＳＦＥ
Ｔセルのエピタキシャル層の表面に前記トレンチの側壁
に近接して配置される。ＭＯＳＦＥＴセルの中のソース
領域に隣接する第２の導電型のボディが、トレンチの側
壁に近接するチャネル領域を含む。第１の導電型のドレ
インがボディとの第１のＰＮ接合部を形成し、ボディが
前記第１のＰＮ接合部の上方に位置し、ドレインが前記
第１のＰＮ接合部の下方に位置する。ＰＮ接合部の全体
が、トレンチの底部の上方に位置し、トレンチの側壁付
近の第１のＰＮ接合の一部が、第１のブレークダウン電
圧を有する。
【０００８】第２の導電型の強度にドーピングされた領
域が、ＭＯＳＦＥＴセルの中央の領域のボディに形成さ
れ、ＭＯＳＦＥＴの中央の領域に於ける第２のＰＮ接合
部の一部を含むダイオードが、第１のブレークダウン電
圧よりも小さい第２のブレークダウン電圧を有するよう
に、強度にドーピングされた領域のドーパント濃度が、
ボディのドーピング濃度よりもより強度にドーピングさ
れる。結果として、アバランシェブレークダウンは、ホ
ットキャリアがゲート酸化層に損傷を与え得るトレンチ
の側壁付近よりも、むしろＭＯＳＦＥＴセルの中央の領
域で発生する。強度にドーピングされた領域の下側の境
界は、ボディ領域の底部の接合部よりも下方の位置、か
つトレンチの底部よりも上方の位置に延在することが好
ましい。
【０００９】本発明の別の側面ではパワーＭＯＳＦＥＴ
の製造方法を含む。製造方法は、第１の導電型の半導体
基板を準備する過程と、基板表面上に第１の導電型のエ
ピタキシャル層を成長させる過程と、エピタキシャル層
の中にＭＯＳＦＥＴのセルを画定するトレンチを形成す
る過程と、トレンチの表面上に第１の絶縁層を形成する
過程と、トレンチの中に絶縁層によってエピタキシャル
層と離隔されたゲートを形成する過程と、第２の導電型
のドーパントをエピタキシャル層に注入しボディを形成
する過程であって、ボディの下側の境界が第１の導電型
のエピタキシャル層の一部と第１のＰＮ接合部を形成す
る注入過程と、ソース領域を形成するために第１の導電
型のドーパントをエピタキシャル層に注入する過程と、
エピタキシャル層上に第２の絶縁層を被着する過程と、
ソース領域の少なくとも一部を露出するために第２の絶
縁層に開口部を形成する過程と、第２の導電型の追加の
ドーパントをセルの中央領域に注入し強度にドーピング
された領域を形成する過程であって、強度にドーピング
された領域がトレンチの壁と離隔され、第１の導電型の
エピタキシャル層の一部と第２のＰＮ接合部を形成する
注入過程と、金属層がソース領域の一部と接触するよう
に第２の絶縁層上に金属層を被着する過程と、ボディが
考慮に値するほど拡散しないように、ボディの注入の後
にパワーＭＯＳＦＥＴが受ける熱的エネルギを制限する
過程とを含む。結果として、ボディは相当に密な状態の
ままであり、高いセル詰込み密度が得られる。
【００１０】一実施例に於いて、第１の絶縁層を形成し
た後の金属層の被着を通しての熱供給は、９５０℃で６
０分間相当と等しいか或いはそれ未満である。別の実施
例に於いて、第１の絶縁層を形成した後の金属層の被着
を通しての熱供給は、９００℃で５０分間相当と等しい
か或いはそれ未満である。
【００１１】
【発明の実施の形態】図２に本発明によるトレンチゲー
トパワーＭＯＳＦＥＴの断面図を示す。ＭＯＳＦＥＴ２
０は、Ｎ＋基板２０４上のＮ−エピタキシャル（「ｅｐ
ｉ」）層２０２に形成される。ポリシリコンゲート部２
０６がトレンチ部２０８の中に配置され、ゲート酸化層
２１０によってＮ−ｅｐｉ層２０２から離隔される。個
々のＭＯＳＦＥＴセル２１２が、対向するゲート部２０
６のセグメント間に配置され、標準的なパワーＭＯＳＦ
ＥＴが、格子状配列の多数のＭＯＳＦＥＴセルを含むこ
とが分かる。個々のセルは閉じた方形又は六角形のよう
な幾何学形状、又は細長いストライプ形状でも良い。ト
レンチ部２０８のセクションは、標準的に１μｍから４
μｍの幅のメサ（mesa）２０９を画定する。トレンチ部
２０８は、標準的に０．７μｍから１．６μｍの深さで
ある。
【００１２】Ｎ−ｅｐｉ層２０２及びＮ＋基板２０４で
形成されるＭＯＳＦＥＴ２０のドレイン領域２１４は、
その底部に於いて金属層（図示せず）と接触する。ＭＯ
ＳＦＥＴセル２１２は、Ｎ＋ソース領域２１６及びＰ−
ボディ２１８を含む。Ｎ＋ソース領域２１６は、ホスホ
シリケートガラス（borophosphosilicate glass：ＢＰ
ＳＧ）層２２１の開口部を通し金属層２２０と接触す
る。Ｐ−ボディ２１８は、図の平面の外側の領域に於い
て接触する。通常Ｎ＋ソース領域２１６及びＰ−ボディ
２１８を互いに短絡し、ドレイン領域２１４、Ｐ−ボデ
ィ２１８、及びＮ＋ソース領域２１６で示される寄生バ
イポーラトランジスタが動作することを防ぐ。
【００１３】図２に酸化層２４４上に形成されたポリシ
リコンフィールドプレート２４２を含む終端領域２４０
を示す。また終端領域２４０はＰ−領域２４６を含む。
図のように、フィールドプレート２４２は、ＢＰＳＧ層
２１１の開口部を通し金属層２２０と接触する。
【００１４】本発明によれば、Ｐ−ボディ２１８は比較
的強度にドーピングされたＰ＋領域２２２を含む。図２
及び図３に示す実施例に於いて、Ｐ＋領域２２２は、Ｐ
−ボディ２１８及びＮ−ｅｐｉ層２０２の間の概ね平坦
で水平なＰＮ接合部２１７まで延在する。別の実施例に
於いて、Ｐ＋領域２２２はＰＮ接合部２１７の下方のレ
ベルまで下方向に延在するが（図４参照）、大抵の実施
例に於いてはＰ＋領域２１８はトレンチ部２０８底部の
下方のレベルまでは延在しない。幾つかの実施例に於い
ては、図５に示すようにＰ＋領域の下端がＰＮ接合部の
上方のレベルにある。全ての実施例に於いて、Ｐ＋領域
２２２はＭＯＳＦＥＴセル２１２の中央にダイオードを
形成するレベルまでドーピングされ、ここで、ダイオー
ドのアノードはＰ＋領域２２２によって示され、カソー
ドはＮ−ｅｐｉ層２０２によって示される。ＭＯＳＦＥ
Ｔセル２１２の中央のダイオードのブレークダウン電圧
は、トレンチ部２０８の壁に近いＰＮ接合部２１７のブ
レークダウン電圧よりも小さい。従って、アバランシェ
ブレークダウンはＭＯＳＦＥＴセル２１２の中央部分、
即ちゲート酸化層２１０の損傷を回避する位置に於いて
発生する。同時に、ＭＯＳＦＥＴセル２１２の幅Ｗを制
限するＭＯＳＦＥＴセル２１２に於ける深い拡散部は存
在しない。
【００１５】図３にボディ領域２１８の詳細を示す。Ｐ
＋領域２２２に於けるドーパントの濃度により、ＭＯＳ
ＦＥＴセル２１２の中央のダイオードＤ１のブレークダ
ウン電圧は、トレンチ部２０８の壁に近いダイオードＤ
２よりも小さい。従って、ダイオードＤ１はダイオード
Ｄ２よりも先にブレークダウンし、トレンチ部２０８及
びゲート酸化層２１０の近傍に於けるホットキャリアの
発生を回避する。
【００１６】図６から図１２はＭＯＳＦＥＴ２０の製造
プロセスの１段階を示す。
【００１７】図６に示すように、プロセスはＮ＋基板２
０４表面上にＮ−ｅｐｉ層２０２を形成することに始ま
る。この工程は既知のエピタキシャル成長のプロセスに
より実施される。Ｎ−ｅｐｉ層２０２は、例えば厚さ４
μｍで、３０Ｖデバイスの場合においてＮ型不純物の濃
度が３．５×１０16ｃｍ-3までドーピングされ得る。
【００１８】酸化層３０２をＮ−ｅｐｉ層２０２の頂部
表面に於いて成長させ、また第１のマスクに既知のフォ
トリソグラフィプロセスを用いることによって、酸化層
３０２中に穴部３０３が形成される。ボロンのようなＰ
型不純物が、穴部３０３を通しＮ−ｅｐｉ層２０２に注
入されＰ領域２４６を形成する。この注入は、例えばド
ーズ量１×１０14ｃｍ-2で６０ｋｅＶのエネルギに於い
て実施され得る。
【００１９】そこで、例えば湿潤大気に於いて９５０℃
で１８０分間のドライブイン工程が実施される。図７に
示すようにＰ−領域２４６が側方及び垂直方向に拡散す
る。
【００２０】そこで第２のフォトリソグラフィマスク
（図示せず）が形成され、デバイスの活性領域を露出
し、図８に示すように酸化層２４４がエッチングされ
る。また図８に示すように、トレンチ部２０８が配置さ
れるギャップ３０５を有する第３のトレンチマスク３０
４が形成される。
【００２１】反応性イオンエッチング（ＲＩＥ）プロセ
スを用いてトレンチ部２０８がマスク３０４を通しＮ−
ｅｐｉ層２０２に於いてエッチングされる。例えば、ト
レンチ部２０８は幅０．８μｍ、深さ０．９μｍであ
る。犠牲的酸化層（図示せず）をＮ−ｅｐｉ層２０２の
露出した表面上で成長させ、ＲＩＥエッチングによる損
傷を修復可能である。図９に示すように、犠牲的酸化層
を取除き、ゲート酸化層３０６を、例えば６００×１０
-10ｍ（Å）の厚みで、特にトレンチ部２０８の側壁及
びフロア部分を含めてＮ−ｅｐｉ層２０２の露出した表
面上に成長させる。
【００２２】厚み１μｍ程度のポリシリコン層３０８が
構造体の頂部表面上に被着され、それからポリシリコン
層３０８の表面上に第４のマスク（図示せず）が形成さ
れる。そこで図１０に示すように、ゲート部２０６及び
フィールドプレート２４２を残しポリシリコン層３０８
がエッチングされる。ゲート部２０６の頂部表面は、Ｎ
−ｅｐｉ層２０２の頂部表面と概ね同一平面上にある。
【００２３】図１１に示すように、例えばボロンのよう
なＰ型不純物をＮ−ｅｐｉ層２０２に注入することによ
りＰ−ボディ２１８が形成される。この工程は好ましく
は２つの注入段階を用いて、例えば、第１段階はドーズ
量６×１０12ｃｍ-2で８０ｋｅＶのエネルギに於いて実
施され、第２段階はドーズ量６×１０12ｃｍ-2で１５０
ｋｅＶのエネルギに於いて実施される。図１１に示すよ
うに、トレンチ部２０８の部分の間の全領域に注入が行
われるため、Ｐ−ボディ２１８及びＮ−ｅｐｉ層の間の
ＰＮ接合部２１７は概ね水平で平坦である。
【００２４】次に第５のフォトリソグラフィマスク（図
示せず）が形成され、図６から図１２の平面に対し３次
元的に接触するＰ−ボディの領域を遮る。砒素のような
Ｎ型ドーパントが、例えば、ドーズ量８×１０15ｃｍ-2
で８０ｋｅＶのエネルギに於いて注入され、Ｎ＋ソース
領域２１６を形成する。それから第５のフォトリソグラ
フィマスクが取除かれる。
【００２５】そこでＢＰＳＧ層２１１を、例えば８５０
℃に於いて２５分間で被着及び流動させる。Ｎ＋ソース
領域２１６、フィールドプレート２４２、及びＰ−ボデ
ィ２１８に対しコンタクトが形成される穴を有するＢＰ
ＳＧ層２１１上に、第６のコンタクトマスク（図示せ
ず）を形成する。ＢＰＳＧ層２１１及びゲート酸化層３
０６を第６のマスクの穴部を通してエッチングし、Ｎ＋
ソース領域のための開口部３１０、フィールドプレート
２４２のための開口部３１２、及びＰ−ボディ２１８の
ための開口部（図示せず）を形成する。図１２に於いて
開口部３１０及び３１２が波線で示されている。
【００２６】ボロンのようなＰ型不純物をこれらの開口
部を通し注入してＰ＋領域２２２を形成する。これは２
段階のプロセスを用いて、第１段階をドーズ量１×１０
15ｃｍ-2で６０ｋｅＶのエネルギに於いて実施し、第２
段階をドーズ量１×１０15ｃｍ-2で１２０ｋｅＶのエネ
ルギに於いて実施可能である。別法として、第１段階を
ドーズ量２×１０15ｃｍ-2で６０ｋｅＶのエネルギに於
いて実施し、第２段階をドーズ量３×１０14ｃｍ-2で１
２０ｋｅＶのエネルギに於いて実施可能である。或い
は、ドーズ量２×１０15ｃｍ-2で１００ｋｅＶのエネル
ギに於いてボロンを１段階のプロセスで注入し得る。Ｂ
ＰＳＧ層２２１がトレンチ部２０８の側壁付近に於いて
Ｎ＋ソース領域２１６の縁部に重なるため、Ｐ型不純物
はＭＯＳＦＥＴセル２１２の中央の領域に制限される。
注入のエネルギはＰ＋領域２２２の最深部を確保するた
めに調節可能であり、Ｐ＋領域２２２の最深部は、Ｐ−
ボディ領域２１８及びＮ−ｅｐｉ層２０２の間の平坦な
ＰＮ接合部２１７に一致し（図２及び図３参照）、ＰＮ
接合部２１７の下方に位置し（図４参照）、或いはＰＮ
接合部の上方に位置する（図５参照）。
【００２７】次にＢＰＳＧ層２２１が、例えば９００℃
に於いて３０分間でリフローされ、金属層２２０、標準
的にはアルミニウムが、例えば２．８μｍの厚みで被着
される。第７の金属マスクが金属層２２０の表面上に形
成され、金属層２２０が従来法によりエッチングされソ
ース−ボディバスを形成する。
【００２８】以上のプロセスの結果が図２から図５に示
すＭＯＳＦＥＴ２０である。
【００２９】Ｐ−ボディ２１８の注入の後に、Ｐ−ボデ
ィ２１８がトレンチ部２０８のセクションの間の「メ
サ」に局部的に残存し、認め得るほどには拡散しないよ
うに、プロセスの「熱供給（thermal budget）」を制限
することが重要である。Ｐ−ボディ２１８の注入の後
に、Ｐ−ボディ２１８及びＮ−ｅｐｉ層２０２の接合部
が約０．３μｍ以上は移動しないようにすべきで、好ま
しくは約０．１μｍ以下にすべきである。例えば、Ｐ−
ボディ２１８の注入の後に構造物が受ける全ての「熱供
給」は、１０５０℃で３０分間相当と等しいか或いはそ
れ未満で、好ましくは９５０℃で６０分間相当よりも小
さい量に限定すべきである。別法として、構造物に約１
０００℃で約１２０秒間の急速サーマルアニール（rapi
d thermal anneal：ＲＴＡ）を与え得る。前述のよう
に、この熱供給はＢＰＳＧ層２１１の流動及びリフロー
のために必要な加熱を含む。
【００３０】図１３及び図１４は、本発明に従い製作さ
れたデバイスのメサの垂直断面に於いて得られたドーパ
ントプロファイルを示す。図１３はＰ−ボディの注入直
後のドーパントプロファイルである。図１４は、ＢＰＳ
Ｇのフロー及びリフローアニールに於いて注入された両
方のドーパントが電気的に活性化された、ソースが注入
された後のドーパントプロファイルを示す。図１３中の
２段階の注入の２つのピークに注目されたい。図１３及
び図１４の比較により示されるように、Ｐ−ボディ及び
Ｎ型ドレインの間の接合部が、メサの頂部表面の下方約
０．５５μｍの位置からメサの表面の下方約０．６５μ
ｍの位置まで、即ち約０．１μｍ移動している。Ｐ−ボ
ディのピークドーピング濃度は約１×１０17ｃｍ-3であ
る。比較のためにＰ−ボディの注入後、完成したデバイ
スである従来のＭＯＳＦＥＴのドーパントプロファイル
を図１５及び図１６の各々に示す。従来型のボディの拡
散により、ボディ−ドレイン接合部はメサの中にほぼ
１．０μｍ、より深く移動し、ボディにおけるピークド
ーパント濃度は約５×１０16ｃｍ-3である。
【００３１】前述のプロセスは３０Ｖ ＭＯＳＦＥＴの
製造に適するものである。異なる電圧定格のＭＯＳＦＥ
Ｔは、プロセスのパラメータ、特にＮ−ｅｐｉ層２０２
及びゲート酸化層２１０の厚み、Ｐ−ボディ２１８のド
ーピング濃度を変化させることにより製造可能である。
表１は２０Ｖ、３０Ｖ、及び６０Ｖデバイスの標準的な
プロセスパラメータであり、ゲート酸化厚みＴOX、Ｎ−
ｅｐｉ厚みＴepi、Ｎ−ｅｐｉドーピング濃度Ｎepi、及
びＰ−ボディを形成しパンチスルーブレークダウンを防
止するために必要な注入ドーズ量とエネルギを含む。各
々の場合に於いて、Ｐ−ボディは２段階のプロセスでド
ーピングされ、Ｐ−ボディ領域に十分な電荷を注入す
る。注入ドーズ量（Ｄ1，Ｄ2）及びエネルギ（Ｅ1，
Ｅ2）は両方の段階に対し与えられている。
【００３２】
【表１】
【００３３】前述のように、ダイオードがＭＯＳＦＥＴ
セルの中央に形成される。中央のダイオード（Ｄ１）の
アバランシェブレークダウン電圧をトレンチの側壁付近
のボディ−ドレイン接合よりも小さくするように、ドー
パントをボディに注入する。上述の例に於いてＢＰＳＧ
層のソースコンタクト開口部がドーパントの注入に使用
されるが、必ずしもそうとは限らない。ＭＯＳＦＥＴセ
ルの中央の領域に於いてドーパントを局限するために、
別のマスク或いは層が使用される。
【００３４】ダイオードＤ１のブレークダウン電圧は、
ドーピング濃度と、ＭＯＳＦＥＴセル２１２の中央のＮ
−ｅｐｉ層２０２との接合部に於けるＰ＋領域２２２の
勾配の関数である。同様に、ダイオードＤ２のブレーク
ダウン電圧は、ドーピング濃度と、ゲートトレンチ部２
０８近傍のＮ−ｅｐｉ層２０２との接合部に於けるＰ−
ボディ２１８の勾配の関数であり、またトレンチコーナ
ーの作用を含む。これらの関係はよく知られていて、Ｓ
ｚｅ「Physics of Semiconductor Devices」第２版（Wi
ley Interscience, 1981, p.101, Fig.26）等、多くの
出典から引用可能であり、ここではこれらに言及するこ
とにより本発明の一部とする。トレンチ部２０８の深さ
は、Ｐ−ボディ接合の深さを著しく越えないようにす
る。好適実施例に於いて、トレンチ部２０８はＰ−ボデ
ィ２１８よりも約０．３μｍ深い。
【００３５】上述した実施例は例示的なものであり限定
的なものではない。当業者には本発明の広い範囲に基づ
く様々な別の実施態様が明らかであろう。
【００３６】
【発明の効果】上記のように、本発明に従いトレンチゲ
ートパワーＭＯＳＦＥＴを形成することにより、ホット
キャリアの注入に対して損傷し難く、しかもより大きな
詰込み密度を有するパワーＭＯＳＦＥＴを提供すること
が可能である。
【図面の簡単な説明】
【図１】Buluceaらの米国特許第5,072,266号によるトレ
ンチゲートＭＯＳＦＥＴの断面図である。
【図２】ＭＯＳＦＥＴセルの中央に強度にドーピングさ
れた領域を含む、本発明によるトレンチゲートＭＯＳＦ
ＥＴの断面図である。
【図３】Ｐ＋領域の最深部がボディ−ドレイン接合部に
一致する、図２で示したＭＯＳＦＥＴのボディ領域の詳
細図である。
【図４】Ｐ＋領域の最深部がボディ−ドレイン接合部の
下方に位置する、本発明によるＭＯＳＦＥＴのボディ領
域の詳細図である。
【図５】Ｐ＋領域の最深部がボディ−ドレイン接合部の
上方に位置する、本発明によるＭＯＳＦＥＴのボディ領
域の詳細図である。
【図６】本発明によるＭＯＳＦＥＴの製造プロセスの１
段階を示す図である。
【図７】本発明によるＭＯＳＦＥＴの製造プロセスの１
段階を示す図である。
【図８】本発明によるＭＯＳＦＥＴの製造プロセスの１
段階を示す図である。
【図９】本発明によるＭＯＳＦＥＴの製造プロセスの１
段階を示す図である。
【図１０】本発明によるＭＯＳＦＥＴの製造プロセスの
１段階を示す図である。
【図１１】本発明によるＭＯＳＦＥＴの製造プロセスの
１段階を示す図である。
【図１２】本発明によるＭＯＳＦＥＴの製造プロセスの
１段階を示す図である。
【図１３】本発明により製作されたＭＯＳＦＥＴのメサ
を通る垂直断面におけるドーピングプロファイルを示す
グラフである。
【図１４】本発明により製作されたＭＯＳＦＥＴのメサ
を通る垂直断面におけるドーピングプロファイルを示す
グラフである。
【図１５】従来のプロセスにより製作されたＭＯＳＦＥ
Ｔのメサを通る垂直断面におけるドーピングプロファイ
ルを示すグラフである。
【図１６】従来のプロセスにより製作されたＭＯＳＦＥ
Ｔのメサを通る垂直断面におけるドーピングプロファイ
ルを示すグラフである。
【符号の説明】
１０ ＭＯＳＦＥＴ １１ ゲート １２ Ｎ＋ソース領域 １３ Ｐ−ボディ １３Ａ チャネル領域 １４ ドレイン １５ Ｎ＋基板 １６ Ｎ−エピタキシャル層 １７ 金属層 １８ 金属層 １９ Ｐ＋拡散領域 ２０ ＭＯＳＦＥＴ ２０２ Ｎ−エピタキシャル層 ２０４ Ｎ＋基板 ２０６ ポリシリコンゲート部 ２０８ トレンチ部 ２０９ メサ ２１０ ゲート酸化層 ２１２ ＭＯＳＦＥＴセル ２１４ ドレイン領域 ２１６ Ｎ＋ソース領域 ２１７ ＰＮ接合 ２１８ Ｐ−ボディ ２２０ 金属層 ２２１ ＢＰＳＧ層 ２２２ Ｐ＋領域 ２４０ 終端領域 ２４２ ポリシリコンフィールドプレート ２４４ 酸化層 ２４６ Ｐ−領域 ３０２ 酸化層 ３０３ 穴部 ３０４ トレンチマスク ３０５ ギャップ ３０６ ゲート酸化層 ３０８ ポリシリコン層 ３１０ 開口部 ３１２ 開口部 Ｄ１、Ｄ２ ダイオード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年２月２５日（２０００．２．２
５）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 モハメッド・エヌ・ダーウィッシュ アメリカ合衆国カリフォルニア州95008・ キャンベル・リーガスドライブ 675 (72)発明者 ドーマン・シー・ピッツァー アメリカ合衆国カリフォルニア州95135・ サンノゼ・ワインバレーサークル 8813

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 所定のパワーＭＯＳＦＥＴであって、 第１の導電型の半導体基板と、 前記基板の表面上に形成されたエピタキシャル層であっ
    て、前記基板に接触する部分を含み、第１の導電型ま
    で、前記基板のドーピング濃度よりも軽微にドーピング
    された前記エピタキシャル層と、 前記エピタキシャル層の表面に形成されたトレンチであ
    って、前記エピタキシャル層の中に延在し、ＭＯＳＦＥ
    Ｔセルを画定する複数の部分を有する前記トレンチと、 前記トレンチの中に形成されたゲートと、 前記ＭＯＳＦＥＴセルのエピタキシャル層の表面に於い
    て、前記トレンチの側壁に近接して配置された前記第１
    の導電型のソース領域と、 前記エピタキシャル層の中に配置された第２の導電型の
    ボディであって、前記ＭＯＳＦＥＴセルのソース領域に
    隣接し、前記トレンチの側壁に近接するチャネル領域を
    含む前記ボディと、 前記基板及び前記エピタキシャル層の一部を含む前記第
    １の導電型のドレインであって、該ドレインが前記ボデ
    ィとの第１のＰＮ接合部を形成し、前記ボディが前記第
    １のＰＮ接合部の上側に位置し、前記ドレインが前記第
    １のＰＮ接合部の下側に位置し、前記第１のＰＮ接合部
    の全体が前記トレンチの底部の上方の高さに位置し、前
    記トレンチの側壁付近の前記第１のＰＮ接合の一部が第
    １のブレークダウン電圧を有する、前記ドレインと、 前記ＭＯＳＦＥＴセルの中央の領域の前記ボディに於け
    る強度にドーピングされた前記第２の導電型の領域であ
    って、前記ＭＯＳＦＥＴの中央の領域に於ける第２のＰ
    Ｎ接合部の一部を含むダイオードが、前記第１のブレー
    クダウン電圧よりも小さい第２のブレークダウン電圧を
    有するように、該領域のドーパント濃度が前記ボディの
    ドーピング濃度よりも大きい、強度にドーピングされた
    領域とを有することを特徴とするパワーＭＯＳＦＥＴ。
  2. 【請求項２】 前記第１のＰＮ接合部が概ね平坦であ
    ることを特徴とする請求項１に記載のパワーＭＯＳＦＥ
    Ｔ。
  3. 【請求項３】 前記強度にドーピングされた領域の最
    も深い先端部が、前記第１のＰＮ接合部によって画定さ
    れた平面に一致することを特徴とする請求項２に記載の
    パワーＭＯＳＦＥＴ。
  4. 【請求項４】 前記強度にドーピングされた領域の最
    も深い先端部が、前記第１のＰＮ接合部によって画定さ
    れた平面の下方に位置することを特徴とする請求項２に
    記載のパワーＭＯＳＦＥＴ。
  5. 【請求項５】 前記強度にドーピングされた領域の最
    も深い先端部が、前記第１のＰＮ接合部によって画定さ
    れた平面の上方に位置することを特徴とする請求項２に
    記載のパワーＭＯＳＦＥＴ。
  6. 【請求項６】 前記ソース領域に接触する金属層を更
    に含むことを特徴とする請求項１に記載のパワーＭＯＳ
    ＦＥＴ。
  7. 【請求項７】 終端領域及び該終端領域の中に位置す
    るフィールドプレートを更に含み、前記金属層が前記フ
    ィールドプレートに接触することを特徴とする請求項６
    に記載のパワーＭＯＳＦＥＴ。
  8. 【請求項８】 前記金属層が前記ボディに接触するこ
    とを特徴とする請求項７に記載のパワーＭＯＳＦＥＴ。
  9. 【請求項９】 前記終端領域が前記第２の導電型の拡
    散を更に含むことを特徴とする請求項７に記載のパワー
    ＭＯＳＦＥＴ。
  10. 【請求項１０】 パワーＭＯＳＦＥＴの製造方法であ
    って、 第１の導電型の半導体基板を準備する過程と、 前記基板表面上に前記第１の導電型のエピタキシャル層
    を成長させる過程と、 前記エピタキシャル層の中に前記ＭＯＳＦＥＴのセルを
    画定するトレンチを形成する過程と、 前記トレンチの壁に第１の絶縁層を形成する過程と、 前記トレンチの中に前記絶縁層により前記エピタキシャ
    ル層に対し離隔されたゲートを形成する過程と、 第２の導電型のドーパントを前記エピタキシャル層に注
    入してボディを形成する過程であって、前記ボディの下
    側の境界が前記第１の導電型の前記エピタキシャル層の
    一部と第１のＰＮ接合部を形成する、前記注入過程と、 ソース領域を形成するために前記第１の導電型のドーパ
    ントを前記エピタキシャル層に注入する過程と、 前記エピタキシャル層上に第２の絶縁層を被着する過程
    と、 前記ソース領域の少なくとも一部を露出するために、前
    記第２の絶縁層に開口部を形成する過程と、 前記第２の導電型の追加のドーパントを前記セルの中央
    領域に注入して強度にドーピングされた領域を形成する
    過程であって、前記強度にドーピングされた領域が前記
    トレンチの壁に対して離隔され、また前記第１の導電型
    のエピタキシャル層の一部と第２のＰＮ接合部を形成す
    る、注入過程と、 前記金属層が前記ソース領域の一部と接触するように前
    記第２の絶縁層上に金属層を被着する過程と、 前記ボディが考慮に値するほど拡散しないように、前記
    ボディの注入の後に前記パワーＭＯＳＦＥＴが受ける熱
    的エネルギを制限する過程とを含むことを特徴とするパ
    ワーＭＯＳＦＥＴの製造方法。
  11. 【請求項１１】 前記熱的エネルギを制限する過程に
    よって、前記ボディの注入の後に前記第１のＰＮ接合部
    が０．３μｍ或いはそれ未満移動することを特徴とする
    請求項１０に記載の製造方法。
  12. 【請求項１２】 前記熱的エネルギを制限する過程に
    よって、前記ボディの注入の後に前記第１のＰＮ接合部
    が０．１μｍ或いはそれ未満移動することを特徴とする
    請求項１１に記載の製造方法。
  13. 【請求項１３】 前記熱的エネルギを制限する過程
    が、１０５０℃で３０分間相当と等しいか或いはそれ未
    満のエネルギを前記パワーＭＯＳＦＥＴが受けることを
    含むことを特徴とする請求項１０に記載の製造方法。
  14. 【請求項１４】 前記熱的エネルギを制限する過程
    が、９５０℃で６０分間相当と等しいか或いはそれ未満
    のエネルギを前記パワーＭＯＳＦＥＴが受けることを含
    むことを特徴とする請求項１０に記載の製造方法。
  15. 【請求項１５】 前記熱的エネルギを制限する過程
    が、１１００℃で１２０秒間相当と等しいか或いはそれ
    未満のエネルギを前記パワーＭＯＳＦＥＴが受けること
    を含むことを特徴とする請求項１０に記載の製造方法。
  16. 【請求項１６】 前記金属層の被着の後に前記ＰＮ接
    合部が前記トレンチの底部のレベルの上方にとどまるこ
    とを特徴とする請求項１０に記載の製造方法。
  17. 【請求項１７】 追加のドーパントを注入する過程
    が、前記パワーＭＯＳＦＥＴの製造が完了した後に前記
    第２のＰＮ接合部の最も深い先端部が前記第１のＰＮ接
    合部によって画定された平面と一致するように、所定の
    エネルギで追加のドーパントを注入することを含むこと
    を特徴とする請求項１６に記載の製造方法。
  18. 【請求項１８】 追加のドーパントを注入する過程
    が、前記パワーＭＯＳＦＥＴの製造が完了した後に前記
    第２のＰＮ接合部の最も深い先端部が前記第１のＰＮ接
    合部によって画定された平面の下方に位置するように、
    所定のエネルギで追加のドーパントを注入することを含
    むことを特徴とする請求項１６に記載の製造方法。
  19. 【請求項１９】 ゲートを形成する過程がポリシリコ
    ン層を被着することを含むことを特徴とする請求項１０
    に記載の製造方法。
  20. 【請求項２０】 終端領域の中にフィールドプレート
    を形成するために、前記ポリシリコン層をマスキング及
    びエッチングする過程を更に含むことを特徴とする請求
    項１９に記載の製造方法。
  21. 【請求項２１】 前記フィールドプレートの一部を露
    出するために、前記第２の絶縁層に第２の開口部を形成
    する過程を含むことを特徴とする請求項２０に記載の製
    造方法。
  22. 【請求項２２】 前記第２の絶縁層上に金属層を被着
    する過程に於いて、前記金属層が前記フィールドプレー
    トの一部に対し接触することを特徴とする請求項２１に
    記載の製造方法。
  23. 【請求項２３】 追加のドーパントを注入する過程
    が、前記第２の絶縁層の開口部を通して実施されること
    を特徴とする請求項１０に記載の製造方法。
  24. 【請求項２４】 追加のドーパントを注入する過程
    が、２つの段階のプロセスに於いて実施され、第１段階
    がドーズ量１×１０15ｃｍ-2で６０ｋｅＶのエネルギに
    於いて実施され、第２段階がドーズ量１×１０15ｃｍ-2
    で１２０ｋｅＶのエネルギに於いて実施されることを特
    徴とする請求項２３に記載の製造方法。
  25. 【請求項２５】 追加のドーパントを注入する過程
    が、ドーズ量２×１０ 15ｃｍ-2で１００ｋｅＶのエネル
    ギに於いて１段階のプロセスで実施されることを特徴と
    する請求項２３に記載の製造方法。
  26. 【請求項２６】 追加のドーパントを注入する過程
    が、２つの段階のプロセスに於いて実施され、第１段階
    がドーズ量２×１０15ｃｍ-2で６０ｋｅＶのエネルギに
    於いて実施され、第２段階がドーズ量３×１０14ｃｍ-2
    で１２０ｋｅＶのエネルギに於いて実施されることを特
    徴とする請求項２３に記載の製造方法。
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