JPH01261856A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えばハイサ
イド駆動回路を構成するパワーＭＯ３ＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）とそれを制御する制御回路
からなるパワースイッチ回路に利用して有効な技術に関
するものである。

〔従来の技術〕

パワーＭＯＳ　Ｆ　ＥＴとその制御回路とを備えた半導
体集積回路の例として、例えば雑誌ｒ電子技術Ｊ　１９
８７年１１月号、真２２〜頁２５に記載されたスマート
パワーＭＯ３Ｉ　Ｃがある。

〔発明が解決しようとする課題〕− 上記半導体集積回路の構造の詳細については、不明であ
るが、制−回路を構成する各素子はＰ型の分離領域に形
成される。この場合、Ｐ型分離領域には回路の最低電位
である接地電位が与えられ、Ｎ型基板には電源電圧が供
給される。この場合、電源の極性を逆にすると、Ｎ型基
板とＰ型分離領域間の寄生ダイオードに過大な電流が流
れて素子の破壊を引き起こす。例えば、自動車におてい
は、バッテリーが放電してエンジンスタートが不能のと
き、他の自動車のバッテリーに接続してエンジンスター
トを行う場合がある。このとき、ケーブルの接続を誤る
と、上記電源の逆接続状態が生じて、上記のようなパワ
ーＭＯ３ＩＣが搭載されていると、それを破壊させてし
まうという問題がある。

この発明の目的は、上記電源逆接続時の破壊強度の向上
を図った半導体集積回路装置を提供することにある。

この発明の他の目的は、車両搭載に適したパワースイッ
チ回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＰＮ接合による分離領域に対して外部端子か
ら一方向性素子を介してバイアス電圧を与えるようにす
る。

〔作　用〕

上記した手段によれば、電源を逆接続しても上記ダイオ
ードによって分離領域と基板との間における寄生ダイオ
ードに過大な電流が流れるのを防止することができる。

〔実施例〕

第１図には、この発明をパワースイッチ回路に適用した
場合の一実施例の回路図が示されている。

同図の各回路素子及び回路ブロックは、公知の半導体集
積回路の製造技術によって、特に制限されないが、単結
晶シリコンのような１個の半導体基板上において形成さ
れる。同図において、ＰチャンネルＭＯ３ＦＥＴは、そ
のチャンネル（バックゲート）部に矢印が負荷されるこ
とによりＮチャンネルＭＯ３ＦＥＴと区別される。

この実施例のパワースイッチ回路は、特に制限されない
が、車両用のランプ駆動回路に向けられている。Ｎチャ
ンネルＭＯ３ＦＥＴからなるパワーＭＯＳ　Ｆ　ＥＴＱ
　１のドレインは、電源電圧Ｖｃｃに結合される。その
ソースは出力端子ＯＵＴに結合され、この出力端子ＯＵ
Ｔと回路の接地電位点との間に図示しないランプＬＰが
負荷として設けられる。すなわち、上記パワーＭＯ３Ｆ
ＥＴＱＩは、ランプＬＰを選択的に点燈させるスイッチ
としての作用を行う。

Ｎチャンネル型の駆動ＭＯ３ＦＥＴＱ６とＱ７及びその
共通ドレインに設けられた負荷抵抗Ｒ４は駆動回路を構
成し、上記ＭＯ３ＦＥＴＱＩのゲートに伝えられる駆動
電圧を形成する。この駆動回路は、ノアゲート回路とし
て作用する。

駆動回路の動作電圧は、昇圧回路ＢＳＴにより上記電源
電圧Ｖｃｃを昇圧した電圧Ｖｃｃ＋Ｖｔｈが用いられる
。上記一方駆動ＭＯ３ＦＥＴＱ６のゲートには制御信号
ＩＮが供給され、他方の駆動ＭＯ３Ｆ、ＥＴＱ７のゲー
トには制御信号ＶＣ（パルス幅変調信号）が供給される
。

例えば、制御信号ＩＮがロウレベルのときＭＯ３ＦＥＴ
Ｑ６がオフ状態になり、上記制御電圧ＶＣＯロウレベル
によりＭＯ３ＦＥＴＱ７がオフ状態のときには、パワー
ＭＯ３ＦＥＴＱＩのゲートには、抵抗Ｒ４を通して昇圧
された動作電圧Ｖｃｃ＋ｖｔｈが供給される。上記昇圧
回路ＢＳＴにより形成される昇圧電圧＋ｖｔｈはＭＯ３
ＦＥＴＱＩ（７）実質的なしいき値電圧（以上）に設定
されているから、ＭＯ３ＦＥＴＱＩがオン状態のとき、
そのソースからは電源電圧Ｖｃｃがそのまま出力される
ので、出力端子ＯＵＴから出力される信号電圧を高い電
圧とすることができる。

上記ＭＯ３ＦＥＴＱＩの動作電流をセンスする電流セン
ス回路Ｉｓとして、特に制限されないが、次の回路が設
けられる。

出力ＭＯ３ＦＥＴＱＩに流れる駆動電流１ｄをモニター
するために、上記ＭＯ３ＦＥＴＱＩとゲートが共通化さ
れた２つのＭＯ３ＦＥＴＱ２及びＱ３が設けられる。１
つのＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３は、そのソースも上
記出力ＭＯ３ＦＥＴＱＩのソースと共通化されることに
よって、実質的に電流ミラー形態にされる。したがって
、ＭＯ３ＦＥＴＱ３にはＭＯ３ＦＥＴＱＩとのサイズ比
に従った出力電流（駆動電流）Ｉｄに対応したセンス電
流Ｉｓ１が流れる。この電流は、電流ミラー形態にされ
たＰチャンネルＭＯ３ＦＥＴＱ４．Ｑ５を通して出力さ
れる。

上記ＭＯ３ＦＥＴＱ３により形成された電流を上記のよ
うな電流ミラー形態のＭＯ３ＦＥＴＱ４とＱ５を通して
取り出す方式を採るために、出力端子ＯＵ　Ｔの電圧が
電源電圧Ｖｃｃのように高くなると、ＭＯ３ＦＥＴＱ４
及びＱ５の動作電圧がなくなり、上記センス電流Ｉｓｌ
を流すことができなくなる。すなわち、出力端子ＯＵＴ
と電源電圧Ｖｃｃとの電圧差が、ＭＯＳＦＥＴＱ４及び
Ｑ５のしきい値電圧より小さくなるような高い電圧領域
では上記ＭＯ３ＦＥＴＱ３による形成されたセンス電流
１ｓｌの取り出しが不能になる。したがって、この電流
検出回路では、第２図に示すように出力電圧が上記一定
の電圧以下の領域でしか動作しなくなり、上記電源電圧
Ｖｃｃまでの出力電圧を得るソースフォロワ出力回路に
対しては有効であると言えない。

そこで、上記のような高い出力電圧を形成するときでも
出力ＭＯ３ＦＥＴＱＩの駆動電流１ｄのモニターを可能
とするためにＭＯＳＦＥＴＱ２が設けられている。この
ＭＯＳＦＥＴＱ２は、上記ＭＯ３ＦＥＴＱ３と同様なサ
イズから構成される。

それ故、出力ＭＯ３ＦＥＴＱＩに流れる駆動電流ｒｄに
対してＭＯＳＦＥＴＱ３とＱ２により形成されるセンス
電流１ｓｌ、Ｉｓ２は、それぞれの回路が十分な動作電
圧のもとで動作する場合、同じ電流になるようにされる
。このＭＯＳ　Ｆ　ＥＴＱ２のドレインは電源電圧Ｖｃ
ｃに結合され、そのソースはＰＮＰ　）ランジスタＴ１
のエミッタに結合される。上記トランジスタＴＩのベー
スは、レベルシフト用のダイオードＤ１を通して上記出
力ＭＯ３ＦＥＴＱＩのソースに結合される。上記ダイオ
ードＤＩにはバイアス電流Ｉｏを流す定電流源が設けら
れる。このバイアス電流ｒｏは、ダイオードＤ１がオン
状態を維持できるような微小な電流値にされる。

この構成においては、ＭＯＳ　Ｆ　ＥＴＱ　１とＱ２の
ソース電位は、ダイオードＤＩ及びトランジスタＴ１の
ベース、エミッタを介してほり同じ電位にされるから、
等価的に電流ミラー形態にされる。

これにより、トランジスタＴ１のコレクタからセンス電
流１３２が形成される。このセンス電流Ｉｓ２は、前記
センス電流１ｓｌとは逆に、出力端子０ｔｌＴの出力電
圧が低いとき、ダイオードＤ１及びトランジスタＴ１の
動作電圧が無くなるからその取り出しが不能になるが、
その反面に出力電圧が電源電圧Ｖｃｃのような高い領域
においては、出力電流１ｄに比例した検出電流１ｓ２を
得ることができるから、ソースフォロワ出力回路の電流
検出回路に適したものとなる。ただし、負荷短絡等によ
り、出力電圧が低くなるとその動作を保障できないが、
上記ＭＯ３ＦＥＴＱ３による電流検出回路が設けられて
いるので問題ない。

この実施例の電流センス回路では、上記センス電流１ｓ
ｌとＩｓ２のうち、大きな方の電流を自動的に選んで出
力させるようにするため、次の電流選択回路が設けられ
る。上記電流１ｓ１．Ｉｓ２は、ダイオードＤ３．Ｄ２
と抵抗Ｒ２と抵抗Ｒ１からそれぞれ構成される直列回路
に流れるようにされる。それぞれのセンス電流Ｉｓｌと
Ｉｓ２により上記直列回路で発生した電圧は、トランジ
スタＴ３とＴ２のベースにそれぞれ供給される。

これらのトランジスタＴ２とＴ３は、そのコレクタ及び
エミッタが共通化され、共通化”されたコレクタは電源
電圧Ｖｃｃに結合され、共通化されたエミッタには抵抗
Ｒ３が設けられる。

この構成では、センス電流ＩｓｌとＩａ２との関係が１
３１＞ｒｓ２なら、トランジスタＴ３がオン状態になり
、そのエミッタからｌ５ｌＸＲ２に対応したセンス電圧
ｖ３が出力される。逆に、センス電流がＩｓｌ＜１ｓ’
２なら、トランジスタＴ２がオン状態になり、そのエミ
ッタからｌ５２ＸＲＩに対応したセンス電圧Ｖｓが出力
される。

また、センス電流１ｓｌ＝Ｉｓ２なら、トランジスタＴ
２とＴ３が共にオン状態になり、ｌ３ｌＸＲ２（−Ｉｓ
２ＸＲ１）＋７）電圧ｖ３が出力さレルものとなる。な
お、抵抗Ｒ１とＲ２は、同じ抵抗値にされ、トランジス
タＴ２とＴ３及びダイオードＤ２．Ｄ３は、それぞれ同
じ特性を持つようにされる、なお、上記大きい方のセン
ス電流を電流とし°ζ出力させる場合には、上記トラン
ジスタＴ２とＴ３の共通化されたコレクタから得るもの
とすればよい、この場合、トランジスタＴ３とダイオー
ドＤ３、トランジスタＴ２とダイオードＤ２とは同面積
比を持つようにするとともに、抵抗Ｒ１〜Ｒ３の抵抗値
を等しくする。

上記電圧Ｖｓは、三角波発生回路ＲＰＣにより形成され
たランプ電圧ＶＲともに比較回路ＣＭＰに供給され、そ
の出力信号がパルス幅変調回路ＰＷＭを構成するフリッ
プフロップ回路ＦＦのセント端子Ｓに供給される。フリ
ップフロップ回路ＦＦのリセット端子Ｒには、三角波発
生回路ＲＰＣの起動信号が供給される。フリップフロッ
プ回路ＦＦの出力Ｑは、上記制御信号ＶＣとして駆動Ｍ
Ｏ３ＦＥＴＱ７のゲートに供給される。

この実施例では、上記のような各回路を持つ半導体集積
回路の電源逆接続に対する保護のために、回路の接地電
位ＧＮＤ’　は、ダイオードＤ４を介して与えられる。

言い換えるならば、外部の接地電位ＧＮＤに対して、Ｉ
Ｃ内部回路の接地電位ＧＮＤ’　は、ダイオードＤ４の
順方向電圧分だけ高くされる。また、後述するように、
上記各回路素子を形成するためのＰ型分離領域に与えら
れるバイアス電圧も上記ダイオードＤ４を介してた電位
にされる。

上記第１図に示したパワースイッチ回路の動作を第３図
に示した波形図を参照して、次に説明する。

入力信号ＩＮをロウレベルにすると、駆動ＭＯ５Ｆ　Ｅ
ＴＱ　６がオフ状態になる。上記入力信号ＩＮのロウレ
ベルにより、三角波発生回路ＲＰＣが動作を開始してラ
ンプ電圧ＶＲを発生させるとともに、フリップフロップ
回路ＦＦをリセットさせる。これにより、ＭＯ３ＦＥＴ
Ｑ７もオフ状態であるから抵抗Ｒ４を通してＭＯ３ＦＥ
ＴＱＩ　（Ｑ２及びＱ３）のゲートには、昇圧回路ＢＳ
Ｔにより形成された昇圧電圧Ｖｃｃ＋Ｖｔｈが供給され
てオン状態になる。

上記出力ＭＯ３ＦＥＴＱＩのオン状態により、ランプＬ
Ｐには点燈電流１ｄが流れる。この駆動電流Ｉｄは、ラ
ンプＬＰが点燈を開始した時点ではその抵抗値が小さい
ため大きな電流値になる。

この駆動電流Ｉｄに対応してセンス電流Ｉｓも大きくな
るため高い電圧Ｖｓｌに変換される。それ故、上記ラン
プ電圧ＶＲは、早いタイミングで上記センス電圧Ｖｓｌ
に到達するから、電圧比較回路ＣＭＰは、これを検出し
てフリップフロップ回路ＦＦをセット状態にする。した
がって、その出力信号ＶＣ（パルス幅変調信号）がハイ
レベルになり、ＭＯ３ＦＥＴＱ７をオン状態にさせる。

したがって、入力信号ＩＮがロウレベルであるにも係わ
らず、出力ＭＯ３ＦＥＴＱＩ　（Ｑ２及びＱ３）のゲー
ト電圧は、接地電位のようなロウレベルにされてオフｔ
ｔａになる。したがって、ランプＬＰに供給される駆動
電流は、細いパルス幅の電流に制限される。

以下、上記三角波発生回路ＲＰＣがその発振動作により
ランプ電圧ＶＲを発生させるとき、上記フリップフロッ
プ回路ＦＦがリセットされるため、再び出力ＭＯ３ＦＥ
ＴＱＩ　（Ｑ２．Ｑ３）の駆動電圧が形成されてオン状
態になり、再びランプＬＰに駆動電流Ｉｄが流れる。こ
のとき、ランプＬＰの抵抗値は前回の点燈による発熱に
応じて抵抗値が大きくなるため、その分駆動電流Ｉｄの
電流値が小さくなる。したがって、その駆動電流Ｉｄに
対応したセンス電圧Ｖｓ２も１つ前のセンス電圧Ｖｓｌ
に比べて少し低くなり、ランプ電圧ＶＲがセンス電圧Ｖ
ｓ２に到達する時間がその分遅くなる。

これに応じて、フリップフロップ回路ＦＦがセットされ
るタイミングが遅くなるため、上記出力ＭＯ３ＦＥＴＱ
Ｉがオン状態に維持されて駆動電流Ｉｄを流す時間が長
くなる。すなわち、フリップフロップ回路ＦＦの出力Ｖ
Ｃが上記駆動電流１ｄ。

に反比例的なパルス幅を持つ信号にされる。以下、同様
にして、ランプＬＰの抵抗値、言い換えるならば、駆動
電流Ｉｄの減少に対応して、上記出力ＶＣのパルス幅が
大きくされる。そして、駆動電流１ｄが過電流とみなさ
れない、一定の電流になると、比較回路ＣＭＰは、上記
フリソプフロップ回路ＦＦをセットする信号を出力しな
い。これにより、ＭＯ３ＦＥＴＱ７はオフ状態を維持す
るから、入力信号ＩＮがロウレベルの間、出力ＭＯ３Ｆ
ＥＴＱＩ　　（Ｑ２．Ｑ３）がオン状態となり、ランプ
ＬＰの駆動（点燈）電流を形成するものとなる。上記の
ような制御のために、比較回路ＣＭＰは図示しないが２
つの電圧比較回路を持ち、一方の電圧比較回路は上記ラ
ンプ電圧ＶＲとセンス電圧Ｖｓとの比較を行う、他方の
電圧比較回路は、上記センス電圧Ｖｓと所定の基準電圧
と比較する。

この電圧比較回路は、上記フリップフロップ回路ＦＦの
セット動作を禁止することの他、例えば上記三角波発生
回路ＰＲＧの動作を停止させるようにする。

この実施例においては、上記のようにランプを点燈させ
る場合、保護回路が出力電流に対して反比例的なパルス
幅変調信号を形成して出力ＭＯ３ＦＥＴＱＩの動作期間
を制御するものであるため、点燈開始時に流れる駆動電
流の流れる期間が短くなり、出力ＭＯ３ＦＥＴＱＩを破
壊から保護する。

そして、上記電流供給により、ランプＬＰの抵抗値が大
きくなるに従い、駆動電流が小さくなるため、それに応
じて形成されるパルス幅変調信号により駆動電流を流す
時間を長くすることによって、ランプＬＰの完全点燈に
要する時間が短くできる。

なお、負荷短絡状態のときには、出力ＭＯ３ＦＥＴＱ１
に過大な電流が流れる。この電流に応じて形成されるセ
ンス電圧Ｖｓも大きくなるため、ランプ電圧ＶＲとの比
較により出力ＭＯ３ＦＢＴＱｌがオン状態にされる期間
が短（なり、直ちに出力ＭＯ３ＦＥＴＱＩをオフ状態に
させる。以下、短絡状態が継続する限り、上記同様な動
作を繰り返すことにより、出力ＭＯ３ＦＥＴＱＩの保護
を行うものである。この構成では、短絡状態では瞬間的
にしか出力電流を流さないため、出力ＭＯ３ＦＥＴを破
壊から保護することができる。

第４図には、上記パワースイッチ回路のＭＯ３ＦＥＴＱ
Ｉ及びダイオード接続等の一実施例の構造断面図が示さ
れている。

パワーＭＯＳ　Ｆ　ＥＴＱ　１は、そのドレイン領域が
Ｎ型基板とされる。それ故、ドレイン電極りは基板の裏
面側に設けられる。上記ドレイン電極りには電源電圧Ｖ
ｃｃが与えられる。パワーＭＯ３ＦＥＴＱ１を構成する
Ｐ型のチャンネル領域は、基板の表面にリング状に形成
される。このＰ型のチャンネル領域の表面に同様にリン
グ状のＮ型のソース領域が形成される。上記ソース領域
とドレイン領域としての基板との間に挟まれたチャンネ
ル領域の表面には、ゲート絶縁膜を介してゲート電極Ｇ
が形成される。上記ソース領域とチャンネル領域とは共
通接続されてソース電極Ｓとされる。

これにより、ＭＯ３ＦＥＴＱＩの駆動電流は、基板の縦
方向に流れるものとなる。

このようなパワーＭＯ３ＦＥＴＱＩと、上記各回路素子
は同じ基板上に形成される。それ故、上記Ｎ型基板にＰ
型の分離領域（ＩＳＯ）が形成され、このＰ型分離領域
ＩＳＯを介して上記各回路を構成する各回路素子が形成
される０例えば、ダイオードＤ４は、トランジスタをダ
イオード接続したものが用いられる。すなわち、上記Ｐ
型分離領域ＩＳＯ内にＮ型のコレクタ領域が形成され、
このコレクタ領域内にＰ型のベース領域を、そのベース
領域内にＮ型のエミッタ領域を形成してＮＰＮ型のトラ
ンジスタを構成する。そして、上記ベースとしてのＰ型
領域とコレクタとしてのＮ型領域とを接続してダイオー
ド接続する。そして、そのカソードとして作用するＮ型
のエミッタ領域には外部端子を介して回路の接地電位Ｇ
ＮＤを供給する。また、アノードとしての共通接続され
たベース、コレクタ領域は、上記Ｐ型骨ｊ！！　ｅＭ域
ＩＳＯと、トランジスタＴ１〜Ｔ３やＭＯＳ　Ｆ　ＥＴ
Ｑ２〜Ｑ７等からなる回路の接地電位点ＧＮＤ”に接続
される。

このような半導体構造においては、上記分離領域ＩＳＯ
と基板との間で大きな寄生ダイオードＤ５が存在する。

それ故、電源電圧Ｖｃｃと回路の接地電位点ＧＮＤを逆
接続しても、言い換えるならば、端子Ｖｃｃに接地電位
を与え、端子ＧＮＤに＋１２Ｖのような電圧を与えるも
のとしても、ダイオードＤ４が挿入されているから、素
子を破壊させるような過大電流が流れることはない。

第５図には、他の一実施例の構造断面図が示されている
。この実施例では、２つのダイオードＤ４とＤ４’　が
設けられる。ダイオードＤ４は、上記分離領域ＩＳＯに
バイアス電圧を与えるように作用し、ダイオードＤ４°
を内部の回路素子に接地電位ＧＮＤ’を与えるように作
用させる。この構成では、回路に流れる比較的大きな動
作電流によって、ダイオードＤ４’における順方向電圧
がダイオードＤ４の順方向電圧より大きくされる。

それ故、Ｐ型置ＩＩＩ　ｆｉｌ域ｒｓｏを最低電位に維
持させることができ、分離領域ＩＳＯをベースとし、基
板をコレクタ領域とし、コレクタ領域をエミッタ領域と
するような寄生ＮＰＮ）ランジスタのベース、エミッタ
間を逆バイアス状態に維持できるものとなる。

また、Ｐ型分離領域ＩＳＯの与えられるバイアス電圧を
より低い電位にするために、第６図に示すようにトラン
ジスタＴ４を用い、そのベースに定電流源からなるベー
ス電流を供給して定常的にトランジスタＴ４をオン状態
にし、そのコレクタを分離領域ＩＳＯに接続する。この
構成では、トランジスタＴ４が飽和領域で動作させるも
のとすると、分離領域ＩＳＯの電位は、回路の接地電位
ＧＮＤに対してコレクタ、エミッタ間電圧ｖｃｏになる
ため、分離領域の電位を最低にすることができる。なお
、回路の接地電位ＧＮＤ’は、前記のようにダイオード
Ｄ４’　を介して供給するものである。

この構成において、上記のような逆接続が行われても、
トランジスタＴ４がオフ状態になって寄生ダイオードＤ
５に過大な電流が流れることを防止できるものである。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）ＰＮ接合による分離領域に対して外部端子から一
方向性素子を介してバイアス電圧を与えるようにするこ
とにより、電源を逆接続しても上記ダイオードによって
分離領域と基板との間における寄生ダイオードに過大な
電流が流れるのを防止することができるという効果が得
られる。

（２）ソースフォロワ形態のパワー出力ＭＯ３ＦＥＴに
流れろ電流が一定の電流値以上のとき、その電流値に反
比例−的なパルス幅変調信号を形成して上記パワー出力
素子を制御する。この構成では、過電流が流れるとき、
パワー出力素子を間欠的に短い時間しか動作させないか
ら電流制限動作時の電流を小さくできるとともに、ラン
プ等のように過大電流が流れる負荷を駆動することがで
きる。そして、上記（１１により電源の逆接続を行うも
のとしても素子の破壊防止が行えるから自動車搭載用の
パワースイッチ回路に適したものとすることができると
いう効果が得られる。

（３）半導体集積回路の分＃領域と回路の接地電位点に
バイアス電圧を与えるダイオードをそれぞれ独立に構成
することにより、分離領域に良好なバイアス電圧を与え
ることができるという効果が得られる。

（４）上記分離領域にバイアス電圧を与える一方向性素
子としてトランジスタを用いることより、分離領域をベ
ースとするような寄生トランジスタの発生をより確実に
防止することができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図の実施例
回路において、パワー出力素子としては、前記パワーＭ
ＯＳ　Ｆ　ＥＴの他、バイポーラ型のパワートランジス
タやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）
であってもよい、上記第１図のＭＯＳＦＥＴ及びトラン
ジスタの導電型を全て逆に構成するものであってもよい
、この場合、第４図及び第５図に示した導電型も逆にさ
れる。この場合、分離領域としてはＮ型領域が用いられ
るから電源電圧Ｖｃｃのような高い電圧がダイオードを
介して与えられることになる。

この発明は、ＰＮ接合による分離領域を用いて素子を分
離する各種半導体集積回路装置に広く利用できるもので
ある。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ＰＮ接合による分離領域に対して外部端子
から一方向性素子を介してバイアス電圧を与えるように
することにより、電源を逆接続しても上記ダイオードに
よって分＃領域と基板との間における寄生ダイオードに
過大な電流が流れるのを防止することができる。

【図面の簡単な説明】

第１図には、この発明をパワースイッチ回路に適用した
場合の一実施例を示す回路図、第２図は、その電流検出
回路の動作を説明するための特性図、 第３図は、上記パワースイッチ回路によるランプ駆動動
作を説明するための波形図、 第４図は、上記パワースイッチ回路の一実施例を示す概
略構造断面図、 第５図は、上記パワースイッチ回路の他の一実施例を示
す概略構造断面図 第６図は、分離領域にバイアス電圧を与える他の一実施
例を示す回路図である。 ＣＭＰ・・比較回路、ＲＰＣ・・三角波発生回路、ＢＳ
Ｔ・・昇圧回路、ＦＦ・・フリップフロップ回路、ＩＳ
Ｏ・・分Ｍ領域 第　１　図 ｃａ 第６ＩＳ２１

Claims (1)

1. 【特許請求の範囲】 １、ＰＮ接合による分離領域を持ち、外部端子から一方
   向性素子を介してバイアス電圧が与えられることを特徴
   とする半導体集積回路装置。 ２、上記分離領域はＮ型基板に形成されたＰ型領域から
   なり、上記外部端子からダイオードを介して回路の接地
   電位が与えられ、そのダイオードを介した接地電位が内
   部回路の接地電位とされるものであることを特徴とする
   特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記Ｎ型基板には、縦方向の電流の流れを持つパワ
   ーＭＯＳＦＥＴが形成されるものであることを特徴とす
   る特許請求の範囲第２項記載の半導体集積回路装置。