JPH05152526A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05152526A JPH05152526A JP3342152A JP34215291A JPH05152526A JP H05152526 A JPH05152526 A JP H05152526A JP 3342152 A JP3342152 A JP 3342152A JP 34215291 A JP34215291 A JP 34215291A JP H05152526 A JPH05152526 A JP H05152526A
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- switch
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 動作下限電圧を犠牲にすることなく、電源逆
接続保護回路を備えた半導体集積回路装置を提供する。 【構成】 外部端子から供給される接地電位又は動作電
圧に基づいてスイッチ制御されるスイッチ素子を設け
て、ＰＮ接合分離方式による分離領域に動作電圧又は接
地電位を供給する。 【効果】 正常の電源接続状態ではスイッチ素子のオン
状態により回路の接地電位と分離領域の電位がほぼ同じ
にできるから動作下限電圧を低くでき、電源の極性が逆
接続状態ではスイッチ素子がオフ状態になるから分離領
域と基板との間に寄生ダイオードが存在しても、それに
は過大な電流が流れることはない。
接続保護回路を備えた半導体集積回路装置を提供する。 【構成】 外部端子から供給される接地電位又は動作電
圧に基づいてスイッチ制御されるスイッチ素子を設け
て、ＰＮ接合分離方式による分離領域に動作電圧又は接
地電位を供給する。 【効果】 正常の電源接続状態ではスイッチ素子のオン
状態により回路の接地電位と分離領域の電位がほぼ同じ
にできるから動作下限電圧を低くでき、電源の極性が逆
接続状態ではスイッチ素子がオフ状態になるから分離領
域と基板との間に寄生ダイオードが存在しても、それに
は過大な電流が流れることはない。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば自動車搭載用等のように電源の極性が逆
接続される可能性のある電子装置に用いられるものに利
用して有効な技術に関するものである。
に関し、例えば自動車搭載用等のように電源の極性が逆
接続される可能性のある電子装置に用いられるものに利
用して有効な技術に関するものである。
【０００２】
【従来の技術】電子燃料噴射用のソレノイド等のように
自動車搭載用のパワー出力回路は、パワー出力素子とそ
れを制御する制御回路から構成される。パワーＭＯＳＦ
ＥＴは、大電流を流すようにするためドレイン領域がＮ
型基板とされる。それ故、ドレイン電極は基板の裏面側
に設けられる。上記ドレイン電極には電源電圧が与えら
れる。パワーＭＯＳＦＥＴＱ１を構成するＰ型のチャン
ネル領域は、基板の表面にリング状に形成される。この
Ｐ型のチャンネル領域の表面に同様にリング状のＮ型の
ソース領域が形成される。上記ソース領域とドレイン領
域としての基板との間に挟まれたチャンネル領域の表面
には、ゲート絶縁膜を介してゲート電極が形成される。
上記ソース領域とチャンネル領域とは共通接続されてソ
ース電極とされる。これにより、パワースイッチＭＯＳ
ＦＥＴの駆動電流は、基板の縦方向に流れるものとな
る。制御回路は、上記Ｎ型基板表面に形成されたＰ型の
分離領域に形成される。したがって、制御回路が形成さ
れる分離領域と基板との間で大きな寄生ダイオードが存
在する。自動車にあっては、バッテリーの放電によりエ
ンジンスタートが不能になったとき、バッテリーを取り
替えたり他の自動車のバッテリーと接続してエンジンス
タートを行うことがしはしば生じる。この場合、バッテ
リーの極性を逆に接続したり、バッテリー間をケーブル
によって逆接続してしまう可能性が極めて高いから、自
動車搭載用の半導体集積回路装置では電源電圧と回路の
接地電位とを逆接続しても、上記寄生ダイオードに過大
が電流が流れることによる素子破壊を防止することが必
要となる。このような電源逆接続保護回路を備えた半導
体集積回路装置の例として、特願昭６３−８３７００号
がある。この半導体集積回路装置では、図７に示すよう
にダイオードＤ２を介して回路の電位を供給するもので
ある。ダイオードＤ１は、前記基板と分離領域ＰＩＳＯ
との間に構成される寄生ダイオードである。
自動車搭載用のパワー出力回路は、パワー出力素子とそ
れを制御する制御回路から構成される。パワーＭＯＳＦ
ＥＴは、大電流を流すようにするためドレイン領域がＮ
型基板とされる。それ故、ドレイン電極は基板の裏面側
に設けられる。上記ドレイン電極には電源電圧が与えら
れる。パワーＭＯＳＦＥＴＱ１を構成するＰ型のチャン
ネル領域は、基板の表面にリング状に形成される。この
Ｐ型のチャンネル領域の表面に同様にリング状のＮ型の
ソース領域が形成される。上記ソース領域とドレイン領
域としての基板との間に挟まれたチャンネル領域の表面
には、ゲート絶縁膜を介してゲート電極が形成される。
上記ソース領域とチャンネル領域とは共通接続されてソ
ース電極とされる。これにより、パワースイッチＭＯＳ
ＦＥＴの駆動電流は、基板の縦方向に流れるものとな
る。制御回路は、上記Ｎ型基板表面に形成されたＰ型の
分離領域に形成される。したがって、制御回路が形成さ
れる分離領域と基板との間で大きな寄生ダイオードが存
在する。自動車にあっては、バッテリーの放電によりエ
ンジンスタートが不能になったとき、バッテリーを取り
替えたり他の自動車のバッテリーと接続してエンジンス
タートを行うことがしはしば生じる。この場合、バッテ
リーの極性を逆に接続したり、バッテリー間をケーブル
によって逆接続してしまう可能性が極めて高いから、自
動車搭載用の半導体集積回路装置では電源電圧と回路の
接地電位とを逆接続しても、上記寄生ダイオードに過大
が電流が流れることによる素子破壊を防止することが必
要となる。このような電源逆接続保護回路を備えた半導
体集積回路装置の例として、特願昭６３−８３７００号
がある。この半導体集積回路装置では、図７に示すよう
にダイオードＤ２を介して回路の電位を供給するもので
ある。ダイオードＤ１は、前記基板と分離領域ＰＩＳＯ
との間に構成される寄生ダイオードである。
【０００３】
【発明が解決しようとする課題】上記の電源逆接続保護
回路では、通常の使用状態（電源を正常に接続したと
き）において、半導体集積回路装置の内部回路の接地電
位がダイオードの順方向電圧だけ高くなり、動作電源電
圧の下限がその分小さくなってしまう。そこで、半導体
集積回路装置の接地電位側に電流制限用抵抗を設けるこ
とが考えられるが、電源逆接続状態のときに流れる比較
的大きな電流にも耐えるよう外付抵抗に頼らざるを得
ず、外部部品点数が多くなる。この発明の目的は、動作
下限電圧を犠牲にすることなく、電源逆接続保護回路を
備えた半導体集積回路装置を提供することにある。この
発明の前記ならびにそのほかの目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。
回路では、通常の使用状態（電源を正常に接続したと
き）において、半導体集積回路装置の内部回路の接地電
位がダイオードの順方向電圧だけ高くなり、動作電源電
圧の下限がその分小さくなってしまう。そこで、半導体
集積回路装置の接地電位側に電流制限用抵抗を設けるこ
とが考えられるが、電源逆接続状態のときに流れる比較
的大きな電流にも耐えるよう外付抵抗に頼らざるを得
ず、外部部品点数が多くなる。この発明の目的は、動作
下限電圧を犠牲にすることなく、電源逆接続保護回路を
備えた半導体集積回路装置を提供することにある。この
発明の前記ならびにそのほかの目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。
【０００４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給される接
地電位又は動作電圧に基づいてスイッチ制御されるスイ
ッチ素子を設けて、ＰＮ接合分離方式による分離領域に
動作電圧又は接地電位を供給する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給される接
地電位又は動作電圧に基づいてスイッチ制御されるスイ
ッチ素子を設けて、ＰＮ接合分離方式による分離領域に
動作電圧又は接地電位を供給する。
【０００５】
【作用】上記した手段によれば、正常の電源接続状態で
はスイッチ素子のオン状態により回路の接地電位と分離
領域の電位がほぼ同じにできるから動作下限電圧を低く
でき、電源の極性が逆接続状態ではスイッチ素子がオフ
状態になるから分離領域と基板との間に寄生ダイオード
が存在しても、それには過大な電流が流れることはな
い。
はスイッチ素子のオン状態により回路の接地電位と分離
領域の電位がほぼ同じにできるから動作下限電圧を低く
でき、電源の極性が逆接続状態ではスイッチ素子がオフ
状態になるから分離領域と基板との間に寄生ダイオード
が存在しても、それには過大な電流が流れることはな
い。
【０００６】
【実施例】図４には、この発明が適用されるパワー出力
回路をモータやソレノイド等のような誘導性負荷を駆動
するハイサイド駆動回路の一実施例の回路図が示されて
いる。この実施例のパワー出力回路は、同図に破線で示
したように１つの集積回路ＩＣとして形成され、特に制
限されないが、パワーＭＯＳＦＥＴＱ１は、後述するよ
うにそのドレイン領域として基板が用いられ、基板の裏
面側にドレイン電極が設けられる構造とされる。
回路をモータやソレノイド等のような誘導性負荷を駆動
するハイサイド駆動回路の一実施例の回路図が示されて
いる。この実施例のパワー出力回路は、同図に破線で示
したように１つの集積回路ＩＣとして形成され、特に制
限されないが、パワーＭＯＳＦＥＴＱ１は、後述するよ
うにそのドレイン領域として基板が用いられ、基板の裏
面側にドレイン電極が設けられる構造とされる。
【０００７】パワーＭＯＳＦＥＴＱ１のドレインは、電
源電圧ＶＤＤに結合される。上記ＭＯＳＦＥＴＱ１のソ
ースは、外部端子ＯＵＴに結合され、そこに上記モータ
やソレノイド等のような誘導性の負荷Ｌが設けられる。
それ故、パワー出力ＭＯＳＦＥＴＱ１は、ソースフォロ
ワ出力ＭＯＳＦＥＴとして動作する。
源電圧ＶＤＤに結合される。上記ＭＯＳＦＥＴＱ１のソ
ースは、外部端子ＯＵＴに結合され、そこに上記モータ
やソレノイド等のような誘導性の負荷Ｌが設けられる。
それ故、パワー出力ＭＯＳＦＥＴＱ１は、ソースフォロ
ワ出力ＭＯＳＦＥＴとして動作する。
【０００８】上記パワーＭＯＳＦＥＴＱ１のゲートとソ
ース間には、駆動ＭＯＳＦＥＴＱ２のドレインとソース
が接続される。この駆動ＭＯＳＦＥＴＱ２と負荷抵抗Ｒ
Ｌは、パワーＭＯＳＦＥＴＱ１の駆動回路を構成する。
駆動回路の動作電圧は、昇圧回路ＢＳＴにより上記電源
電圧ＶＤＤを昇圧した電圧ＶＤＤ＋Ｖが用いられる。上
記駆動ＭＯＳＦＥＴＱ２のゲートには、特に制限されな
いが、インバータ回路Ｎ１を通して制御信号ｉｎが供給
される。インバータ回路Ｎ１は、その動作電圧が上記電
源電圧ＶＤＤに比べて比較的低い５Ｖ系の電圧とされ
る。これに応じて、上記制御信号ｉｎはハイレベルを５
Ｖとして、ロウレベルの回路の接地電位のような比較的
低い論理レベルとされる。したがって、上記インバータ
回路Ｎ１とＭＯＳＦＥＴＱ２と抵抗ＲＬからなる駆動回
路は一種のレベル変換動作を行うものである。
ース間には、駆動ＭＯＳＦＥＴＱ２のドレインとソース
が接続される。この駆動ＭＯＳＦＥＴＱ２と負荷抵抗Ｒ
Ｌは、パワーＭＯＳＦＥＴＱ１の駆動回路を構成する。
駆動回路の動作電圧は、昇圧回路ＢＳＴにより上記電源
電圧ＶＤＤを昇圧した電圧ＶＤＤ＋Ｖが用いられる。上
記駆動ＭＯＳＦＥＴＱ２のゲートには、特に制限されな
いが、インバータ回路Ｎ１を通して制御信号ｉｎが供給
される。インバータ回路Ｎ１は、その動作電圧が上記電
源電圧ＶＤＤに比べて比較的低い５Ｖ系の電圧とされ
る。これに応じて、上記制御信号ｉｎはハイレベルを５
Ｖとして、ロウレベルの回路の接地電位のような比較的
低い論理レベルとされる。したがって、上記インバータ
回路Ｎ１とＭＯＳＦＥＴＱ２と抵抗ＲＬからなる駆動回
路は一種のレベル変換動作を行うものである。
【０００９】例えば、制御信号ｉｎがハイレベルのとき
インバータ回路Ｎ１の出力信号が回路の接地電位のよう
なロウレベルになる。この出力信号のロウレベルに応じ
て駆動ＭＯＳＦＥＴＱ２，Ｑ３がオフ状態にされ、パワ
ーＭＯＳＦＥＴＱ１のゲートには、抵抗ＲＬを通して昇
圧された動作電圧ＶＤＤ＋Ｖが供給される。上記昇圧回
路ＢＳＴにより形成される昇圧電圧＋ＶをＭＯＳＦＥＴ
Ｑ１の実質的なしいき値電圧以上に設定される。したが
って、ＭＯＳＦＥＴＱ１がオン状態のとき、そのソース
からは電源電圧ＶＤＤがそのまま出力されるので電圧損
失の無い高い出力電圧を得ることができる。
インバータ回路Ｎ１の出力信号が回路の接地電位のよう
なロウレベルになる。この出力信号のロウレベルに応じ
て駆動ＭＯＳＦＥＴＱ２，Ｑ３がオフ状態にされ、パワ
ーＭＯＳＦＥＴＱ１のゲートには、抵抗ＲＬを通して昇
圧された動作電圧ＶＤＤ＋Ｖが供給される。上記昇圧回
路ＢＳＴにより形成される昇圧電圧＋ＶをＭＯＳＦＥＴ
Ｑ１の実質的なしいき値電圧以上に設定される。したが
って、ＭＯＳＦＥＴＱ１がオン状態のとき、そのソース
からは電源電圧ＶＤＤがそのまま出力されるので電圧損
失の無い高い出力電圧を得ることができる。
【００１０】制御信号ｉｎがハイレベルからロウレベル
に切り変わると、インバータ回路Ｎ１の出力信号がハイ
レベルになって駆動ＭＯＳＦＥＴＱ２，Ｑ３をオン状態
にする。これにより、パワーＭＯＳＦＥＴＱ１のゲート
とソースが短絡されるから、パワーＭＯＳＦＥＴＱ１が
オン状態からオフ状態に切り換えられる。このとき、負
荷Ｌには、逆起電圧が発生しパワーＭＯＳＦＥＴＱ１の
ソースが結合された出力端子ＯＵＴを負電位に低下させ
る。パワーＭＯＳＦＥＴＱ１は、上記ＭＯＳＦＥＴＱ
２，Ｑ３のオン状態に応じてオフ状態を維持し、負荷Ｌ
の逆起電圧に応じてダイオードＤ３とツェナーダイオー
ドＺＤがオン状態となって、比較的高い電圧により負荷
Ｌに蓄積されたエネルギーを短時間で放出させる。
に切り変わると、インバータ回路Ｎ１の出力信号がハイ
レベルになって駆動ＭＯＳＦＥＴＱ２，Ｑ３をオン状態
にする。これにより、パワーＭＯＳＦＥＴＱ１のゲート
とソースが短絡されるから、パワーＭＯＳＦＥＴＱ１が
オン状態からオフ状態に切り換えられる。このとき、負
荷Ｌには、逆起電圧が発生しパワーＭＯＳＦＥＴＱ１の
ソースが結合された出力端子ＯＵＴを負電位に低下させ
る。パワーＭＯＳＦＥＴＱ１は、上記ＭＯＳＦＥＴＱ
２，Ｑ３のオン状態に応じてオフ状態を維持し、負荷Ｌ
の逆起電圧に応じてダイオードＤ３とツェナーダイオー
ドＺＤがオン状態となって、比較的高い電圧により負荷
Ｌに蓄積されたエネルギーを短時間で放出させる。
【００１１】図５には、前記図４のパワーＭＯＳＦＥＴ
Ｑ１の一実施例の構造断面図が示されている。パワーＭ
ＯＳＦＥＴＱ１は、そのドレイン領域がＮ型基板とされ
る。それ故、ドレイン電極Ｄは基板の裏面側に設けられ
る。上記ドレイン電極Ｄには電源電圧ＶＤＤが与えられ
る。パワーＭＯＳＦＥＴＱ１を構成するＰ型のチャンネ
ル領域は、基板の表面にリング状に形成される。このＰ
型のチャンネル領域の表面に同様にリング状のＮ型のソ
ース領域が形成される。上記ソース領域とドレイン領域
としての基板との間に挟まれたチャンネル領域の表面に
は、ゲート絶縁膜を介してゲート電極Ｇが形成される。
上記ソース領域とチャンネル領域とは共通接続されてソ
ース電極Ｓとされる。これにより、ＭＯＳＦＥＴＱ１の
駆動電流は、基板の縦方向に流れるものとなる。
Ｑ１の一実施例の構造断面図が示されている。パワーＭ
ＯＳＦＥＴＱ１は、そのドレイン領域がＮ型基板とされ
る。それ故、ドレイン電極Ｄは基板の裏面側に設けられ
る。上記ドレイン電極Ｄには電源電圧ＶＤＤが与えられ
る。パワーＭＯＳＦＥＴＱ１を構成するＰ型のチャンネ
ル領域は、基板の表面にリング状に形成される。このＰ
型のチャンネル領域の表面に同様にリング状のＮ型のソ
ース領域が形成される。上記ソース領域とドレイン領域
としての基板との間に挟まれたチャンネル領域の表面に
は、ゲート絶縁膜を介してゲート電極Ｇが形成される。
上記ソース領域とチャンネル領域とは共通接続されてソ
ース電極Ｓとされる。これにより、ＭＯＳＦＥＴＱ１の
駆動電流は、基板の縦方向に流れるものとなる。
【００１２】このようなパワーＭＯＳＦＥＴＱ１と、上
記駆動回路等を構成する各回路素子は同じ基板上に形成
される。それ故、上記Ｎ型基板にＰ型の分離領域ＰＩＳ
Ｏが形成され、このＰ型分離領域ＰＩＳＯに上記各回路
素子が形成される。同図では省略されているが、この分
離領域には回路の接地電位がバイアス電圧として与えら
れる。このような半導体構造においては、上記分離領域
ＰＩＳＯと基板との間に大きな寄生ダイオードＤ１が存
在する。それ故、電源電圧ＶＤＤと回路の接地電位点Ｇ
ＮＤとを逆接続すると、端子ＶＤＤに接地電位を与え、
端子ＧＮＤに＋１２Ｖのような電圧を与えると寄生ダイ
オードＤ１に過大な電流が流れて素子破壊に至る。その
ため、この実施例のような半導体構造を持つ半導体集積
回路装置は、自動車搭載用のパワースイッチ回路に用い
るときには電源逆接続保護回路を設ける必要がある。な
ぜなら、自動車にあっては、バッテリーの放電によりエ
ンジンスタートが不能になったとき、バッテリーを交換
したり他の自動車のバッテリーと接続してエンジンスタ
ートを行うことがしはしば生じるからである。
記駆動回路等を構成する各回路素子は同じ基板上に形成
される。それ故、上記Ｎ型基板にＰ型の分離領域ＰＩＳ
Ｏが形成され、このＰ型分離領域ＰＩＳＯに上記各回路
素子が形成される。同図では省略されているが、この分
離領域には回路の接地電位がバイアス電圧として与えら
れる。このような半導体構造においては、上記分離領域
ＰＩＳＯと基板との間に大きな寄生ダイオードＤ１が存
在する。それ故、電源電圧ＶＤＤと回路の接地電位点Ｇ
ＮＤとを逆接続すると、端子ＶＤＤに接地電位を与え、
端子ＧＮＤに＋１２Ｖのような電圧を与えると寄生ダイ
オードＤ１に過大な電流が流れて素子破壊に至る。その
ため、この実施例のような半導体構造を持つ半導体集積
回路装置は、自動車搭載用のパワースイッチ回路に用い
るときには電源逆接続保護回路を設ける必要がある。な
ぜなら、自動車にあっては、バッテリーの放電によりエ
ンジンスタートが不能になったとき、バッテリーを交換
したり他の自動車のバッテリーと接続してエンジンスタ
ートを行うことがしはしば生じるからである。
【００１３】図１には、この発明に係る電源逆接続保護
回路を備えた半導体集積回路装置の一実施例の回路図が
示されている。同図の回路素子に付された回路記号が、
前記図４のものと重複しているが、それぞれは別個の回
路機能を持つものである理解されたい。このことは、以
下の図２〜図３においても同様である。
回路を備えた半導体集積回路装置の一実施例の回路図が
示されている。同図の回路素子に付された回路記号が、
前記図４のものと重複しているが、それぞれは別個の回
路機能を持つものである理解されたい。このことは、以
下の図２〜図３においても同様である。
【００１４】この実施例では、スイッチＭＯＳＦＥＴＱ
２を通して外部端子ＧＮＤから供給される回路の接地電
位が分離領域ＰＩＳＯに供給される。このスイッチＭＯ
ＳＦＥＴＱ２のゲートには抵抗Ｒ１を介して動作電圧Ｖ
ＤＤが供給される。特に制限されないが、電源逆接続の
ときに、上記分離領域ＰＩＳＯがフローティング状態に
されるのを防止するために、スイッチＭＯＳＦＥＴＱ１
を通して端子ＶＤＤと分離領域ＰＩＳＯが接続される。
このＭＯＳＦＥＴＱ１のゲートには、抵抗Ｒ２を介して
回路の接地端子ＧＮＤに接続される。上記スイッチＭＯ
ＳＦＥＴＱ１，Ｑ２のドレインとソース間に設けられる
ダイオードＤＱ１，ＤＱ２は、後述するようなチャンネ
ルとドレイン間の寄生ダイオードである。上記パワース
イッチＭＯＳＦＥＴを含む駆動回路や昇圧回路等の制御
回路は、ブラックボックスで示された回路に形成され
る。ダイオードＤ１は、分離領域ＰＩＳＯと基板との間
に生じる寄生ダイオードである。この回路の接地電位
は、外部端子ＧＮＤから供給される接地電位がそのまま
供給される。これにより、回路の下限動作電圧を低い電
圧まで確保することができる。
２を通して外部端子ＧＮＤから供給される回路の接地電
位が分離領域ＰＩＳＯに供給される。このスイッチＭＯ
ＳＦＥＴＱ２のゲートには抵抗Ｒ１を介して動作電圧Ｖ
ＤＤが供給される。特に制限されないが、電源逆接続の
ときに、上記分離領域ＰＩＳＯがフローティング状態に
されるのを防止するために、スイッチＭＯＳＦＥＴＱ１
を通して端子ＶＤＤと分離領域ＰＩＳＯが接続される。
このＭＯＳＦＥＴＱ１のゲートには、抵抗Ｒ２を介して
回路の接地端子ＧＮＤに接続される。上記スイッチＭＯ
ＳＦＥＴＱ１，Ｑ２のドレインとソース間に設けられる
ダイオードＤＱ１，ＤＱ２は、後述するようなチャンネ
ルとドレイン間の寄生ダイオードである。上記パワース
イッチＭＯＳＦＥＴを含む駆動回路や昇圧回路等の制御
回路は、ブラックボックスで示された回路に形成され
る。ダイオードＤ１は、分離領域ＰＩＳＯと基板との間
に生じる寄生ダイオードである。この回路の接地電位
は、外部端子ＧＮＤから供給される接地電位がそのまま
供給される。これにより、回路の下限動作電圧を低い電
圧まで確保することができる。
【００１５】この実施例の電源逆接続保護回路の動作
は、次の通りである。端子ＶＤＤに正の動作電圧が供給
され、端子ＧＮＤに回路の接地電位が供給される正常な
動作状態のときには、電源電圧ＶＤＤに応じてスイッチ
ＭＯＳＦＥＴＱ２がオン状態となり、端子ＧＮＤから供
給される回路の接地電位を分離領域ＰＩＳＯに供給す
る。これにより、分離領域ＰＩＳＯにはほぼ回路の接地
電位が供給されので基板と電気的に分離された素子形成
領域を得ることができる。このとき、スイッチＭＯＳＦ
ＥＴＱ１は、ゲートに回路の接地電位が印加されること
に応じてオフ状態にされている。
は、次の通りである。端子ＶＤＤに正の動作電圧が供給
され、端子ＧＮＤに回路の接地電位が供給される正常な
動作状態のときには、電源電圧ＶＤＤに応じてスイッチ
ＭＯＳＦＥＴＱ２がオン状態となり、端子ＧＮＤから供
給される回路の接地電位を分離領域ＰＩＳＯに供給す
る。これにより、分離領域ＰＩＳＯにはほぼ回路の接地
電位が供給されので基板と電気的に分離された素子形成
領域を得ることができる。このとき、スイッチＭＯＳＦ
ＥＴＱ１は、ゲートに回路の接地電位が印加されること
に応じてオフ状態にされている。
【００１６】端子ＶＤＤに回路の接地電位が給され、端
子ＧＮＤに正の電源電圧が供給される電源逆接続のとき
には、端子ＶＤＤから供給される回路の接地電位に応じ
てスイッチＭＯＳＦＥＴＱ２がオフ状態にされる。それ
故、端子ＧＮＤ−スイッチＭＯＳＦＥＴＱ２−寄生ダイ
オードＤ１−端子ＶＤＤからなる直流電流経路が、上記
スイッチＭＯＳＦＥＴＱ２のオフ状態により遮断される
ので、寄生ダイオードＤ１に過大な電流が流れることに
よる素子破壊が防止できる。そして、この実施例では、
端子ＧＮＤの動作電圧ＶＤＤに応じてスイッチＭＯＳＦ
ＥＴＱ１がオン状態となり、端子ＶＤＤから供給される
回路の接地電位を分離領域ＰＩＳＯに供給する。これに
より、分離領域ＰＩＳＯにはほぼ回路の接地電位に保つ
ことができ、寄生ダイオードＤ１を安定にオフ状態に維
持させることができる。すなわち、分離領域の電位がフ
ローティングになることによる不所望な寄生サイリスタ
等による電流パスを未然に防止できる。なお、分離領域
の電位がフローティングにならないようＭＯＳＦＥＴＱ
２のドレイン，ソース間に比較的大きい抵抗値の抵抗素
子を挿入しても良い。この場合、ＭＯＳＦＥＴＱ１は不
用となる。
子ＧＮＤに正の電源電圧が供給される電源逆接続のとき
には、端子ＶＤＤから供給される回路の接地電位に応じ
てスイッチＭＯＳＦＥＴＱ２がオフ状態にされる。それ
故、端子ＧＮＤ−スイッチＭＯＳＦＥＴＱ２−寄生ダイ
オードＤ１−端子ＶＤＤからなる直流電流経路が、上記
スイッチＭＯＳＦＥＴＱ２のオフ状態により遮断される
ので、寄生ダイオードＤ１に過大な電流が流れることに
よる素子破壊が防止できる。そして、この実施例では、
端子ＧＮＤの動作電圧ＶＤＤに応じてスイッチＭＯＳＦ
ＥＴＱ１がオン状態となり、端子ＶＤＤから供給される
回路の接地電位を分離領域ＰＩＳＯに供給する。これに
より、分離領域ＰＩＳＯにはほぼ回路の接地電位に保つ
ことができ、寄生ダイオードＤ１を安定にオフ状態に維
持させることができる。すなわち、分離領域の電位がフ
ローティングになることによる不所望な寄生サイリスタ
等による電流パスを未然に防止できる。なお、分離領域
の電位がフローティングにならないようＭＯＳＦＥＴＱ
２のドレイン，ソース間に比較的大きい抵抗値の抵抗素
子を挿入しても良い。この場合、ＭＯＳＦＥＴＱ１は不
用となる。
【００１７】図２には、この発明に係る電源逆接続保護
回路を備えた半導体集積回路装置の他の一実施例の回路
図が示されている。この実施例では、スイッチＭＯＳＦ
ＥＴＱ１を通して外部端子ＶＤＤから供給される動作電
圧が、ブラックボックスで示された内部回路の動作電圧
として与えられる。この構成では、Ｐチャンネル型のス
イッチＭＯＳＦＥＴＱ３とＱ４を用い、スイッチＭＯＳ
ＦＥＴＱ３により端子ＶＤＤから供給される電源電圧を
内部回路に供給している。この構成では、電源逆接続の
ときにはスイッチＭＯＳＦＥＴＱ３がオフ状態に、ＭＯ
ＳＦＥＴＱ４がオン状態にされるので、内部回路の動作
電圧は負にならず分離領域ＰＩＳＯによる寄生ダイオー
ドＤ１には過大電流が流れることはない。
回路を備えた半導体集積回路装置の他の一実施例の回路
図が示されている。この実施例では、スイッチＭＯＳＦ
ＥＴＱ１を通して外部端子ＶＤＤから供給される動作電
圧が、ブラックボックスで示された内部回路の動作電圧
として与えられる。この構成では、Ｐチャンネル型のス
イッチＭＯＳＦＥＴＱ３とＱ４を用い、スイッチＭＯＳ
ＦＥＴＱ３により端子ＶＤＤから供給される電源電圧を
内部回路に供給している。この構成では、電源逆接続の
ときにはスイッチＭＯＳＦＥＴＱ３がオフ状態に、ＭＯ
ＳＦＥＴＱ４がオン状態にされるので、内部回路の動作
電圧は負にならず分離領域ＰＩＳＯによる寄生ダイオー
ドＤ１には過大電流が流れることはない。
【００１８】図３には、図１に示したスイッチＭＯＳＦ
ＥＴＱ１とＱ２の一実施例の素子構造断面図が示されて
いる。この実施例では、分離領域ＰＩＳＯにＮ型のドレ
インを形成し、そこに前記パワースイッチＭＯＳＦＥＴ
と同様な縦構造のＭＯＳＦＥＴが形成される。この構成
では、保護回路側の耐圧がスイッチＭＯＳＦＥＴＱ１，
Ｑ２のドレイン，ソース間のブレークダウン電圧ＢＶ
DSS で決まるので、このようなスイッチＭＯＳＦＥＴを
用いることにより、高動作電圧までの電源逆接続強度を
高くできる。
ＥＴＱ１とＱ２の一実施例の素子構造断面図が示されて
いる。この実施例では、分離領域ＰＩＳＯにＮ型のドレ
インを形成し、そこに前記パワースイッチＭＯＳＦＥＴ
と同様な縦構造のＭＯＳＦＥＴが形成される。この構成
では、保護回路側の耐圧がスイッチＭＯＳＦＥＴＱ１，
Ｑ２のドレイン，ソース間のブレークダウン電圧ＢＶ
DSS で決まるので、このようなスイッチＭＯＳＦＥＴを
用いることにより、高動作電圧までの電源逆接続強度を
高くできる。
【００１９】同図において、スイッチＭＯＳＦＥＴＱ
１，Ｑ２のドレインであるＮ型基板とＰ型のチャンネル
領域との間には、寄生ダイオードＤＱ１，ＤＱ２が構成
される。また、ＩＣ内部に形成される他の回路は、ＰＩ
ＳＯに形成される他のＮ型半導体領域中に形成される。
このＮ型基板には端子ＶＤＤから供給される動作電圧が
バイアス電圧として与えられる。また、このＮ型半導体
領域に形成される素子に必要な回路の接地電位は、端子
ＧＮＤから供給される回路の接地電位が適宜与えられ
る。
１，Ｑ２のドレインであるＮ型基板とＰ型のチャンネル
領域との間には、寄生ダイオードＤＱ１，ＤＱ２が構成
される。また、ＩＣ内部に形成される他の回路は、ＰＩ
ＳＯに形成される他のＮ型半導体領域中に形成される。
このＮ型基板には端子ＶＤＤから供給される動作電圧が
バイアス電圧として与えられる。また、このＮ型半導体
領域に形成される素子に必要な回路の接地電位は、端子
ＧＮＤから供給される回路の接地電位が適宜与えられ
る。
【００２０】図６には、この発明に係る電源逆接続保護
回路を備えた半導体集積回路装置の更に他の一実施例の
素子構造断面図が示されている。この実施例は、ＣＭＯ
Ｓ回路に向けられている。ＣＭＯＳ回路では、Ｎ型基板
を用いるときＰ型ウェル領域が素子分離領域とみなされ
る。すなわち、このウェル領域ＰＩＳＯ中にＮチャンネ
ル型のスイッチＭＯＳＦＥＴＱ１とＱ２を形成し、自身
のウェル領域ＰＩＳＯ及び他のＮチャンネル型ＭＯＳＦ
ＥＴが形成されるウェル領域ＰＷＥＬＬ（ＰＩＳＯ）に
スイッチＭＯＳＦＥＴＱ２を通して端子ＧＮＤから供給
される回路の接地電位をバイアス電圧として供給する。
基板には、端子ＶＤＤから供給される電源電圧がバイア
ス電圧として供給されている。
回路を備えた半導体集積回路装置の更に他の一実施例の
素子構造断面図が示されている。この実施例は、ＣＭＯ
Ｓ回路に向けられている。ＣＭＯＳ回路では、Ｎ型基板
を用いるときＰ型ウェル領域が素子分離領域とみなされ
る。すなわち、このウェル領域ＰＩＳＯ中にＮチャンネ
ル型のスイッチＭＯＳＦＥＴＱ１とＱ２を形成し、自身
のウェル領域ＰＩＳＯ及び他のＮチャンネル型ＭＯＳＦ
ＥＴが形成されるウェル領域ＰＷＥＬＬ（ＰＩＳＯ）に
スイッチＭＯＳＦＥＴＱ２を通して端子ＧＮＤから供給
される回路の接地電位をバイアス電圧として供給する。
基板には、端子ＶＤＤから供給される電源電圧がバイア
ス電圧として供給されている。
【００２１】このようなＣＭＯＳ構造においても、端子
ＧＮＤとＶＤＤとを逆接続すると、基板と分離領域であ
るウェル領域との間で過大な電流が流れてしまう。そこ
で、この実施例のようにウェル領域ＰＩＳＯ（又はＰＷ
ＥＬＬ）にスイッチＭＯＳＦＥＴＱ２を通して回路の端
子ＧＮＤから供給される回路の接地電位を与えることに
より、前記同様に逆接続の場合の素子破壊を防止するこ
とができる。スイッチＭＯＳＦＥＴＱ１は、前記同様に
上記逆接続されたときにオン状態になって、ウェル領域
の電位をＶＤＤより決まる低い電位に固定するものであ
る。
ＧＮＤとＶＤＤとを逆接続すると、基板と分離領域であ
るウェル領域との間で過大な電流が流れてしまう。そこ
で、この実施例のようにウェル領域ＰＩＳＯ（又はＰＷ
ＥＬＬ）にスイッチＭＯＳＦＥＴＱ２を通して回路の端
子ＧＮＤから供給される回路の接地電位を与えることに
より、前記同様に逆接続の場合の素子破壊を防止するこ
とができる。スイッチＭＯＳＦＥＴＱ１は、前記同様に
上記逆接続されたときにオン状態になって、ウェル領域
の電位をＶＤＤより決まる低い電位に固定するものであ
る。
【００２２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 外部端子から供給される接地電位又は動作電圧
に基づいてスイッチ制御されるスイッチ素子を設けて、
ＰＮ接合分離方式による分離領域に動作電圧又は接地電
位を供給することにより、正常の電源接続状態ではスイ
ッチ素子のオン状態により回路の接地電位と分離領域の
電位がほぼ同じにできるから動作下限電圧を低くでき、
電源の極性が逆接続状態ではスイッチ素子がオフ状態に
なるから分離領域と基板との間に寄生ダイオードが存在
してもそれには過大な電流が流れることはないから素子
破壊を防止できるという効果が得られる。 （２） 外部端子から供給される接地電位に基づいてス
イッチ制御され、ＰＮ接合分離方式により形成される半
導体集積回路に外部から供給される電源電圧を供給する
スイッチ素子を設けることにより、正常の電源接続状態
ではスイッチ素子のオン状態により内部回路には動作電
圧とほぼ同じ電圧が供給されるから動作下限電圧を低く
でき、電源の極性が逆接続状態ではスイッチ素子がオフ
状態になるから分離領域と基板との間に寄生ダイオード
が存在してもそれには過大な電流が流れることはないか
ら素子破壊を防止できるという効果が得られる。
記の通りである。すなわち、 （１） 外部端子から供給される接地電位又は動作電圧
に基づいてスイッチ制御されるスイッチ素子を設けて、
ＰＮ接合分離方式による分離領域に動作電圧又は接地電
位を供給することにより、正常の電源接続状態ではスイ
ッチ素子のオン状態により回路の接地電位と分離領域の
電位がほぼ同じにできるから動作下限電圧を低くでき、
電源の極性が逆接続状態ではスイッチ素子がオフ状態に
なるから分離領域と基板との間に寄生ダイオードが存在
してもそれには過大な電流が流れることはないから素子
破壊を防止できるという効果が得られる。 （２） 外部端子から供給される接地電位に基づいてス
イッチ制御され、ＰＮ接合分離方式により形成される半
導体集積回路に外部から供給される電源電圧を供給する
スイッチ素子を設けることにより、正常の電源接続状態
ではスイッチ素子のオン状態により内部回路には動作電
圧とほぼ同じ電圧が供給されるから動作下限電圧を低く
でき、電源の極性が逆接続状態ではスイッチ素子がオフ
状態になるから分離領域と基板との間に寄生ダイオード
が存在してもそれには過大な電流が流れることはないか
ら素子破壊を防止できるという効果が得られる。
【００２３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
や図２において、抵抗Ｒ１，Ｒ２は、スイッチＭＯＳＦ
ＥＴＱ１，Ｑ２のゲートをチャージアップできるインピ
ーダンス素子であれば何であってもよく、電流源回路や
コンデンサも利用できる。また、これらのＭＯＳＦＥＴ
のゲート酸化膜（ゲート絶縁膜）耐圧保護のために、ゲ
ートとソース間にツェナー等の電圧クランプ素子を挿入
するものであってもよい。素子構造上寄生サイリスタが
生じる虞れがない場合には、スイッチＭＯＳＦＥＴＱ１
を省略できるものである。また、スイッチ素子は、ＭＯ
ＳＦＥＴの他にバイポーラ型トランジスタを用いるもの
であってもよい。この発明は、ＰＮ接合分離を用いた半
導体集積回路（ＣＭＯＳ回路を含む）装置に広く利用で
きるものである。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
や図２において、抵抗Ｒ１，Ｒ２は、スイッチＭＯＳＦ
ＥＴＱ１，Ｑ２のゲートをチャージアップできるインピ
ーダンス素子であれば何であってもよく、電流源回路や
コンデンサも利用できる。また、これらのＭＯＳＦＥＴ
のゲート酸化膜（ゲート絶縁膜）耐圧保護のために、ゲ
ートとソース間にツェナー等の電圧クランプ素子を挿入
するものであってもよい。素子構造上寄生サイリスタが
生じる虞れがない場合には、スイッチＭＯＳＦＥＴＱ１
を省略できるものである。また、スイッチ素子は、ＭＯ
ＳＦＥＴの他にバイポーラ型トランジスタを用いるもの
であってもよい。この発明は、ＰＮ接合分離を用いた半
導体集積回路（ＣＭＯＳ回路を含む）装置に広く利用で
きるものである。
【００２４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給される接
地電位又は動作電圧に基づいてスイッチ制御されるスイ
ッチ素子を設けて、ＰＮ接合分離方式による分離領域に
動作電圧又は接地電位を供給することにより、正常の電
源接続状態ではスイッチ素子のオン状態により回路の接
地電位と分離領域の電位がほぼ同じにできるから動作下
限電圧を低くでき、電源の極性が逆接続状態ではスイッ
チ素子がオフ状態になるから分離領域と基板との間に寄
生ダイオードが存在してもそれには過大な電流が流れる
ことはないから素子破壊を防止できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給される接
地電位又は動作電圧に基づいてスイッチ制御されるスイ
ッチ素子を設けて、ＰＮ接合分離方式による分離領域に
動作電圧又は接地電位を供給することにより、正常の電
源接続状態ではスイッチ素子のオン状態により回路の接
地電位と分離領域の電位がほぼ同じにできるから動作下
限電圧を低くでき、電源の極性が逆接続状態ではスイッ
チ素子がオフ状態になるから分離領域と基板との間に寄
生ダイオードが存在してもそれには過大な電流が流れる
ことはないから素子破壊を防止できる。
【図１】この発明に係る電源逆接続保護回路を備えた半
導体集積回路装置の一実施例を示す回路図である。
導体集積回路装置の一実施例を示す回路図である。
【図２】この発明に係る電源逆接続保護回路を備えた半
導体集積回路装置の他の一実施例を示す回路図である。
導体集積回路装置の他の一実施例を示す回路図である。
【図３】図１に示したスイッチＭＯＳＦＥＴＱ１とＱ２
の一実施例を示す素子構造断面図である。
の一実施例を示す素子構造断面図である。
【図４】この発明が適用されるパワー出力回路をモータ
やソレノイド等のような誘導性負荷を駆動するハイサイ
ド駆動回路の一実施例を示す回路図である。
やソレノイド等のような誘導性負荷を駆動するハイサイ
ド駆動回路の一実施例を示す回路図である。
【図５】図４のパワーＭＯＳＦＥＴＱ１の一実施例を示
す構造断面図である。
す構造断面図である。
【図６】この発明に係る電源逆接続保護回路を備えた半
導体集積回路装置の更に他の一実施例を示す素子構造断
面図である。
導体集積回路装置の更に他の一実施例を示す素子構造断
面図である。
【図７】従来技術の一例を示す回路図である。
ＰＩＳＯ…分離領域、Ｑ１〜Ｑ４…ＭＯＳＦＥＴ、Ｒ１
〜Ｒ４…抵抗、ＲＬ…負荷抵抗、Ｄ１，Ｄ２…ダイオー
ド、ＺＤ…ツェナーダイオード、ＩＣ…半導体集積回
路、Ｌ…負荷（誘導性）、ＢＳＴ…昇圧回路、Ｎ１…イ
ンバータ回路。
〜Ｒ４…抵抗、ＲＬ…負荷抵抗、Ｄ１，Ｄ２…ダイオー
ド、ＺＤ…ツェナーダイオード、ＩＣ…半導体集積回
路、Ｌ…負荷（誘導性）、ＢＳＴ…昇圧回路、Ｎ１…イ
ンバータ回路。
Claims (3)
- 【請求項１】 外部端子から供給される接地電位又は動
作電圧に基づいてスイッチ制御され、動作電圧又は接地
電位をＰＮ接合分離方式による分離領域に供給するスイ
ッチ素子を備えてなることを特徴とする半導体集積回路
装置。 - 【請求項２】 外部端子から供給される接地電位に基づ
いてスイッチ制御され、ＰＮ接合分離方式により形成さ
れる半導体集積回路に外部から供給される電源電圧を供
給するスイッチ素子を備えてなることを特徴とする半導
体集積回路装置。 - 【請求項３】 上記半導体集積回路装置は、電源の極性
が逆接続される可能性のある電子装置に搭載されるもの
であることを特徴とする請求項１又は請求項２の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342152A JPH05152526A (ja) | 1991-11-30 | 1991-11-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342152A JPH05152526A (ja) | 1991-11-30 | 1991-11-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152526A true JPH05152526A (ja) | 1993-06-18 |
Family
ID=18351530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3342152A Pending JPH05152526A (ja) | 1991-11-30 | 1991-11-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152526A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629542A (en) * | 1994-12-14 | 1997-05-13 | Hitachi, Ltd. | Compounded power MOSFET |
| JPH10223773A (ja) * | 1997-02-05 | 1998-08-21 | Matsushita Electric Ind Co Ltd | 電源間保護回路 |
| JP2009065185A (ja) * | 1996-05-15 | 2009-03-26 | Siliconix Inc | シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ |
| EP2680439A2 (en) | 2012-06-28 | 2014-01-01 | Alps Electric Co., Ltd. | Protection circuit |
| JP2014082922A (ja) * | 2012-09-25 | 2014-05-08 | Seiko Instruments Inc | 半導体装置 |
| JP2015170956A (ja) * | 2014-03-06 | 2015-09-28 | アルプス電気株式会社 | 電圧選択回路及びこれを有する半導体集積回路装置 |
| JP2021073698A (ja) * | 2016-06-08 | 2021-05-13 | パナソニック株式会社 | 基板電圧制御回路 |
-
1991
- 1991-11-30 JP JP3342152A patent/JPH05152526A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629542A (en) * | 1994-12-14 | 1997-05-13 | Hitachi, Ltd. | Compounded power MOSFET |
| JP2009065185A (ja) * | 1996-05-15 | 2009-03-26 | Siliconix Inc | シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ |
| JP2012169650A (ja) * | 1996-05-15 | 2012-09-06 | Siliconix Inc | シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ |
| JPH10223773A (ja) * | 1997-02-05 | 1998-08-21 | Matsushita Electric Ind Co Ltd | 電源間保護回路 |
| JP2014011233A (ja) * | 2012-06-28 | 2014-01-20 | Alps Electric Co Ltd | 保護回路 |
| CN103515946A (zh) * | 2012-06-28 | 2014-01-15 | 阿尔卑斯电气株式会社 | 保护电路 |
| EP2680439A2 (en) | 2012-06-28 | 2014-01-01 | Alps Electric Co., Ltd. | Protection circuit |
| US9001481B2 (en) | 2012-06-28 | 2015-04-07 | Alps Electric Co., Ltd. | Protection circuit |
| JP2014082922A (ja) * | 2012-09-25 | 2014-05-08 | Seiko Instruments Inc | 半導体装置 |
| KR20150060696A (ko) * | 2012-09-25 | 2015-06-03 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 |
| JP2015170956A (ja) * | 2014-03-06 | 2015-09-28 | アルプス電気株式会社 | 電圧選択回路及びこれを有する半導体集積回路装置 |
| US9374074B2 (en) | 2014-03-06 | 2016-06-21 | Alps Electric Co., Ltd. | Voltage selection circuit and semiconductor integrated circuit device having the same |
| JP2021073698A (ja) * | 2016-06-08 | 2021-05-13 | パナソニック株式会社 | 基板電圧制御回路 |
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