JPH11127066A - 寄生トランジスタのトリガリングを防ぐ方法および補助回路 - Google Patents
寄生トランジスタのトリガリングを防ぐ方法および補助回路Info
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- JPH11127066A JPH11127066A JP10184678A JP18467898A JPH11127066A JP H11127066 A JPH11127066 A JP H11127066A JP 10184678 A JP10184678 A JP 10184678A JP 18467898 A JP18467898 A JP 18467898A JP H11127066 A JPH11127066 A JP H11127066A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】
【課題】 電子回路の出力段の寄生トランジスタのトリ
ガリングを防ぐ方法とその関連補助回路を得る。 【解決手段】 電子回路の出力段（２）が、それぞれソ
ース端子、ゲート端子、ドレイン端子およびボディ端子
を有するプルアップＰＭＯＳ形の少なくとも１つのトラ
ンジスタＭ２と、前記ボディ端子に接続された端子を有
する寄生バイポーラ・トランジスタ（３）とのトランジ
スタ対（Ｍ１、Ｍ２）を含む寄生トランジスタのトリガ
リングを防ぐ方法において、プルアップＰＭＯＳトラン
ジスタのボディ端子とソース端子の間に接続されたキャ
パシタ（Ｃ１）を提供するステップと、制御回路（５）
を使って、プルアップＰＭＯＳトランジスタのボディ効
果を抑制するステップとを含むことを特徴とする。
ガリングを防ぐ方法とその関連補助回路を得る。 【解決手段】 電子回路の出力段（２）が、それぞれソ
ース端子、ゲート端子、ドレイン端子およびボディ端子
を有するプルアップＰＭＯＳ形の少なくとも１つのトラ
ンジスタＭ２と、前記ボディ端子に接続された端子を有
する寄生バイポーラ・トランジスタ（３）とのトランジ
スタ対（Ｍ１、Ｍ２）を含む寄生トランジスタのトリガ
リングを防ぐ方法において、プルアップＰＭＯＳトラン
ジスタのボディ端子とソース端子の間に接続されたキャ
パシタ（Ｃ１）を提供するステップと、制御回路（５）
を使って、プルアップＰＭＯＳトランジスタのボディ効
果を抑制するステップとを含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路の出力段
における寄生トランジスタのトリガリング(triggering)
を防ぐための方法とその関連補助回路に関する。
における寄生トランジスタのトリガリング(triggering)
を防ぐための方法とその関連補助回路に関する。
【０００２】より詳細には、本発明は、電子回路の出力
段における寄生トランジスタのトリガリングを防ぐ方法
に関し、前記出力段は、それぞれソース端子、ゲート端
子、ドレイン端子およびボディ端子を有する少なくとも
１つのＰＭＯＳプルアップ型トランジスタと、前記ボデ
ィ端子に接続された端子を有する寄生バイポーラ・トラ
ンジスタとによるトランジスタ対を含む。
段における寄生トランジスタのトリガリングを防ぐ方法
に関し、前記出力段は、それぞれソース端子、ゲート端
子、ドレイン端子およびボディ端子を有する少なくとも
１つのＰＭＯＳプルアップ型トランジスタと、前記ボデ
ィ端子に接続された端子を有する寄生バイポーラ・トラ
ンジスタとによるトランジスタ対を含む。
【０００３】
【従来の技術】一般的な電子回路の最終出力段は、その
複雑さに関係なく、基本的に、電力を負荷などに送るよ
うに構成されたドライバ部を含むことは周知である。し
たがって、出力段は、必要性や応用例のタイプにより負
荷から電流を排出または抽出することができなければな
らない。
複雑さに関係なく、基本的に、電力を負荷などに送るよ
うに構成されたドライバ部を含むことは周知である。し
たがって、出力段は、必要性や応用例のタイプにより負
荷から電流を排出または抽出することができなければな
らない。
【０００４】最新技術を利用した出力段の多数の構成が
考案された。図１に、最も一般的な出力段の構成のひと
つを概略的に示す。図１の段は、第１の電圧基準Ｖddと
第２の電圧基準Ｖssの間に直列に接続されたＭＯＳトラ
ンジスタの相補対を含み、第２の電圧基準Ｖssは、負電
圧でもアースでもよい。相補対の第１のトランジスタＭ
１は、ＮＭＯＳ形またはＤＭＯＳ形のプルダウン・トラ
ンジスタであり、そのボディ端子がソース端子に接続さ
れている。
考案された。図１に、最も一般的な出力段の構成のひと
つを概略的に示す。図１の段は、第１の電圧基準Ｖddと
第２の電圧基準Ｖssの間に直列に接続されたＭＯＳトラ
ンジスタの相補対を含み、第２の電圧基準Ｖssは、負電
圧でもアースでもよい。相補対の第１のトランジスタＭ
１は、ＮＭＯＳ形またはＤＭＯＳ形のプルダウン・トラ
ンジスタであり、そのボディ端子がソース端子に接続さ
れている。
【０００５】相補対の第２のトランジスタＭ２は、ＰＭ
ＯＳ形のプルアップ・トランジスタであり、そのボディ
端子がソース端子に接続されている。各駆動段は、トラ
ンジスタＭ１およびＭ２のゲート端子に接続されたそれ
ぞれの出力を有する。２つのトランジスタＭ１およびＭ
２は、出力ノードＯＵＴと一致したドレイン端子によっ
て共に接続される。電気的負荷ＬＯＡＤは、出力ノード
ＯＵＴとアースの間に接続される。
ＯＳ形のプルアップ・トランジスタであり、そのボディ
端子がソース端子に接続されている。各駆動段は、トラ
ンジスタＭ１およびＭ２のゲート端子に接続されたそれ
ぞれの出力を有する。２つのトランジスタＭ１およびＭ
２は、出力ノードＯＵＴと一致したドレイン端子によっ
て共に接続される。電気的負荷ＬＯＡＤは、出力ノード
ＯＵＴとアースの間に接続される。
【０００６】負荷ＬＯＡＤは、様々なソーシングまたは
シンキングの動作ステップに基づいて、ＰＭＯＳトラン
ジスタＭ２またはＮＭＯＳトランジスタＭ１によって交
互に駆動される。ＭＯＳトランジスタの相補対は、制御
ロジックに関して提供することができる明らかな利点に
より、出力段を実現するために最も広く使用されている
ものであるが、以下に行う考察は、バイポーラ・トラン
ジスタやその他のＭＯＳトランジスタ対を含む出力段の
構成にも適用することができる。
シンキングの動作ステップに基づいて、ＰＭＯＳトラン
ジスタＭ２またはＮＭＯＳトランジスタＭ１によって交
互に駆動される。ＭＯＳトランジスタの相補対は、制御
ロジックに関して提供することができる明らかな利点に
より、出力段を実現するために最も広く使用されている
ものであるが、以下に行う考察は、バイポーラ・トラン
ジスタやその他のＭＯＳトランジスタ対を含む出力段の
構成にも適用することができる。
【０００７】図２は、たとえば、ＮＭＯＳ形またはＤＭ
ＯＳ形のトランジスタ対を含む出力段を示す。これらの
トランジスタＭ３、Ｍ４は、出力ノードＯＵＴにおいて
接続される。いくつかの応用例では、電流を負荷から正
および／または負の電源に戻す必要がある。これは、た
とえば、高電圧パルス発生器がパルス電源を生成するフ
ラット・パネルの分野に必要とされる。
ＯＳ形のトランジスタ対を含む出力段を示す。これらの
トランジスタＭ３、Ｍ４は、出力ノードＯＵＴにおいて
接続される。いくつかの応用例では、電流を負荷から正
および／または負の電源に戻す必要がある。これは、た
とえば、高電圧パルス発生器がパルス電源を生成するフ
ラット・パネルの分野に必要とされる。
【０００８】図４は、それぞれの電圧基準を供給するそ
れぞれ正と負の２つのパルス発生器を図１の回路と関連
付けた実施形態を概略的に示す。供給信号の立ち上がり
の間、エネルギーが負荷に送られ、それに対して信号の
立ち下がりの間、負荷は、そのエネルギーの一部を供給
線に戻す。図３は、そのようなエネルギー輸送が行われ
ている間の、供給電圧の不等辺台形パターンを概略的に
示す。
れぞれ正と負の２つのパルス発生器を図１の回路と関連
付けた実施形態を概略的に示す。供給信号の立ち上がり
の間、エネルギーが負荷に送られ、それに対して信号の
立ち下がりの間、負荷は、そのエネルギーの一部を供給
線に戻す。図３は、そのようなエネルギー輸送が行われ
ている間の、供給電圧の不等辺台形パターンを概略的に
示す。
【０００９】電流ループバックは、構成要素、すなわち
ＰＭＯＳ、ＮＭＯＳまたはＤＭＯＳトランジスタの双方
向性のオペラビリティ(operability)によって許容され
る。しかしながら、ＭＯＳ構成要素はそれぞれ関連した
寄生ダイオードを有し、それが、逆レンジの動作に影響
を及ぼす。
ＰＭＯＳ、ＮＭＯＳまたはＤＭＯＳトランジスタの双方
向性のオペラビリティ(operability)によって許容され
る。しかしながら、ＭＯＳ構成要素はそれぞれ関連した
寄生ダイオードを有し、それが、逆レンジの動作に影響
を及ぼす。
【００１０】また、ＰＭＯＳトランジスタの場合は、ド
レイン−ボディｐｎ接合によって形成された寄生ダイオ
ードのそばに、ドレイン−ボディ−基板接合によって形
成された垂直ｐｎｐ形の寄生バイポーラ・トランジスタ
がある。残念ながら、この寄生バイポーラ・トランジス
タは、また、その関連ＭＯＳトランジスタの動作中にア
クティブであり、電流ループバックに寄与せず、基板に
流れる電流を消費する。
レイン−ボディｐｎ接合によって形成された寄生ダイオ
ードのそばに、ドレイン−ボディ−基板接合によって形
成された垂直ｐｎｐ形の寄生バイポーラ・トランジスタ
がある。残念ながら、この寄生バイポーラ・トランジス
タは、また、その関連ＭＯＳトランジスタの動作中にア
クティブであり、電流ループバックに寄与せず、基板に
流れる電流を消費する。
【００１１】上記の状況は、エネルギー回収の視点から
も好ましくないことであるが、基板電位が、より多くの
寄生素子をトリガする点まで局部的に上昇することがあ
るために、出力段を損傷させることがある。したがっ
て、たとえば、適切な技術を利用してそのβ係数を低く
維持することによって、寄生トランジスタの利得を制限
する必要がある。もう１つの解決策は、適切な基板タッ
プ手段によって、ＰＭＯＳトランジスタのまわりの領域
を「フリージング」することである。
も好ましくないことであるが、基板電位が、より多くの
寄生素子をトリガする点まで局部的に上昇することがあ
るために、出力段を損傷させることがある。したがっ
て、たとえば、適切な技術を利用してそのβ係数を低く
維持することによって、寄生トランジスタの利得を制限
する必要がある。もう１つの解決策は、適切な基板タッ
プ手段によって、ＰＭＯＳトランジスタのまわりの領域
を「フリージング」することである。
【００１２】他のより根本的な解決策は、ＳＯＩすなわ
ち誘電体絶縁技術の使用を提供する。
ち誘電体絶縁技術の使用を提供する。
【００１３】
【発明が解決しようとする課題】本発明の基本となる技
術的課題は、出力段の駆動中に寄生トランジスタのトリ
ガリングを防ぐような機能的でかつ構造的特徴を有する
方法とそれに関連する回路を提供することである。
術的課題は、出力段の駆動中に寄生トランジスタのトリ
ガリングを防ぐような機能的でかつ構造的特徴を有する
方法とそれに関連する回路を提供することである。
【００１４】
【課題を解決するための手段】本発明の背後にある解決
策の概念は、ドレイン−ボディ間ダイオードのアクティ
ブ化を防ぐこと、またはそれに流れる電流を少なくとも
実質上減少させることである。
策の概念は、ドレイン−ボディ間ダイオードのアクティ
ブ化を防ぐこと、またはそれに流れる電流を少なくとも
実質上減少させることである。
【００１５】この概念は、出力段を構成する相補対にお
けるＰＭＯＳトランジスタのボディ端子をソース端子か
ら切り離し、それをボディ端子とソース端子の間に接続
された「プルアップ」キャパシタに接続することによっ
て実現される。この解決策の概念に基づき、技術的課題
は、請求項１の特徴的部分において予め示され定義され
たような駆動方法によって解決される。
けるＰＭＯＳトランジスタのボディ端子をソース端子か
ら切り離し、それをボディ端子とソース端子の間に接続
された「プルアップ」キャパシタに接続することによっ
て実現される。この解決策の概念に基づき、技術的課題
は、請求項１の特徴的部分において予め示され定義され
たような駆動方法によって解決される。
【００１６】技術的課題は、また、併記の請求項５に定
義された補助回路によって解決される。本発明の方法お
よび回路の特徴と利点は、添付図面を参照し非制限的な
例の目的で示した以下の実施形態の説明から明らかであ
ろう。
義された補助回路によって解決される。本発明の方法お
よび回路の特徴と利点は、添付図面を参照し非制限的な
例の目的で示した以下の実施形態の説明から明らかであ
ろう。
【００１７】
【発明の実施の形態】図面を参照し、特に図５の例を参
照し、電子制御回路の最終出力段２のための、本発明を
実施する補助即ちボディ回路を、全体的かつ概略的に１
で示す。段２は、段２の出力ノードＯＵＴとアースの間
に接続された電気的負荷ＬＯＡＤを駆動するように適合
される。段２は、図１を参照して本出願の前文で考察し
たものと実質上同一のＭＯＳトランジスタＭ１とＭ２の
相補対を含むことが好ましい。したがって、以下では段
２は詳細に説明せず、前述の図１の説明を参照された
い。
照し、電子制御回路の最終出力段２のための、本発明を
実施する補助即ちボディ回路を、全体的かつ概略的に１
で示す。段２は、段２の出力ノードＯＵＴとアースの間
に接続された電気的負荷ＬＯＡＤを駆動するように適合
される。段２は、図１を参照して本出願の前文で考察し
たものと実質上同一のＭＯＳトランジスタＭ１とＭ２の
相補対を含むことが好ましい。したがって、以下では段
２は詳細に説明せず、前述の図１の説明を参照された
い。
【００１８】詳細には、段２の相補対におけるＰＭＯＳ
トランジスタＭ２と関連した寄生バイポーラ・トランジ
スタが、図５の３で概略的に示されていることに注意さ
れたい。ｐｎｐ形トランジスタ３は、そのエミッタ端子
が相補対のドレイン端子に接続され、ベース端子が、Ｐ
ＭＯＳトランジスタＭ２のボディ端子に接続され、コレ
クタ端子がアースに接続されている。
トランジスタＭ２と関連した寄生バイポーラ・トランジ
スタが、図５の３で概略的に示されていることに注意さ
れたい。ｐｎｐ形トランジスタ３は、そのエミッタ端子
が相補対のドレイン端子に接続され、ベース端子が、Ｐ
ＭＯＳトランジスタＭ２のボディ端子に接続され、コレ
クタ端子がアースに接続されている。
【００１９】補助回路１は、段２に接続され、段２に含
まれる相補対におけるＰＭＯＳトランジスタＭ２のボデ
ィ端子とソース端子の間に接続されたキャパシタＣ１を
含む。回路１は、さらに、一端がトランジスタＭ２のボ
ディ端子に接続され、それによりトランジスタ３のベ−
ス端子に接続されたダイオードＤＪを含む。ダイオード
ＤＪの他端は、Ｖbodyで示された電圧信号を自由に受け
取ることができる。
まれる相補対におけるＰＭＯＳトランジスタＭ２のボデ
ィ端子とソース端子の間に接続されたキャパシタＣ１を
含む。回路１は、さらに、一端がトランジスタＭ２のボ
ディ端子に接続され、それによりトランジスタ３のベ−
ス端子に接続されたダイオードＤＪを含む。ダイオード
ＤＪの他端は、Ｖbodyで示された電圧信号を自由に受け
取ることができる。
【００２０】本発明において、回路１の構成は、ＰＭＯ
ＳトランジスタＭ２のボディ端子をソース端子から実質
上切り離すという利点をもつ。このボディ端子は、トラ
ンジスタＭ２のボディ端子とソース端子の間に接続され
た「プルアップ」キャパシタＣ１に導かれる。このキャ
パシタＣ１は予め充電されており、高電圧電源の電圧が
低下したときに、ダイオードＤＪを介してパルス前に充
電される。実際には、このダイオードは、キャパシタＣ
１の一端と直流電位線の間に、所定の値の低電圧で接続
される。
ＳトランジスタＭ２のボディ端子をソース端子から実質
上切り離すという利点をもつ。このボディ端子は、トラ
ンジスタＭ２のボディ端子とソース端子の間に接続され
た「プルアップ」キャパシタＣ１に導かれる。このキャ
パシタＣ１は予め充電されており、高電圧電源の電圧が
低下したときに、ダイオードＤＪを介してパルス前に充
電される。実際には、このダイオードは、キャパシタＣ
１の一端と直流電位線の間に、所定の値の低電圧で接続
される。
【００２１】パルス供給電圧（pulsive supply）が上昇
するにつれて、トランジスタＭ２のボディ端子の電圧も
引き上げられ、ＰＭＯＳトランジスタの永久的ボディ効
果が維持される。この効果は、欠点と考えられることが
あるが、より高い駆動過電圧によって、つまり、ゲート
端子とソース端子間の電圧Ｖgate-sourceの適切な低下
によって対処することができる
するにつれて、トランジスタＭ２のボディ端子の電圧も
引き上げられ、ＰＭＯＳトランジスタの永久的ボディ効
果が維持される。この効果は、欠点と考えられることが
あるが、より高い駆動過電圧によって、つまり、ゲート
端子とソース端子間の電圧Ｖgate-sourceの適切な低下
によって対処することができる
【００２２】その代わりに、パルス信号の立ち下がりで
は、ＰＭＯＳトランジスタＭ２の寸法を適切に決め、予
め選択された適切な電圧Ｖbodyを印加することによっ
て、ソース端子として働くＰＭＯＳトランジスタＭ２の
ドレイン端子の電圧を、ボディ端子の電圧よりも低い値
に保持することができる。このようにして、オンになっ
た場合に、接合がアクティブ化されたりきわめて大量の
電流を流したりすることがなくなる。
は、ＰＭＯＳトランジスタＭ２の寸法を適切に決め、予
め選択された適切な電圧Ｖbodyを印加することによっ
て、ソース端子として働くＰＭＯＳトランジスタＭ２の
ドレイン端子の電圧を、ボディ端子の電圧よりも低い値
に保持することができる。このようにして、オンになっ
た場合に、接合がアクティブ化されたりきわめて大量の
電流を流したりすることがなくなる。
【００２３】前に述べたように、本発明の補助回路は、
技術的課題を解決するが、供給信号の立ち上がりの間に
ＰＭＯＳトランジスタにボディ効果を加えるという欠点
を持つ。このため、ＰＭＯＳトランジスタのしきい値電
圧（Ｖth）が高くなり、昇圧機能がなくなるために、同
じ電流を供給するのにＰＭＯＳトランジスタの定格を必
要以上に大きく設計しなければならなくなる。この欠点
をなくすために、立ち上がりの間にトランジスタＭ２の
ボディ端子をそのソース端子に短絡するボディ制御回路
５が導入された。これは、ボディ効果を抑える。
技術的課題を解決するが、供給信号の立ち上がりの間に
ＰＭＯＳトランジスタにボディ効果を加えるという欠点
を持つ。このため、ＰＭＯＳトランジスタのしきい値電
圧（Ｖth）が高くなり、昇圧機能がなくなるために、同
じ電流を供給するのにＰＭＯＳトランジスタの定格を必
要以上に大きく設計しなければならなくなる。この欠点
をなくすために、立ち上がりの間にトランジスタＭ２の
ボディ端子をそのソース端子に短絡するボディ制御回路
５が導入された。これは、ボディ効果を抑える。
【００２４】図６は、段２と本発明による駆動制御回路
の間の相互接続の全体のレイアウトを概略的に示す。レ
ベル・シフタ／駆動段４は、段２のトランジスタＭ２の
制御端子に接続された少なくとも１つの出力を有する。
ボディ回路１は、トランジスタＭ２のボディ端子に接続
された出力を有し、ボディ制御回路５は、ボディ回路１
に接続された出力を有する。図５において、段４は、ト
ランジスタＭ１を駆動する段８に複製される。
の間の相互接続の全体のレイアウトを概略的に示す。レ
ベル・シフタ／駆動段４は、段２のトランジスタＭ２の
制御端子に接続された少なくとも１つの出力を有する。
ボディ回路１は、トランジスタＭ２のボディ端子に接続
された出力を有し、ボディ制御回路５は、ボディ回路１
に接続された出力を有する。図５において、段４は、ト
ランジスタＭ１を駆動する段８に複製される。
【００２５】図７は、ボディ制御回路５の内部構造をよ
り詳細に示す。シフタ段４は、正の供給パルスＶddの期
間ずっとＭ１をオンに維持し、Ｍ２をオフに維持する。
回路段４は、事実上、２つのＭＯＳスイッチＭ１および
Ｍ２に論理情報を送る高電圧レベル・シフタとして分類
される。
り詳細に示す。シフタ段４は、正の供給パルスＶddの期
間ずっとＭ１をオンに維持し、Ｍ２をオフに維持する。
回路段４は、事実上、２つのＭＯＳスイッチＭ１および
Ｍ２に論理情報を送る高電圧レベル・シフタとして分類
される。
【００２６】ボディ制御回路５は、一対の入力ＤＭＯＳ
トランジスタＭ３およびＭ４を含む微分セル・レベル・
シフタを含む。入力信号ＣＯＮは、トランジスタＭ３に
直接印加され、インバータ６を介してトランジスタＭ４
に逆の形で印加される。
トランジスタＭ３およびＭ４を含む微分セル・レベル・
シフタを含む。入力信号ＣＯＮは、トランジスタＭ３に
直接印加され、インバータ６を介してトランジスタＭ４
に逆の形で印加される。
【００２７】回路５の微分セルは、その出力に、ゲート
端子が共に接続され電圧基準Ｖrefに接続された一対の
ＮＭＯＳトランジスタＭ５およびＭ６を有する。これら
のトランジスタは、電圧に有効であり、信号を比較的低
い電圧Ｖ５からＶdd＋Ｖbodyと関連した高い電圧まで確
実にシフトさせる。
端子が共に接続され電圧基準Ｖrefに接続された一対の
ＮＭＯＳトランジスタＭ５およびＭ６を有する。これら
のトランジスタは、電圧に有効であり、信号を比較的低
い電圧Ｖ５からＶdd＋Ｖbodyと関連した高い電圧まで確
実にシフトさせる。
【００２８】さらに、トランジスタＭ７およびＭ８の対
が、フリップ・フロップ記憶素子７を構成するように接
続され、トランジスタＭ７の制御端子が、トランジスタ
Ｍ８のドレイン端子に接続され、この逆にも接続され
る。この記憶素子は、オン／オフ情報を記憶するのに役
立つ。オン／オフ情報は、また、その一方が閉じている
ときに他方が開いている逆位相で動作する２つのスイッ
チＩａとＩｂに渡される。
が、フリップ・フロップ記憶素子７を構成するように接
続され、トランジスタＭ７の制御端子が、トランジスタ
Ｍ８のドレイン端子に接続され、この逆にも接続され
る。この記憶素子は、オン／オフ情報を記憶するのに役
立つ。オン／オフ情報は、また、その一方が閉じている
ときに他方が開いている逆位相で動作する２つのスイッ
チＩａとＩｂに渡される。
【００２９】記憶素子７とスイッチＩａおよびＩｂとの
関係は、それぞれトランジスタ対を含む２つのインバー
タＩＮＶ１とＩＮＶ２によって確立される。ＭＯＳトラ
ンジスタＭ１０とＭ１１は、インバータＩＮＶ１に提供
され、ＭＯＳトランジスタＭ１２とＭ１３は、インバー
タＩＮＶ２に提供される。インバータＩＮＶ１とＩＮＶ
２は、カスケード接続され、ボディ回路１のプルアップ
・キャパシタＣ１の両端の電圧によってバイアスされ
る。
関係は、それぞれトランジスタ対を含む２つのインバー
タＩＮＶ１とＩＮＶ２によって確立される。ＭＯＳトラ
ンジスタＭ１０とＭ１１は、インバータＩＮＶ１に提供
され、ＭＯＳトランジスタＭ１２とＭ１３は、インバー
タＩＮＶ２に提供される。インバータＩＮＶ１とＩＮＶ
２は、カスケード接続され、ボディ回路１のプルアップ
・キャパシタＣ１の両端の電圧によってバイアスされ
る。
【００３０】供給信号Ｖddの立ち上がりの間、スイッチ
Ｉｂはオン状態であり、トランジスタＭ２のボディ端子
とソース端子を短絡させる。供給信号Ｖssの立ち下がり
の間、スイッチＩａはオン状態であり、トランジスタＭ
２のボディ端子はプルアップ・キャパシタＣ１の正電位
端子に接続され、これにより、ボディ端子が、予め充電
されたキャパシタＣ１の両端の電圧降下と等しい電圧に
バイアスされ、ボディ回路１は、前述のように寄生トラ
ンジスタのトリガリングを防ぐ機能を実行することがで
きる。
Ｉｂはオン状態であり、トランジスタＭ２のボディ端子
とソース端子を短絡させる。供給信号Ｖssの立ち下がり
の間、スイッチＩａはオン状態であり、トランジスタＭ
２のボディ端子はプルアップ・キャパシタＣ１の正電位
端子に接続され、これにより、ボディ端子が、予め充電
されたキャパシタＣ１の両端の電圧降下と等しい電圧に
バイアスされ、ボディ回路１は、前述のように寄生トラ
ンジスタのトリガリングを防ぐ機能を実行することがで
きる。
【００３１】以上説明した構成は、ひとつの例示的な応
用例を表し、本発明の動作を制限するものではない。本
発明の注目すべき利点は、４０または６４の出力を有す
るセル・アレイの行と列のドライバとして多数の出力段
を利用するフラット・パネルに使用されるような多数出
力の駆動回路において、たとえば、ボディ端子が、出力
段のすべてのＰＭＯＳトランジスタに対する共通ウェル
にあることである。このように、複数の段を含む集積回
路全体に、１つの制御回路５を使用することができる。
用例を表し、本発明の動作を制限するものではない。本
発明の注目すべき利点は、４０または６４の出力を有す
るセル・アレイの行と列のドライバとして多数の出力段
を利用するフラット・パネルに使用されるような多数出
力の駆動回路において、たとえば、ボディ端子が、出力
段のすべてのＰＭＯＳトランジスタに対する共通ウェル
にあることである。このように、複数の段を含む集積回
路全体に、１つの制御回路５を使用することができる。
【００３２】図８は、たとえば３つの段の複数の出力段
が、互いに並列に配置され、単一のプルアップ・キャパ
シタＣ１に接続され、単一の制御回路５を使用するよう
な可能な状況を概略的に示す。キャパシタＣ１は、多数
の集積回路によって共用することもできる。同様の考え
はダイオードＤＪにも適用され、ダイオードＤＪは、キ
ャパシタＣ１を充電するために集積されたタイプでも個
別のタイプでもよい。このキャパシタは、接続されたす
べてのウェルに十分な電荷を送るように設計されるべき
であり、後者は、供給パルスの間充電されなければなら
ない。
が、互いに並列に配置され、単一のプルアップ・キャパ
シタＣ１に接続され、単一の制御回路５を使用するよう
な可能な状況を概略的に示す。キャパシタＣ１は、多数
の集積回路によって共用することもできる。同様の考え
はダイオードＤＪにも適用され、ダイオードＤＪは、キ
ャパシタＣ１を充電するために集積されたタイプでも個
別のタイプでもよい。このキャパシタは、接続されたす
べてのウェルに十分な電荷を送るように設計されるべき
であり、後者は、供給パルスの間充電されなければなら
ない。
【図１】従来技術による最終出力段の回路図である。
【図２】従来技術による最終出力段の回路図である。
【図３】図２の段に表れる信号の波形を示す図である。
【図４】従来技術による最終出力段の回路図である。
【図５】本発明による補助回路の概略図である。
【図６】図５に示した補助回路の詳細な図である。
【図７】本発明の方法と回路の例示的な応用例を示す図
である。
である。
【図８】複数の出力段への本発明の例示的な応用例を示
す図である。
す図である。
１ ボディ回路、 ２ 出力段、 ３ 寄生バイポーラ
・トランジスタ、 ４レベル・シフタ／駆動段、 ５
ボディ制御回路、 ６ インバータ、 ７フリップ・フ
ロップ記憶素子、 ８ 段。
・トランジスタ、 ４レベル・シフタ／駆動段、 ５
ボディ制御回路、 ６ インバータ、 ７フリップ・フ
ロップ記憶素子、 ８ 段。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１Ｆ 19/003 (72)発明者 ファブリツィオ・マルティニョーニ イタリア国、21040 モラッツォーネ、ヴ ィア・マッツィーニ ５ (72)発明者 リッカルド・デペトロ イタリア国、28037 ドモドッソラ、ヴィ ア・ロミータ 12
Claims (9)
- 【請求項１】 電子回路の出力段（２）の寄生トランジ
スタのトリガリングを防ぐ方法であって、前記段（２）
が、それぞれソース端子、ゲート端子、ドレイン端子お
よびボディ端子を有するプルアップＰＭＯＳ形の少なく
とも１つのトランジスタＭ２と、前記ボディ端子に接続
された端子を有する寄生バイポーラ・トランジスタ
（３）とのトランジスタ対（Ｍ１、Ｍ２）を含む寄生ト
ランジスタのトリガリングを防ぐ方法において、 前記プルアップＰＭＯＳトランジスタのボディ端子とソ
ース端子の間に接続されたキャパシタ（Ｃ１）を提供す
るステップと、 制御回路（５）を使って、前記プルアップＰＭＯＳトラ
ンジスタのボディ効果を抑制するステップとを含むこと
を特徴とする寄生トランジスタのトリガリングを防ぐ方
法。 - 【請求項２】 電圧電位（Ｖbody）を自由に受け取る他
端を有するダイオード（ＤＪ）の一端が、前記ボディ端
子にも接続されたことを特徴とする請求項１に記載の寄
生トランジスタのトリガリングを防ぐ方法。 - 【請求項３】 前記制御回路（５）が、記憶素子（７）
と関連付けられ、逆位相で動作する一対のスイッチ（Ｉ
ａ、Ｉｂ）に接続されたレベル・シフタを含むことを特
徴とする請求項１に記載の寄生トランジスタのトリガリ
ングを防ぐ方法。 - 【請求項４】 前記制御回路（４）は、前記トランジス
タ（Ｍ１、Ｍ２）のそれぞれの制御端子を駆動するよう
に接続された一対の出力端を有することを特徴とする請
求項１に記載の寄生トランジスタのトリガリングを防ぐ
方法。 - 【請求項５】 電子回路の出力段の寄生トランジスタの
トリガリングを防ぐための補助回路であって、前記段
（２）が、それぞれソース端子、ゲート端子、ドレイン
端子およびボディ端子を有するプルアップＰＭＯＳ形の
少なくとも１つのトランジスタＭ２と、前記ボディ端子
に接続された端子を有する寄生バイポーラ・トランジス
タ（３）とのトランジスタ対（Ｍ１、Ｍ２）を含む補助
回路において、 前記プルアップＰＭＯＳトランジスタのボディ端子とソ
ース端子の間に接続されたキャパシタ（Ｃ１）と、 前記プルアップＰＭＯＳトランジスタのボディ効果を抑
制するための制御回路（５）とを備えたことを特徴とす
る補助回路。 - 【請求項６】 電圧電位（Ｖbody）を自由に受け取る他
端を有するダイオード（ＤＪ）の一端が、前記ボディ端
子に接続されたことを特徴とする請求項５に記載の補助
回路。 - 【請求項７】 前記制御回路（５）が、記憶素子（７）
と関連付けられ、逆位相で動作する一対のスイッチ（Ｉ
ａ、Ｉｂ）に接続されたレベル・シフタを含むことを特
徴とする請求項５に記載の補助回路。 - 【請求項８】 制御回路（５）に組み込まれた前記記憶
素子（７）が、ＭＯＳトランジスタ・フリップ・フロッ
プであることを特徴とする請求項５に記載の補助回路。 - 【請求項９】 前記制御回路（５）が、集積回路内の複
数の出力段に接続可能であることを特徴とする請求項５
に記載の補助回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP97830327.9 | 1997-06-30 | ||
| EP97830327A EP0889591B1 (en) | 1997-06-30 | 1997-06-30 | Method and corresponding circuit to prevent a parasitic transistor turn on in an output stage of an electronic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11127066A true JPH11127066A (ja) | 1999-05-11 |
Family
ID=8230691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10184678A Pending JPH11127066A (ja) | 1997-06-30 | 1998-06-30 | 寄生トランジスタのトリガリングを防ぐ方法および補助回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6194948B1 (ja) |
| EP (1) | EP0889591B1 (ja) |
| JP (1) | JPH11127066A (ja) |
| DE (1) | DE69727918D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6542024B1 (en) * | 2002-01-14 | 2003-04-01 | Cirrus Logic, Inc. | Circuits and methods for controlling transients during audio device power-down, and systems using the same |
| JP3927867B2 (ja) * | 2002-06-06 | 2007-06-13 | 株式会社ルネサステクノロジ | 半導体装置 |
| US7561866B2 (en) * | 2005-02-22 | 2009-07-14 | Impinj, Inc. | RFID tags with power rectifiers that have bias |
| US20100117153A1 (en) * | 2008-11-07 | 2010-05-13 | Honeywell International Inc. | High voltage soi cmos device and method of manufacture |
| US20100329157A1 (en) * | 2009-06-25 | 2010-12-30 | Nanoamp Solutions Inc. (Cayman) | Even-Order Harmonics Calibration |
| US9595959B2 (en) * | 2013-09-06 | 2017-03-14 | Ferfics Limited | Radio frequency switch with improved linearity |
| US8928361B1 (en) * | 2013-10-03 | 2015-01-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Common well bias design for a driving circuit and method of using |
| US10447158B2 (en) * | 2016-07-01 | 2019-10-15 | Texas Instruments Incorporated | Reducing voltage rating of devices in a multilevel converter |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01317022A (ja) * | 1988-06-16 | 1989-12-21 | Toshiba Corp | 電源切り換え回路 |
| US5422591A (en) * | 1994-01-03 | 1995-06-06 | Sgs-Thomson Microelectronics, Inc. | Output driver circuit with body bias control for multiple power supply operation |
| US5576635A (en) * | 1995-02-14 | 1996-11-19 | Advanced Micro Devices, Inc. | Output buffer with improved tolerance to overvoltage |
| JP3641511B2 (ja) * | 1995-06-16 | 2005-04-20 | 株式会社ルネサステクノロジ | 半導体装置 |
-
1997
- 1997-06-30 EP EP97830327A patent/EP0889591B1/en not_active Expired - Lifetime
- 1997-06-30 DE DE69727918T patent/DE69727918D1/de not_active Expired - Lifetime
-
1998
- 1998-06-29 US US09/106,583 patent/US6194948B1/en not_active Expired - Lifetime
- 1998-06-30 JP JP10184678A patent/JPH11127066A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US6194948B1 (en) | 2001-02-27 |
| EP0889591B1 (en) | 2004-03-03 |
| EP0889591A1 (en) | 1999-01-07 |
| DE69727918D1 (de) | 2004-04-08 |
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