JPH07111448A - インタフェース回路及びこれを具える電圧上昇回路 - Google Patents

インタフェース回路及びこれを具える電圧上昇回路

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JPH07111448A
JPH07111448A JP6149456A JP14945694A JPH07111448A JP H07111448 A JPH07111448 A JP H07111448A JP 6149456 A JP6149456 A JP 6149456A JP 14945694 A JP14945694 A JP 14945694A JP H07111448 A JPH07111448 A JP H07111448A
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Abstract

(57)【要約】 （修正有） 【目的】 インタフェース回路でスパイク電流を小さく
し、効率を改善する。 【構成】 第３分岐の第１トランジスタＰ５の第２主電
極が出力端Ｓを構成し、第３分岐のトランジスタＰ５，
Ｎ６の寸法は第２分岐のトランジスタＰ３，Ｎ４よりも
大きく、第１及び第２インバータＩＮＶ１，ＩＮＶ２の
応答時間が、第３分岐の第１及び第２トランジスタＰ
５，Ｎ６が決して同じ瞬時にオン状態とならないように
選択されている。インターフェース回路の第３分岐の第
１及び第２トランジスタＰ５，Ｎ６は決して同じ瞬時に
オン状態とならない為、回路の効率を著しく低下させる
ことなくこれらトランジスタの寸法を大きくすることが
できる。この場合、第２分岐の第１及び第２トランジス
タＰ３，Ｎ４の寸法を小さくすることができる為、これ
らトランジスタによる短絡によってはほんのわずかなス
パイク電流を生ぜしめるにすぎない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、入力端に供給され、第
１端子に得られる基準レベルと第１電圧レベルとの間で
変化する入力信号により始動され、この基準レベルと第
２端子に得られる第２電圧レベルとの間で変化する出力
信号を生じ、この出力信号が入力信号よりも大きい又は
入力信号に等しい値をたどるようにするインタフェース
回路であって、 −第１及び第２分岐であって、各分岐が互いに相補を成
す第１トランジスタ及び第２トランジスタを有し、これ
らはトランジスタの各々が第１及び第２主電極と制御電
極とを有し、第１トランジスタの第１主電極−第２主電
極間通路と第２トランジスタの第２主電極−第１主電極
間通路とが前記の端子間に直列に配置され、第１及び第
２分岐の第１トランジスタの制御電極が第２及び第１分
岐の第１トランジスタの第２主電極にそれぞれ接続され
ている当該第１及び第２分岐と、 −第１インバータモジュールであって、その入力端がイ
ンタフェース回路の入力端と第１分岐の第２トランジス
タの制御電極とに接続され、第１インバータモジュール
の出力端が第２分岐の第２トランジスタの制御電極に接
続されている当該第１インバータモジュールとを具えて
いるインタフェース回路に関するものである。
【０００２】このようなインタフェース回路は特に、低
電源電圧を有する回路と高電源電圧を有する回路とのイ
ンタフェース機能を達成する電圧上昇回路に用いられて
いる。
【０００３】
【従来の技術】電圧上昇回路に用いられているキャパシ
タを充電するインタフェース回路は欧州特許出願第０３
４２５８１号明細書に開示されている。インタフェース
回路の入力信号が例えば高レベルから低レベルに変化す
る場合の過渡状態では、第２分岐の第１及び第２トラン
ジスタの双方が短時間の間オン状態になる。この短時間
の短絡によりスパイク電流を生ぜしめ、このスパイク電
流はこれら２つのトランジスタの寸法が大きくなればな
る程大きくなる。
【０００４】
【発明が解決しようとする課題】高電流分野の場合、特
に２０ｍＡ程度のサージ電流に耐える必要のあるマイク
ロチップカード読取装置のインタフェース回路の場合、
前記のトランジスタの寸法を大きくする必要があり、従
って電圧上昇回路の全体の効率を可成り低下させる。本
発明の目的は、この欠点を解消した小型の高電流インタ
フェース回路を提供せんとするにあ。
【０００５】
【課題を解決するための手段】本発明は、入力端に供給
され、第１端子に得られる基準レベルと第１電圧レベル
との間で変化する入力信号により始動され、この基準レ
ベルと第２端子に得られる第２電圧レベルとの間で変化
する出力信号を生じ、この出力信号が入力信号よりも大
きい又は入力信号に等しい値をたどるようにするインタ
フェース回路であって、 −第１及び第２分岐であって、各分岐が互いに相補を成
す第１トランジスタ及び第２トランジスタを有し、これ
らトランジスタの各々が第１及び第２主電極と制御電極
とを有し、第１トランジスタの第１主電極−第２主電極
間通路と第２トランジスタの第２主電極−第１主電極間
通路とが前記の端子間に直列に配置され、第１及び第２
分岐の第１トランジスタの制御電極が第２及び第１分岐
の第１トランジスタの第２主電極にそれぞれ接続されて
いる当該第１及び第２分岐と、 −第１インバータモジュールであって、その入力端がイ
ンタフェース回路の入力端と第１分岐の第２トランジス
タの制御電極とに接続され、第１インバータモジュール
の出力端が第２分岐の第２トランジスタの制御電極に接
続されている当該第１インバータモジュールとを具えて
いるインタフェース回路において、 −互いに相補を成す第１トランジスタ及び第２トランジ
スタを有する第３分岐であって、これらトランジスタの
寸法は第２分岐のトランジスタの寸法に比べて大きく、
第３分岐の第１トランジスタの第１主電極−第２主電極
間通路と第３分岐の第２トランジスタの第２主電極−第
１主電極間通路とが前記の端子間に直列に配置され、第
３分岐の第１トランジスタの第２主電極がインタフェー
ス回路の出力端を構成し、第３分岐の第１トランジスタ
の制御電極が第２分岐の第１トランジスタの制御電極に
接続されている当該第３分岐と、 −第２インバータモジュールであって、その入力端がイ
ンタフェース回路の入力端に接続さ、第２インバータモ
ジュールの出力端が第３分岐の第２トランジスタの制御
電極に接続されている当該第２インバータモジュールと
を具え、第１及び第２インバータモジュールの応答時間
が、第３分岐の第１及び第２トランジスタが決して同じ
瞬時にオン状態とならないように選択されていることを
特徴とする。
【０００６】インタフェース回路の第３分岐の第１及び
第２トランジスタは決して同じ瞬時にオン状態とならな
い為、回路の効率を著しく低下させることなくこれらト
ランジスタの寸法を大きくすることができる。この場
合、第２分岐の第１及び第２トランジスタの寸法を小さ
くすることができる為、これらトランジスタによる短絡
によってはほんのわずかなスパイク電流を生ぜしめるに
すぎない。
【０００７】本発明はまた、前述したようなインタフェ
ース回路を有する電圧上昇回路にも関するものであり、
前記の第１トランジスタと同じ極性でブレーカスイッチ
を構成するトランジスタの制御電極を制御するインタフ
ェース回路が設けられ、このトランジスタの第１主電極
が第１及び第２電圧レベル間で変化する信号を生じる第
３端子に接続され、このトランジスタの第２主電極が第
２端子に接続されていることを特徴とする。
【０００８】以下図面につき説明するに、以下の説明に
おいて、第１トランジスタはＰチャネルＭＯＳＦＥＴ及
び第２トランジスタはＮチャネルＭＯＳＦＥＴであるも
のとする。従って、第１主電極、第２主電極及び制御電
極はそれぞれこれらトランジスタのソース、ドレイン及
びゲートである。図面では、Ｐチャネルトランジスタを
文字Ｐの後にトランジスタの参照番号を付したもので示
し、同様に、Ｎチャネルトランジスタを文字Ｎの後にト
ランジスタの参照番号を付したもので示してある。
【０００９】しかし、図示していないが、本発明による
インタフェース回路は第１Ｎチャネルトランジスタ及び
第２Ｐチャネルトランジスタを以って構成しうる。図１
に示す従来のインタフェース回路は、ＰチャネルＭＯＳ
トランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ
２を有する分岐と、ＰチャネルＭＯＳトランジスタＰ３
及びＮチャネルＭＯＳトランジスタＮ４を有する分岐と
の２つの分岐を具えている。トランジスタＰ１及びＰ３
のソースは電圧Ｖ２を生じる端子Ｑ２に接続され、これ
らのドレインはトランジスタＮ２及びＮ４のドレインに
それぞれ接続されている。トランジスタＮ２及びＮ４の
ソースは基準電圧ＶＲを生じる端子ＱＲに接続され、こ
れらのゲートはトランジスタＮ２の場合直接、トランジ
スタＮ４の場合インバータモジュールＩＮＶ１を介して
入力信号端子Ｅに接続されている。トランジスタＰ３の
ゲートはトランジスタＰ１のドレインに接続され、トラ
ンジスタＰ１のゲートはインタフェース回路の出力端Ｓ
を構成するトランジスタＰ３のドレインに接続されてい
る。
【００１０】（入力信号のレベルが例えばＶ１に等しい
場合の）第１定常状態中トランジスタＮ４が遮断しトラ
ンジスタＮ２が導通し、これにより基準電圧ＶＲに近い
レベルをトランジスタＰ３のゲートに印加し、従ってこ
のトランジスタＰ３も導通する。従って、出力端Ｓにお
ける出力信号のレベルは殆どＶ２に等しくなり、トラン
ジスタＰ１は遮断される。入力信号が電圧レベルＶ１か
ら基準電圧レベルＶＲに変化することにより得られる過
渡状態中トランジスタＰ３及びＮ４の双方が導通する。
この短期間の短絡により回路の出力端Ｓに以下のスパイ
ク電流が生ぜしめられる。
【００１１】Ｉ＝Ｖ２／（ＲdsP3＋ＲdsN4） ここに、ＲdsP3及びＲdsN4はそれぞれトランジスタＰ３
及びＮ４の導通時のドレイン−ソース間抵抗の値であ
る。これらの値は Ｒds＝〔Ｌ／（Ｗ・μ・Ｃ0 ）〕・（Ｖgs−Ｖs ）-1 に等しい。ここに、Ｌはチャネルの長さであり、Ｗはチ
ャネルの幅であり、μは電荷キャリアの移動度であり、
Ｃ0 は単位表面積当りのトランジスタのゲート−基板間
容量であり、Ｖgsはゲート−ソース間電圧であり、Ｖs
はトランジスタのしきい値電圧である。従って、これら
の抵抗の値が小さくなればなる程、すなわちトランジス
タＰ３及びＮ４の寸法が大きくなればなる程このスパイ
ク電流は大きくなる。
【００１２】ある高電流分野の場合、トランジスタＰ３
及びＮ４の寸法は大きくする必要がある。従って、この
ようなインタフェース回路を用いることにより全体の効
率を低下させる。
【００１３】
【実施例】図２は、寸法を小さく保ったまま高電流分野
に対し得られる効率を改善しうる本発明によるインタフ
ェース回路の一実施例を示す。図２による本発明インタ
フェース回路は図１に示す素子に加えて、ＰチャネルＭ
ＯＳトランジスタＰ５とＮチャネルＭＯＳトランジスタ
Ｎ６とを有する第３分岐を具えている。トランジスタＰ
５のソースは端子Ｑ２に接続され、ゲートはトランジス
タＰ３のゲートに接続され、ドレインはトランジスタＮ
６のドレインに接続されている。トランジスタＮ６のソ
ースは端子ＱＲに接続され、ゲートはインバータモジュ
ールＩＮＶ２を経て入力端子Ｅに接続されている。この
場合、この回路の出力端子はトランジスタＰ５及びＮ６
のドレインを以って構成する。
【００１４】インバータモジュールＩＮＶ１及びＩＮＶ
２は、トランジスタＰ５及びＮ６が決して同じ瞬時にオ
ンとならないように構成されている。従って、これらト
ランジスタの寸法が大きくなることにより全体の効率に
は何の影響も及ぼさない。その理由は、この回路の第３
分岐にスパイク電流が生じない為である。
【００１５】入力信号が電圧レベルＶ１から基準レベル
ＶＲに低下すると、トランジスタＮ２及びＰ５がオン状
態から遮断状態に変化し、一方トランジスタＮ４及びＰ
６が遮断状態からオン状態に変化する。トランジスタＰ
５及びＮ６が同じ時間にオンとならないようにするため
には、トランジスタＰ５がもはやオン状態でなくなった
際にのみトランジスタＮ６がオン状態に切換わるように
する必要がある。すなわち、インバータモジュールＩＮ
Ｖ１が入力信号の低下に対しインバータモジュールＩＮ
Ｖ２よりも高速に動作するようにする必要がある。これ
とは逆に、入力信号が基準レベルＶＲから電圧レベルＶ
１に上昇した場合、トランジスタＮ６がもはやオン状態
でなくなった際にのみトランジスタＰ５をオン状態に切
換える必要がある。すなわち、インバータモジュールＩ
ＮＶ２を入力信号の上昇に対しインバータモジュールＩ
ＮＶ１よりも高速に動作させる必要がある。
【００１６】このようにするために、図３に示すよう
に、各インバータモジュールを互いに相補を成す２つの
トランジスタＰ１０及びＮ１１によりＣＭＯＳ技術で形
成し、これらトランジスタのドレインを互いに接続して
インバータモジュールの出力端Ｙを構成し、これらトラ
ンジスタのゲートをインバータモジュールの入力端Ｘに
接続し、トランジスタＰ１０のソースを端子Ｑ２に接続
し、トランジスタＮ１１のソースを端子ＱＲに接続す
る。又、各トランジスタの寸法は上述した応答時間を得
るようにする。
【００１７】図４は本発明によるインタフェース回路を
含む電圧上昇回路の一例を示す基本回路図である。この
回路は、４つのブレーカスイッチＩＴ１，ＩＴ２，ＩＴ
３及びＩＴ４と、２つのキャパシタＣ１及びＣ２とを有
する。キャパシタＣ１の第１端子はブレーカスイッチＩ
Ｔ３を経てノードＢ２に接続されているとともにブレー
カスイッチＩＴ２を経て接地されている。キャパシタＣ
１の第２端子Ｑ３はブレーカスイッチＩＴ１を経てノー
ドＢ１に接続されているとともに、ＰチャネルＭＯＳト
ランジスタを用いて構成されたブレーカスイッチＩＴ４
を経て端子Ｑ２に接続されている。トランジスタＩＴ４
のゲートは図２に示すようなインタフェース回路の出力
端Ｓに接続され、このインタフェース回路の端子ＱＲは
接地する。端子Ｑ２はキャパシタＣ２を経て接地されて
いる。
【００１８】この電圧上昇回路は、例えばノードＢ１及
びＢ２に得られる電圧Ｖ１から出発して２・Ｖ１に等し
い電圧Ｖ２を端子Ｑ２に得るようにすることができる。
このようにするために、まず最初、ブレーカスイッチＩ
Ｔ１及びＩＴ２を閉じることによりキャパシタＣ１を電
圧Ｖ１で充電する。次に、キャパシタＣ２を電圧２・Ｖ
１で充電するためにはブレーカスイッチＩＴ３及びＩＴ
４を閉じ、キャパシタＣ１の基準電位を電圧Ｖ１にす
る。電圧Ｖ２＝２・Ｖ１が端子Ｑ３に得られると、トラ
ンジスタＩＴ４をオンにしてキャパシタＣ２を充電する
必要がある。従って、このトランジスタＩＴ４のゲート
に電圧Ｖ２に比べて低レベルの信号を供給する必要があ
る。この信号は、電圧信号ＶＲが入力端に供給されてい
る図２のインタフェース回路によりトランジスタＩＴ４
のゲートに供給される。これとは逆に、ブレーカスイッ
チＩＴ４を閉じるためには、電圧信号Ｖ２をトランジス
タＩＴ４のゲートに供給する。この信号は、レベルＶ１
の信号が供給されているインタフェース回路によりブレ
ーカスイッチＩＴ４のゲートに供給される。
【００１９】例えば、マイクロチップカード読取装置の
インタフェース回路の場合、キャパシタＣ２が高電流放
電に耐えるようにする必要がある。従って、ブレーカス
イッチＩＴ４の寸法を大きくし、そのゲート−基板間容
量を可成り大きくする。従って、第３分岐の２つのトラ
ンジスタＰ５及びＮ６の寸法をも大きくしうる。
【００２０】マイクロチップカード読取装置のインタフ
ェース回路に対するこのような電圧上昇回路の実際の構
成例で入力信号の周波数を２ＭＨｚに等しくした場合、
使用するチャネル幅／チャネル長の比（Ｗ／Ｌ）は以下
の通りである。 トランジスタＰ１ ：Ｗ／Ｌ＝１００／２ トランジスタＮ２ ：Ｗ／Ｌ＝１００／２ トランジスタＰ３ ：Ｗ／Ｌ＝ ３０／２ トランジスタＮ４ ：Ｗ／Ｌ＝ ２０／２ トランジスタＰ５ ：Ｗ／Ｌ＝ 1500／２ トランジスタＮ６ ：Ｗ／Ｌ＝ 1000／２ トランジスタＩＴ４：Ｗ／Ｌ＝ 10000／２ インバータＩＮＶ１→トランジスタＰ10：Ｗ／Ｌ＝30／２ →トランジスタＮ11：Ｗ／Ｌ＝６／２ インバータＩＮＶ２→トランジスタＰ10：Ｗ／Ｌ＝30／２ →トランジスタＮ11：Ｗ／Ｌ＝50／２
【００２１】これらの条件の下で、図２に示すようなイ
ンタフェース回路は過渡状態でほんの数百マイクロアン
ペア消費するだけであり、一方従来のインタフェース回
路は数百ミリアンペア消費した。従って、図４に示す電
圧上昇回路の効率を７２％から８５％に高めることがで
きる。本発明は上述した実施例に限定されず、幾多の変
更を加えうること勿論である。
【図面の簡単な説明】
【図１】従来のインタフェース回路を示す回路図であ
る。
【図２】本発明によるインタフェース回路の一実施例を
示す回路図である。
【図３】ＣＭＯＳ技術により形成したインバータモジュ
ールを示す回路図である。
【図４】本発明によるインタフェース回路を含む電圧上
昇回路の一例を示す基本回路図である。
【符号の説明】
Ｐ１，Ｐ３，Ｐ５ ＰチャネルＭＯＳＦＥＴ Ｎ２，Ｎ４，Ｎ６ ＮチャネルＭＯＳＦＥＴ ＩＮＶ１，ＩＮＶ２ インバータモジュール ＩＴ１〜ＩＴ４ ブレーカスイッチ Ｃ１，Ｃ２ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステファン ボヴィエ フランス国 14830 ラングリュン／メー ル リュ ド リュク 23

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 入力端（Ｅ) に供給され、第１端子（Ｑ
    Ｒ）に得られる基準レベル（ＶＲ）と第１電圧レベル
    （Ｖ１）との間で変化する入力信号により始動され、こ
    の基準レベル（ＶＲ）と第２端子（Ｑ２）に得られる第
    ２電圧レベル（Ｖ２）との間で変化する出力信号を生
    じ、この出力信号が入力信号よりも大きい又は入力信号
    に等しい値をたどるようにするインタフェース回路であ
    って、 −第１及び第２分岐であって、各分岐が互いに相補を成
    す第１トランジスタ（Ｐ１，Ｐ３）及び第２トランジス
    タ（Ｎ２，Ｎ４）を有し、これらトランジスタの各々が
    第１及び第２主電極と制御電極とを有し、第１トランジ
    スタの第１主電極−第２主電極間通路と第２トランジス
    タの第２主電極−第１主電極間通路とが前記の端子（Ｑ
    ２，ＱＲ）間に直列に配置され、第１及び第２分岐の第
    １トランジスタ（Ｐ１，Ｐ３）の制御電極が第２及び第
    １分岐の第１トランジスタ（Ｐ３，Ｐ１）の第２主電極
    にそれぞれ接続されている当該第１及び第２分岐と、 −第１インバータモジュール（ＩＮＶ１）であって、そ
    の入力端がインタフェース回路の入力端（Ｅ）と第１分
    岐の第２トランジスタ（Ｎ２）の制御電極とに接続さ
    れ、第１インバータモジュールの出力端が第２分岐の第
    ２トランジスタ（Ｎ４）の制御電極に接続されている当
    該第１インバータモジュール（ＩＮＶ１）とを具えてい
    るインタフェース回路において、 −互いに相補を成す第１トランジスタ（Ｐ５）及び第２
    トランジスタ（Ｎ６）を有する第３分岐であって、これ
    らトランジスタの寸法は第２分岐のトランジスタの寸法
    に比べて大きく、第３分岐の第１トランジスタの第１主
    電極−第２主電極間通路と第３分岐の第２トランジスタ
    の第２主電極−第１主電極間通路とが前記の端子（Ｑ
    ２，ＱＲ）間に直列に配置され、第３分岐の第１トラン
    ジスタの第２主電極がインタフェース回路の出力端
    （Ｓ）を構成し、第３分岐の第１トランジスタの制御電
    極が第２分岐の第１トランジスタ（Ｐ３）の制御電極に
    接続されている当該第３分岐と、 −第２インバータモジュール（ＩＮＶ２）であって、そ
    の入力端がインタフェース回路の入力端（Ｅ）に接続
    さ、第２インバータモジュールの出力端が第３分岐の第
    ２トランジスタ（Ｎ６）の制御電極に接続されている当
    該第２インバータモジュール（ＩＮＶ２）とを具え、第
    １及び第２インバータモジュール（ＩＮＶ１，ＩＮＶ
    ２）の応答時間が、第３分岐の第１及び第２トランジス
    タ（Ｐ５，Ｎ６）が決して同じ瞬時にオン状態とならな
    いように選択されていることを特徴とするインタフェー
    ス回路。
  2. 【請求項２】 請求項１に記載のインタフェース回路に
    おいて、前記のトランジスタ（Ｐ１，Ｐ３，Ｐ５，Ｎ
    ２，Ｎ４，Ｎ６）がＭＯＳ電界効果トランジスタである
    ことを特徴とするインタフェース回路。
  3. 【請求項３】 請求項１又は２に記載のインタフェース
    回路において、各インバータモジュール（ＩＮＶ１，Ｉ
    ＮＶ２）が互いに相補を成す２つのトランジスタを有
    し、これらトランジスタの寸法はインタフェース回路の
    入力端（Ｅ）に得られる入力信号が第１電圧レベル（Ｖ
    １）から基準レベル（ＶＲ）に変化する際に第１インバ
    ータモジュール（ＩＮＶ１）の応答が第２インバータモ
    ジュール（ＩＮＶ２）の応答よりも早く、前記入力信号
    が基準レベル（ＶＲ）から第１電圧レベル（Ｖ１）に変
    化する際に第１インバータモジュールの応答が第２イン
    バータモジュールの応答よりも遅くなるような寸法とな
    っていることを特徴とするインタフェース回路。
  4. 【請求項４】 請求項１〜３のいずれか一項に記載の少
    なくとも１つのインタフェース回路を具えることを特徴
    とする電圧上昇回路。
  5. 【請求項５】 請求項４に記載の電圧上昇回路におい
    て、前記の第１トランジスタと同じ極性でブレーカスイ
    ッチを構成するトランジスタ（ＩＴ４）の制御電極を制
    御するインタフェース回路が設けられ、このトランジス
    タ（ＩＴ４）の第１主電極が第１及び第２電圧レベル
    （Ｖ１，Ｖ２）間で変化する信号を生じる第３端子（Ｑ
    ３）に接続され、このトランジスタ（ＩＴ４）の第２主
    電極が第２端子（Ｑ２）に接続されていることを特徴と
    する電圧上昇回路。
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