FI111576B - Liitäntäpiiri ja tällaisen piirin sisältävä jännitteennostopiiri - Google Patents

Description

111576

Liitäntäpiiri ja tällaisen piirin sisältävä jännitteennos-topiiri f

Esillä oleva keksinnön kohteena on liitäntäpiiri, 1 5 joka tekee mahdolliseksi, alkaen sen ottoon tuodusta sig naalista, joka vaihtelee ensimmäisessä navassa olevan ver-tailutason ja ensimmäisen jännitetason välillä, tuottaa antosignaali, joka vaihtelee tämän vertailutason ja toisen jännitetason välillä siten, että antosignaalin vaihtelu on 10 suurempi tai yhtä suuri kuin ottosignaalilla, tämän toisen jännitteen ollessa saatavilla toisessa navassa, ja joka liitäntäpiiri sisältää: - ensimmäisen ja toisen haaran, kummankin sisältäessä ensimmäisen ja toisen keskenään komplementaarisen 15 transistorin, joilla on ensimmäinen ja toinen pääelektrodi ja ohjauselektrodi ja joiden ensimmäisen pääelektrodin/-toisen pääelektrodin ja toisen pääelektrodin/ensimmäisen pääelektrodin haarat on sijoitettu sarjaan mainittujen napojen välille, ensimmäisen ja toisen haaran ensimmäisten 20 transistorien ohjauselektrodien ollessa kytketty vastaavasti toisen ja ensimmäisen haaran ensimmäisten transistorien toisille pääelektrodeille, - ja ensimmäisen invertterimoduulin, jonka otto on yhdistetty liitäntäpiirin ottoon kuin myös ensimmäisen 25 haaran toisen transistorin ohjauselektrodille, ja jonka anto on yhdistetty toisen haaran toisen elektrodin ohjaus-elektrodille .

Sellaisia liitäntäpiirejä käytetään erityisesti jännitteennostopiireissä ja ne sallivat alhaisen syöttö-30 jännitteen piirien liittämisen korkeamman syöttöjännitteen I*. piireihin. Niin on esimerkiksi kannettavan mikropiirikor- tin lukijan liitäntäpiirien tapauksessa, joihin kohdistuu alhainen syöttöjännite (2,5 V), kun taas mikropiirikortit vaativat 5 V:n syöttöjännitteen.

111576 2 EP-patenttihakemuksessa O 342 581 kuvataan liitän-täpiiri jännitteennostopiirissä käytetyn kondensaattorin varaamista varten. Tilasiirtymän aikana, kun liitäntäpii-rin ottosignaali muuttuu esimerkiksi korkeasta tasosta 5 alhaiseen tasoon, tämän toisen haaran ensimmäinen ja toi- 1 nen transistori molemmat johtavat lyhyen aikaa. Tämä lyhyt oikosulku luo virtapiikin, joka on sitä suurempi, mitä suuremmat kyseisten kahden transistorin mitat ovat.

Suurivirtaisissa sovellutuksissa ja erityisesti 10 mikropiirikortin lukijan liitäntäpiirien osalta, joiden tulee kestää luokkaa 20 mA olevia syöksyvirtoja, näiden transistorien tulee olla mitoiltaan suuria, mikä siten tuo tullessaan huomattavan alennuksen jännitteennostajan koko-naishyötysuhteeseen.

15 Keksinnön tavoite on ehdottaa kooltaan pieni suu- rivirtainen liitäntäpiiri, joka korjaa tämän haitan.

Tämän tekemiseksi keksinnön mukaiselle liitäntä-piirille ja sellaiselle liitäntäpiirille, joka kuvattiin johdantokappaleessa, on ominaista, että se sisältää: 20 - kolmannen haaran, joka sisältää ensimmäisen ja toisen keskenään komplementaarisen transistorin, jotka ovat kooltaan suuria toisen haaran transistoreihin nähden, ja joiden ensimmäisen pääelektrodin/toisen pääelektrodin ja toisen pääelektrodin/ensimmäisen pääelektrodin haarat , 25 on sijoitettu sarjaan mainittujen napojen välille, tämän kolmannen haaran ensimmäisen transistorin toisen pääelektrodin muodostaessa liitäntäpiirin annon ja sen ohjaus-elektrodin ollessa yhdistetty toisen haaran ensimmäisen transistorin ohjauselektrodiin, 30 -ja toisen invertterimoduulin, jonka otto on yh- ·*· distetty liitäntäpiirin ottoon ja jonka anto on liitetty tämän kolmannen haaran toisen transistorin ohjauselektro- " diin, ensimmäisen ja toisen invertterimoduulin vasteaiko- t jen ollessa valittu siten, että kolmannen haaran ensimmäi- 111576 3 nen ja toinen transistori eivät jskaan johda samalla hetkellä.

Kun liitäntäpiirin kolmannen haaran ensimmäinen ja toinen transistori eivät koskaan johda samalla hetkellä, . 5 niille on mahdollista antaa suuret mitat alentamatta pii rin hyötysuhdetta merkittävästi. Koska silloin on mahdollista antaa toisen haaran ensimmäiselle ja toiselle transistorille pienemmät mitat, niiden oikosulkeminen luo vain pieniä virtapiikkejä.

10 Keksintö koskee myös jännitteennostopiiriä, joka sisältää liitäntäpiirin, sellaisen kuin edeltävissä kappaleissa kuvattiin, ja erityisesti jännitteennostopiiriä, joka sisältää liitäntäpiirin, joka ohjaa transistorin, joka on polariteetiltaan sama kuin mainitut ensimmäiset 15 transistorit, ohjauselektrodia, joka transistori muodostaa katkaisimen, tämän transistorin ensimmäisen ja toisen pää-elektrodin ollessa yhdistetty vastaavasti toisaalta kolmanteen napaan, joka antaa ensimmäisen ja toisen jännitetason välillä vaihtelevan signaalin, ja toisaalta toiseen 20 napaan.

Keksinnön muut ominaisuudet, yksityiskohdat ja edut selvivävät selityksestä, joka seuraa yhdessä oheisten piirrosten kanssa, jotka liittyvät ei-rajoittavasti annettuihin esimerkkeihin, joissa piiroksissa: . 25 Kuvio 1 on kaavio tekniikan tason mukaisesta lii- täntäpiiristä; kuvio 2 on keksinnön mukaisen liitäntäpiirin esimerkin kaavio; kuvio 3 on CMOS-teknologialla tuotetun invertteri-30 moduulin kaavio, ja ’*· kuvio 4 on keksinnön mukaisen liitäntäpiirin si sältävän jännitteennostopiirin esimerkin peruskaavio.

Seuraavassa selityksessä ensimmäiset transistorit ovat P-kanava M0SFET:ja ja toiset transistorit ovat N-ka-35 nava M0SFET:ja. Termit ensimmäinen ja toinen pääelektrodi 111576 4 ja ohjauselektrodi sen vuoksi merkitsevät vastaavasti näiden transistorien emitteriä, kollektoria ja hilaa. Oheisissa kuvioissa P-kanavatransistorit on merkitty kirjaimella P, jota seuraa transistorin viitenumero. Samalla 5 tavoin N-kanavatransistorit on merkitty kirjaimella N, jota seuraa transistorin viitenumero.

Kuitenkin, vaikka tätä toteutusta ei kuvata, keksinnön mukainen liitäntäpiiri voidaan tuottaa ensimmäisillä N-kanavatransistoreilla ja toisilla P-kanavatransisto-10 reillä.

Kuvion 1 mukaisesti tekniikan tason mukainen liitäntäpiiri sisältää kaksi haaraa, kummankin sisältäessä P-kanava MOS-transistorin P1 ja P3, ja N-kanava MOS-tran-sistorin N2 ja N4. Transistorien P1 ja P3 emitterit on 15 kytketty napaan Q2, joka antaa jännitten V2, ja niiden kollektorit on kytketty vastaavasti transistorien N2 ja N4 kollektoreille. Transistorien N2 ja N4 emitterit on kytketty napaan QR, joka antaa vertailujännitteen VR, ja niiden hilat on yhdistetty napaan E, joka antaa ottosignaalin 20 suoraan transistorille N2 ja invertterimoduulin INV1 kaut ta transistorille N4. Transistorin P3 hila on kytketty transistorin P1 kollektorille ja transistorin P1 hila on kytketty transistorin P3 kollektorille, joka siten muodostaa liitäntäpiirin annon S.

25 Ensimmäisen vakaan tilan aikana (kun ottosignaalin taso on esimerkiksi yhtä kuin VI) transistori N4 on esto-tilassa ja transistori N2 johtaa, pakottaen lähellä VR:ää olevan tason transistorin P3 hilalle, jolloin näin ollen myös se johtaa. Antosignaalin taso kohdassa S on sen vuok-30 si melkein yhtä suuri kuin V2 ja transistori P1 on estoti-lassa. Siirtymätilan aikana, mikä aiheutuu ottosignaalin muuttumisesta jännitetasosta VI vertailutasoon VR, transistorit P3 ja N4 molemmat johtavat. Tämä lyhyt oikosulku luo virtapiikin I, joka virtaa piirin annossa S: 111576 5 I = V2/(RdsP3+RdsN4 ) ' jossa RdsP3 ja RdsN4 ovat transistorien P3 ja N4 kollektori/- eraitteriresistanssien arvot niiden johtaessa. Ne ovat yhtä • 5 suuret kuin:

Rds = [L/(W*p*C0)] · [Vgg-Vg]"1 jossa L on kanavan pituus, 10 W sen leveys, μ varauksenkantajien liikkuvuus, C0 transistorin hila/substraatti-kapasitanssi yksikköalaa kohden,

Vgs sen hila/emitteri-jännite, 15 ja V8 sen kynnysjännite.

Tämä virtapiikki on siten sitä suurempi, mitä pienemmät näiden resistanssien arvot ovat, eli mitä suuremmat transistorien P3 ja N4 mitat ovat.

Tiettyjä suurivirtaisia sovellutuksia varten tran-20 sistoreille P3 ja N4 tulee antaa suuret mitat. Sellaisen liitäntäpiirin käyttö johtaa silloin kokonaishyötysuhteen heikentymiseen.

Kuvio 2 on esimerkki keksinnön mukaisesta liitäntä-piiristä joka samalla, kun se pysyy kooltaan pienenä, te-. 25 kee mahdolliseksi parantaa hyötysuhdetta, joka saavutetaan suurivirtaisissa sovellutuksissa.

Kuvion 2 mukaisesti keksinnön mukainen liitäntäpii-ri sisältää kuviossa 1 kuvattujen elementtien lisäksi kolmannen haaran, joka sisältää P-kanava M0S-transistorin P5 30 ja N-kanava MOS-transistorin N6. Transistorin P5 emitteri on yhdistetty transistorin P3 emitterille ja sen kollekto-ri on liitetty transistorin N6 kollektorille. Transistorin N6 emitteri on yhdistetty napaan QR ja sen hila on kytketty invertterimoduulin INV2 kautta ottonapaan E. Tämän pii- 111576 6 rin anto muodostuu näin ollen transistorien P5 ja N6 kol-lektoreista.

Invertterimoduulit INV1 ja INV2 on rakennettu siten, että transistorit P5 ja N6 eivät koskaan johda samal-5 la hetkellä. Siten niiden suurilla mitoilla ei ole vaikutusta kokonaishyötysuhteeseen, koska piirin kolmannessa haarassa ei esiinny mitään virtapiikkiä.

Laskettaessa ottosignaalia jännitetasosta VI ver-tailutasoon VR, transistorit N2 ja P5 siirtyvät johtavasta 10 tilasta sulkutilaan, kun taas transistorit N4 ja N6 siirtyvät estotilasta johtavaan tilaan. Jotta transistorit P5 ja N6 eivät olisi johtavia samaan aikaan, transistorin N6 tulee siirtyä johtavaan tilaan vain, kun transistori P5 ei enää ole johtavassa tilassa. Tämä tarkoittaa, että invert-15 terimoduulin INV1 tulee olla nopeampi kuin invertterimo-duulin INV2 ottosignaalin laskiessa. Päin vastoin ottosig-naalin noustessa vertailutasosta VR jännitetasoon VI, transistorin P5 tulee siirtyä johtavaan tilaan vain, kun transistori N6 ei enää johda. Tämä tarkoittaa, että in-20 vertterimoduulin INV2 tulee olla nopeampi kuin invertteri-moduuli INV1 ottosignaalin noustessa.

Tämän tekemiseksi kuvion 3 mukaisesti kukin invert-terimoduuli on valmistettu CMOS-teknologialla kahden keskenään komplementaarisen transistorin P10 ja Nil avulla, 25 joiden kollektorit on yhdistetty muodostamaan invertteri-moduulin Y-annon, joiden hilat on yhdistetty invertterimo-duulin X-ottoon, transistorin P10 emitterin ollessa yhdistetty napaan Q2 ja transistorin Nil emitterin ollessa yhdistetty napaan QR. Lisäksi kukin transistori on mitoitet-30 tu siten, että saavutetaan edellisessä kappaleessa esitetyt vasteajat.

Kuvio 4 on jännitteennostopiirin esimerkin, joka sisältää keksinnön mukaisen liitäntäpiirin, peruskaavio. Tämä piiri sisältää neljä katkaisinta ITI, IT2, IT3 ja 35 IT4, kuin myös kaksi kondensaattoria Cl ja C2. Kondensaat- 111576 7 torin Cl ensimmäinen napa on kytketty toisaalta solmuun Bl katkaisijan IT3 kautta ja toisaalta maahan katkaisijan JT2 kautta. Sen toinen napa Q3 on kytketty toisaalta solmuun B2 katkaisijan ITI kautta ja toisaalta napaan Q2 katkaisi-1 5 jän IT4 kautta, joka on tuotettu P-kanava MOS-transistorin avulla. Transistorin IT4 hila on kytketty liitäntäpiirin antoon S siten kuin kuviossa 2 on esitetty, ja sen napa QR on yhdistetty maahan. Lopuksi napa Q2 on kytketty maahan kondensaattorin C2 kautta.

10 Tämä jännitteenostopiiri tekee mahdolliseksi esi merkiksi alkaen jännitteestä VI, joka on saatavilla solmuissa Bl ja B2, saada napaan Q2 jännite V2, joka on yhtä kuin 2 x VI. Tämän tekemiseksi kondensaattori Cl varataan ensin jännitteellä VI sulkemalla katkaisijat ITI ja IT2. 15 Sitten toiseksi katkaisijat IT3 ja IT4 ovat ne jotka suljetaan, jotta vertailukondensaattorin Cl vertailukohtana olisi jännite VI, jotta kondensaattori C2 varautuisi jännitteeseen 2 x VI. Kun jännite V2 = 2 x VI on saatavilla navassa Q3, transistorin IT4 tulee johtaa kondensaattorin 20 C2 varaamiseksi. Sen hilan tulee siten vastaanottaa V2:n suhteen tasoltaan alhainen signaali. Tämä signaali syötetään siihen kuvion 2 liitäntäpiirin 2 toimesta, jonka ottoon jännitesignaali VR kohdistetaan. Päin vastaisessa tapauksessa katkaisijan IT4 sulkemiseksi jännitesignaali 25 V2 viedään transistorin IT4 hilalle, tämän signaalin tullessa syötetyksi siihen liitäntäpiirin toimesta, johon tuodaan tasoltaan VI oleva signaali.

Esimerkiksi mikropiirikortin lukijan liitäntäpii-rien tapauksessa kondensaattorin C2 tulee kestää suurivir-30 täisiä purkauksia. Katkaisijalle IT4 annetaan sen vuoksi suuret mitat ja sen hila/substraatti-kapasitanssi on isohko. Tämä tuo mukanaan sen, että kolmannen haaran kahdelle transistorille P5 ja N6 annetaan suuret mitat.

Käytännön esimerkissä sellaisen j ännitteennostopii-35 rin toteutuksesta mikropiirikortin lukijan liitäntäpiiril- 111576 8 le, jossa ottosignaalin taajuus on yhtä kuin 2 MHz, käytetyt kanavan leveys/kanavan pituus -suhteet (L/P) ovat seu-raavat: - transistori P1 : L/P = 100/2 5 - transistori N2 : L/P = 100/2 - transistori P3 : L/P = 30/2 - transistori N4 : L/P = 20/2 - transistori P5 : L/P = 1500/2 - transistori N6 : L/P = 1000/2 10 - transistori IT4 : L/P = 10000/2 - invertteri INV1 -> transistori P10 : L/P = 30/2 -> transistori Nil : L/P = 6/2 - invertteri INV2 -> transistori P10 : L/P = 30/2 -> transistori Nil : L/P = 50/2 15 Näissä olosuhteissa kuviossa 2 esitetyn kaltainen liitän-täpiiri kuluttaa vain muutamia satoja mikroampeereja tila-siirtymän alueella, kun taas tekniikan tason mukainen lii-täntäpiiri kulutti useita satoja milliampeereja. Siten on mahdollista kasvattaa kuviossa 4 kuvatun jännitteennosto-20 piirin hyötysuhdetta arvosta 72 % arvoon 85 %

On sanomattakin selvää, että juuri kuvattuihin toteutuksiin voidaan ehdottaa muunnelmia, erityisesti laittamalla tilalle vastaavia teknisiä osia, ylittämättä siten kuitenkaan esillä olevan keksinnön piiriä.

Claims (5)

111576 9 , 1. Liitäntäpiiri, joka syöttää antosignaalia perus tuen sen ottoon (E) tuotuun signaaliin, joka vaihtelee ver-, 5 tailutason (VR), joka on saatavilla ensimmäisessä navassa (QR), ja ensimmäisen jännitetason (VI) välillä, joka an-tosignaali vaihtelee vertailutason (VR) ja toisen jännitetason (V2) välillä siten, että antosignaalin vaihtelu on suurempi tai yhtä suuri kuin ottosignaalin vaihtelu, toisen 10 jännitetason (V2) ollessa saatavilla toisessa navassa (Q2), ja joka piiri käsittää: ensimmäisen ja toisen haaran, jotka kumpikin sisältävät ensimmäisen (PI, P3) ja toisen (N2, N4) keskenään komplementaarisen transistorin, ja joilla kullakin transis-15 torilla on ensimmäinen ja toinen pääelektrodi ja ohjaus-elektrodi, samalla kun reitit ensimmäisen pääelektrodin ja toisen pääelektrodin välillä ja toisen pääelektrodin ja ensimmäisen pääelektrodin välillä on yhdistetty sarjaan mainittujen napojen (Q2, QR) välille, ensimmäisen ja toisen 20 haaran ensimmäisten transistorien (PI, P3) ohjaus-elektrodien ollessa kytketty toisen ja ensimmäisen haaran ensimmäisten transistorien (P3, Pl) toisiin pääelektrodei-hin, vastaavasti, ensimmäisen invertterimoduulin (INV1), jonka otto 25 on suoraan yhdistetty liitäntäpiirin ottoon (E) kuin myös ensimmäisen haaran toisen transistorin (N2) ohjauselektro-diin, ja jonka anto on yhdistetty toisen haaran toisen transistorin (N4) ohjauselektrodiin, ja kolmannen haaran, joka sisältää ensimmäisen (P5) 30 ja toisen (N6) keskenään komplementaarisen transistorin, ja jossa reitit ensimmäisen pääelektrodin ja toisen pää-1 elektrodin välillä, ja toisen pääelektrodin ja ensimmäisen pääelektrodin välillä on yhdistetty sarjaan mainittujen napojen (Q2, QR) välille, tämän kolmannen haaran ensim-35 mäisen transistorin (P5) toisen pääelektrodin muodostaessa liitäntäpiirin annon (S), samalla kun sen ohjauselektrodi on yhdistetty toisen haaran ensimmäisen transistorin 111576 10 (P3) ohj auselektrodiin, tunnettu siitä, että kolmannen haaran ensimmäinen (P5) ja toinen (N6) transistori ovat suuria toisen haaran transistoreihin (P3, N4) verrattuna, ja siitä, että se sisältää toisen invertterimoduulin 5 (INV2), jonka otto on yhdistetty liitäntäpiirin ottoon (E) ja jonka anto on yhdistetty mainitun kolmannen haaran toisen transistorin (N6) ohjauselektrodiin, ensimmäisen ja toisen invertterimoduulin (INV1, INV2) vasteaikojen ollessa valittu siten, että kolmannen haaran ensimmäinen ja toinen 10 transistori (P5, N6) eivät ole koskaan aktiivisia samanaikaisesti .

2. Patenttivaatimuksen 1 mukainen liitäntäpiiri, tun nettu siitä, että sen transistorit (Pl, P3, P5, N2, N4, N6) ovat MOS-kanavatransistoreita.

3. Patenttivaatimuksen 1 tai 2 mukainen liitäntä piiri, tunnettu siitä, että kukin invertterimoduuli (INV1, INV2) sisältää kaksi keskenään komplementaarista transistoria, jotka on mitoitettu siten, että ensimmäisen invertterimoduulin (INV1) vaste on toisaalta nopeampi kuin 20 toisen invertterimoduulin (INV2) vaste, kun liitäntäpiirin otossa (E) saatavilla oleva signaali kulkee ensimmäisestä jännitetasosta (VI) vertailutasoon (VR), ja toisaalta hitaampi, kun tämä sama signaali kulkee vertailutasosta (VR) ensimmäiseen jännitetasoon (VI). 25

4. Jännitteennostopiiri, tunnettu siitä, et tä se sisältää ainakin yhden liitäntäpiirin, joka on jonkin patenttivaatimuksista 1-3 mukainen.

5. Patenttivaatimuksen 4 mukainen jännitteennostopiiri, tunnettu siitä, että se sisältää liitäntäpii-30 rin transistorin (IT4) ohjauselektrodin ohjaamiseksi, joka V transistori on polariteetiltaan sama kuin mainitut ensim mäiset transistorit ja joka muodostaa katkaisijan, tämän transistorin (IT4) ensimmäisen ja toisen pääelektrodin ollessa yhdistetty kolmanteen napaan (Q3), joka syöttää en-35 simmäisen ja toisen jännitetason (VI, V2) välillä vaihtele-vaa signaalia, ja toiseen napaan (Q2), vastaavasti. ί 11 111576