KR20050021280A - 트랜지스터 회로 및 승압 회로 - Google Patents

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Abstract

본 발명은 출력 단락 시의 대전류 발생을 방지하는 것을 목적으로 한다. 이를 위해, 일단을 전원에 접속한 NMOS(10)의 출력에 컨덴서(12)를 접속함과 함께 PMOS(14)를 접속하고, 이 PMOS(14)의 출력을 출력단(18)에 컨덴서(16)를 접속함과 함께 접속한다. NMOS(10)와 PMOS(14)를 교대로 온함과 함께, 컨덴서(12)를 통해 펄스를 공급하여, NMOS(10)의 출력을 시프트하여 승압한다. 그리고, NMOS(10)의 백 게이트를 온 상태의 PMOS(20)를 통해 전원에 접속한다. 이것에 의해, 출력단이 단락되었을 때, PMOS(20)가 저항 성분으로 된다.

Description

트랜지스터 회로 및 승압 회로{TRANSISTOR CIRCUIT AND BOOSTER CIRCUIT}
본 발명은 MOS 트랜지스터를 이용하는 트랜지스터 회로에서의 대전류 억제에 관한 것이다.
종래부터, 전지를 전원으로 하여 동작하는 회로에서는, 전원의 저전압화를 희망하였으며, 3V나 1.5V의 전지 전원에 의해 동작하는 회로도 실용화되도록 되고 있다. 한편, 회로 중에는 고전압이 필요하게 되는 경우도 많다. 따라서, 차지 펌프 회로(승압 회로)나 레벨 시프트 회로가 이용되어, 전지 전원보다 고전압을 만들고 있다.
이러한 승압 회로는, 예를 들면 특허 문헌 1(일본 특개평7-298607호 공보) 등에 기재되어 있다.
그런데, 종래의 승압 회로에서, 출력측에서 단락이 발생하면, 대전류가 흘르게 된다는 문제가 있었다. 이에 대하여 검토한 바, 승압 회로에서 사용하고 있는 트랜지스터에 발생하는 기생 다이오드를 통해 전원으로부터 대전류가 흐르는 것을 알 수 있었다.
예를 들면, 도 1에 도시하는 CMOS를 이용한 승압을 생각할 수 있다. 입력측의 전원 전압 VDD에는 NMOS(10)의 소스가 접속되며, 이 NMOS(10)의 드레인에는 타단으로부터 펄스 전압이 공급되는 시프트용 컨덴서(12)가 접속된다. 또한, NMOS(10)의 드레인에는 PMOS(14)의 드레인이 접속되고, 이 PMOS(14)의 소스에는 전압 보유용 컨덴서(16)가 접속됨과 함께, 출력단(18)이 접속되어 있다.
그리고, NMOS(10)와 PMOS(14)의 게이트에는 동일한 클럭 신호가 공급되어 있다.
이러한 회로에서, H 레벨의 클럭 신호에 의해 NMOS(10)가 온되고, PMOS(14)가 오프되어, 전압 VDD가 시프트용 컨덴서(12)에 보유된다. 또한, L 레벨의 클럭 신호에 의해 NMOS(10)가 오프되고, PMOS(14)가 온된 상태에서, 전압 시프트용 펄스 신호에 따라, 예를 들면 전압 VDD만큼 시프트용 컨덴서의 전압을 시프트함으로써, 보유용 컨덴서(16)에 2VDD의 전압 VDD가 보유되고, 이것이 출력된다.
여기서, 도 2에는 NMOS의 구성이 도시되어 있다. 이와 같이, P웰 내에 한쌍의 N 영역이 형성되어 이들이 소스 S 및 드레인 D로 되며, 이들 소스 S 및 드레인 D 사이의 채널 영역에 절연막을 개재하여 게이트 전극 G가 형성된다. 또한, P웰에는 P++ 영역이 형성되며 이것이 백 게이트 BG로 되어 있다. 이것에 의해, 백 게이트 BG로부터 소스 S, 드레인 D를 향해 PN 접합에 기인하는 기생 다이오드가 생긴다.
또한, 도 3에는 PMOS의 구성이 도시되며, N웰 내에 한쌍의 P 영역이 형성되어 이들이 소스 S 및 드레인 D로 되고, 이들 소스 S 및 드레인 D 사이의 채널 영역에 게이트 절연막을 개재하여 게이트 전극 G가 형성된다. 또한, N웰에는 N++ 영역이 형성되어 이것이 백 게이트 BG로 되어 있다. 이것에 의해, 소스 S, 드레인 D로부터 백 게이트 BG를 향해 PN 접합에 기인하는 기생 다이오드가 생긴다.
또한, 도 4에는 상술한 P웰을 N웰 내에 수용한 트리플 웰 구조의 NMOS의 구성을 도시하고 있다. 이 구성에서는, 백 게이트 BG로부터 N웰을 항한 기생 다이오드가 부가된다.
이 도 4의 트리플 웰 구조의 NMOS와 도 3의 PMOS가 도 1의 승압 회로에 적용되며, 출력이 단락된 경우의 전류 경로에 대하여 도 5에 도시한다.
여기서, 이 승압 회로에서는 양 MOS는 통상의 사용법으로서 소스 S와 백 게이트 BG가 단락되며, 또한 고전위로 하기 위해 출력단(18)이 N웰에 접속되어 있다.
승압 회로는 출력측이 고전압인 것을 기본으로 하고 있으며, 그 경우에는 기생 다이오드는 문제는 없지만, 출력이 접지에 단락된 경우에는, 전원으로부터 기생 다이오드를 통한 단락 전류가 흐른다. 즉, 하나의 단락 경로는 전원 VDD→NMOS의 소스 S→백 게이트 BG→N웰→출력단(18)이라는 경로 (ⅰ)이다. 또한, 또 하나의 단락 경로는, 전원 VDD→NMOS의 소스→NMOS의 백 게이트 BG→NMOS의 드레인→PMOS의 드레인→PMOS의 백 게이트 BG→PMOS의 소스→출력단(18)이라는 경로 (ⅱ)이다.
특히, 경로 (ⅰ)에서는, 다이오드 1개뿐인 단락 경로이기 때문에, 대전류가 흘러, 회로적으로 큰 문제로 된다. 또한, 경로 (ⅱ)의 경우에는, 다이오드 2개를 통하기 때문에 경로 (ⅱ)보다는 문제는 적지만, 대책을 강구한 편이 바람직하다.
본 발명은 출력단에서의 단락 발생 시에, 대전류의 발생을 억제하는 것을 목적으로 한다.
본 발명은 P웰 내에 한쌍의 N 영역을 형성하여 소스 전극이 접속된 소스 영역 및 드레인 전극이 접속된 드레인 영역으로 하며, 소스, 드레인 영역 사이의 채널 영역에 절연막을 개재하여 대향하는 게이트 전극을 형성한 NMOS 트랜지스터를 갖는 트랜지스터 회로로서, 상기 소스 전극을 전원에 접속함과 함께, 상기 P웰은 전기적 저항 소자를 통하여 전원에 접속하는 것을 특징으로 한다.
또한, 본 발명은 N웰 내에 P웰을 형성하고, 상기 P웰 내에 한쌍의 N 영역을 형성하여 소스 전극이 접속된 소스 영역 및 드레인 전극이 접속된 드레인 영역으로 하며, 소스, 드레인 영역 사이의 채널 영역에 절연막을 개재하여 대향하는 게이트 전극을 형성한 NMOS 트랜지스터를 갖는 트랜지스터 회로로서, 상기 N웰을 전기적 저항 소자를 통하여 고전압부에 접속하는 것을 특징으로 한다.
또한, 상기 전기적 저항 소자는 온 상태의 PMOS인 것이 적합하다.
또한, 상기 전기적 저항 소자는 저항 소자인 것이 적합하다.
본 발명은, 일단이 입력 전원에 접속된 제1 MOS 트랜지스터와, 이 제1 MOS 트랜지스터의 타단에 일단이 접속된 제2 MOS 트랜지스터와, 제1 및 제2 MOS 트랜지스터의 접속점에 제1 컨덴서를 통하여 접속된 펄스 신호 공급 수단과, 상기 제2 MOS 트랜지스터의 타단에 접속되며, 전압을 보유하는 제2 컨덴서를 가지며, 제1 MOS 트랜지스터를 온하여 입력 전원의 전압을 제1 컨덴서에 보유하고, 제1 MOS 트랜지스터를 오프하여, 펄스 신호에 따라, 제1 및 제2 MOS 트랜지스터의 접속점의 전위를 시프트시키고, 그 상태에서 제2 MOS 트랜지스터를 온하여 시프트한 전압을 제2 컨덴서에 보유하여 출력하는 승압 회로로서, 상기 제1 MOS 트랜지스터는 P웰을 형성하고, 이 P웰 내에 한쌍의 N 영역을 형성하여 소스 전극이 접속된 소스 영역 및 드레인 전극이 접속된 드레인 영역으로 하며, 소스, 드레인 영역 사이의 채널 영역에 절연막을 개재하여 대향하는 게이트 전극을 형성한 NMOS 트랜지스터로서, 상기 소스 전극을 전원에 접속함과 함께, 상기 P웰은 전기적 저항 소자를 통하여 전원에 접속하는 것을 특징으로 한다.
또한, 일단이 입력 전원에 접속된 제1 MOS 트랜지스터와, 이 제1 MOS 트랜지스터의 타단에 일단이 접속된 제2 MOS 트랜지스터와, 제1 및 제2 MOS 트랜지스터의 접속점에 제1 컨덴서를 통하여 접속된 펄스 신호 공급 수단과, 상기 제2 MOS 트랜지스터의 타단에 접속되며, 전압을 보유하는 제2 컨덴서를 가지며, 제1 MOS 트랜지스터를 온하여 입력 전원의 전압을 제1 컨덴서에 보유하고, 제1 MOS 트랜지스터를 오프하여 펄스 신호에 따라, 제1 및 제2 MOS 트랜지스터의 접속점의 전위를 시프트시키고, 그 상태에서 제2 MOS 트랜지스터를 온하여 시프트한 전압을 제2 컨덴서에 보유하여 출력하는 승압 회로로서, 상기 제1 MOS 트랜지스터는 N웰 내에 P웰을 형성하고, 상기 P웰 내에 한쌍의 N 영역을 형성하여 소스 전극이 접속된 소스 영역 및 드레인 전극이 접속된 드레인 영역으로 하며, 소스, 드레인 영역 사이의 채널 영역에 절연막을 개재하여 대향하는 게이트 전극을 형성한 NMOS 트랜지스터로서, 상기 N웰을 전기적 저항 소자를 통하여 상기 제2 MOS 트랜지스터의 제2 컨덴서가 접속된 출력단에 접속하는 것을 특징으로 하다.
<실시예>
도 6은 본 발명의 일 실시예의 구성을 도시하는 도면이다. 도 1과 마찬가지의 CMOS를 이용한 승압이며, 입력측의 전원 전압 VDD에는 NMOS(10)의 소스가 접속되고, 이 NMOS(10)의 드레인에는 타단으로부터 펄스 전압이 공급되는 시프트용 컨덴서(12)가 접속된다. 또한, NMOS(10)의 드레인에는 PMOS(14)의 드레인이 접속되며, 이 PMOS(14)의 소스에는 전압 보유용 컨덴서(16)가 접속됨과 함께, 출력단(18)이 접속되어 있다. 그리고, NMOS(10)와 PMOS(14)의 게이트에는 동일한 펄스 신호가 공급되어 있다.
이러한 회로에서, 클럭에 의해 NMOS(10)가 온되고, PMOS(14)가 오프됨으로써, 전압 VDD가 시프트용 컨덴서(12)에 보유되고, NMOS(10)가 오프되며, PMOS(14)가 온된 상태에서, 펄스 신호에 따라, 예를 들면 전압 VDD만큼 시프트용 컨덴서의 전압을 시프트함으로써, 보유용 컨덴서(16)에 2VDD의 전압 VDD가 보유되어 이것이 출력된다.
그리고, 본 실시예에서는, NMOS(10)의 소스 S, 백 게이트 BG 사이는 단락되어 있지 않다. 그리고, 백 게이트 BG는 전원 VDD에 저항용 PMOS(20)를 통하여 접속되어 있다. 이 PMOS(20)는 그 게이트가 L에 고정되어 있어 온 상태이며, 전기적 저항 소자로서 작용한다. 즉, 등가 회로에 도시한 바와 같이, 전원 VDD와 기생 다이오드 사이에 PMOS(20)의 온 저항이 배치된다.
따라서, 도면에 도시한 바와 같이, 출력단(18)이 접지에 단락된 경우에, NMOS(10)의 백 게이트 BG, N웰 사이의 다이오드 이외에 저항 성분으로서의 PMOS(20)를 통해 단락 전류가 흐른다. 따라서, 단락 전류를 크게 감소할 수 있다.
도 7에는 NMOS(10)와, PMOS(20)의 구성에 대한 모식도를 도시한다. 이와 같이, NMOS(10)의 백 게이트 BG를 PMOS(20)를 통하여 전원 VDD에 접속한다. 이와 같이, PMOS(20)는 다른 CMOS와 동일한 프로세스에 의해 구성할 수 있다.
도 8은 다른 실시예의 구성예를 나타낸다. 이 예에서는, NMOS(10)의 N웰과 출력단(18) 사이에 저항 소자(22)를 배치한다. 이 구성에 의해, 도면에 도시한 바와 같이, NMOS(10)의 기생 저항 뒤에 저항 소자(22)가 위치하여, N웰로부터 출력단(18)으로 흐르는 전류량을 감소할 수 있다. 여기서, 저항 소자(22)는 확산 저항이나 배선 저항이어도 되며, 전원 전압을 3V로 한 경우에, 100㏀ 정도인 것이 이용된다.
도 5의 예에서, PMOS(20) 대신 저항 소자(22)를 이용할 수도 있으며, 또한 도 8의 예에서 저항 소자(22) 대신 PMOS(20)의 온 저항을 이용할 수도 있다.
또한, 도 5에서, NMOS로서 트리플 웰 구성인 것을 채용하였지만, 이것에 한하지는 않는다. 즉, 도 5에서, 도 2의 구성의 NMOS를 이용한 경우, N웰이 없기 때문에, 기생 다이오드가 1개 감소하여, 경로 (ⅰ)의 단락은 없어진다. 그러나, PMOS(20)(혹은 저항 소자)를 배치함으로써, 경로 (ⅱ)에 대한 저항으로 되어, 출력 단락 시의 대전류를 억제할 수 있다.
이와 같이 본 실시예의 구성에 의해, 출력 단락 시의 대전류를 억제할 수 있다. 그러나, 단락 전류를 정지할 수 있는 것은 아니다. 따라서, 출력단(18)의 전압을 모니터링해두어, 승압 회로가 동작하고 있음에도 불구하고 전압이 상승하지 않는 경우에, 단락을 검출하여 출력단을 분리하는 등의 수단을 취하는 것이 적합하다. 또한, 대전류의 검출에는 각종 방법이 알려져 있어서, 적절하게 채용할 수 있다.
NMOS 트랜지스터에서, P웰로부터 N 영역을 향해 기생 다이오드가 생긴다. 또한, 통상은 소스 및 P웰은 입력측의 전원에 공통 접속된다. 따라서, 출력측이 고전위인 경우에는 문제없지만, 출력측이 접지에 단락된 경우에는 입력측의 전원으로부터 기생 다이오드를 통해 전류가 흐르게 된다. 본 발명에 따르면, 전원과 N웰의 사이에, 온 상태의 PMOS 저항이나, 통상의 저항 소자를 배치함으로써, 단락 전류를 감소할 수 있다.
또한, N웰을 P웰 내에 수용한 트리플 웰 구조의 NMOS의 경우, P웰로부터 N웰을 향해 기생 다이오드가 생긴다. 이 경우에, N웰은 회로 출력에 접속된다. 따라서, 출력측이 단락된 경우에는 입력측 전원으로부터 N웰, 기생 다이오드, P웰의 순으로 전류가 흐르게 된다. 본 발명에 따르면, 전원과 N웰의 사이 또는 N웰과 회로 출력의 사이에 온 상태의 PMOS 저항이나, 통상의 저항 소자를 배치함으로써, 단락 전류를 감소할 수 있다.
특히, 승압 회로의 경우에는 출력측이 고전압으로 되는 것을 전제로 하고 있으며, 출력이 단락된 경우에 상술한 바와 같은 문제가 발생한다. 따라서, 본 발명의 회로가 특히 적합하다.
도 1은 승압 회로의 구성을 도시하는 도면.
도 2는 NMOS의 구성을 도시하는 도면.
도 3은 PMOS의 구성을 도시하는 도면.
도 4는 트리플 웰의 NMOS의 구성을 도시하는 도면.
도 5는 승압 회로의 출력단 단락 시의 전류 경로를 나타내는 도면.
도 6은 실시예의 구성을 도시하는 도면.
도 7은 도 6의 구성을 도시하는 도면.
도 8은 다른 실시예의 구성을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : NMOS
12, 16 : 컨덴서
14 : PMOS
16 : 보유용 컨덴서
18 : 출력단
20 : PMOS
22 : 저항 소자

Claims (6)

  1. P웰 내에 한쌍의 N 영역을 형성하여 소스 전극이 접속된 소스 영역 및 드레인 전극이 접속된 드레인 영역으로 하며, 소스, 드레인 영역 사이의 채널 영역에 절연막을 개재하여 대향하는 게이트 전극을 형성한 NMOS 트랜지스터를 갖는 트랜지스터 회로로서,
    상기 소스 전극을 전원에 접속함과 함께, 상기 P웰은 전기적 저항 소자를 통하여 전원에 접속하는 것을 특징으로 하는 트랜지스터 회로.
  2. N웰 내에 P웰을 형성하고, 상기 P웰 내에 한쌍의 N 영역을 형성하여 소스 전극이 접속된 소스 영역 및 드레인 전극이 접속된 드레인 영역으로 하며, 소스, 드레인 영역 사이의 채널 영역에 절연막을 개재하여 대향하는 게이트 전극을 형성한 NMOS 트랜지스터를 갖는 트랜지스터 회로로서,
    상기 N웰을 전기적 저항 소자를 통하여 회로 출력에 접속하는 것을 특징으로 하는 트랜지스터 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 전기적 저항 소자는 온 상태의 PMOS인 것을 특징으로 하는 트랜지스터 회로.
  4. 제1항 또는 제2항에 있어서,
    상기 전기적 저항 소자는 저항 소자인 것을 특징으로 하는 트랜지스터 회로.
  5. 일단이 입력 전원에 접속된 제1 MOS 트랜지스터와,
    상기 제1 MOS 트랜지스터의 타단에 일단이 접속된 제2 MOS 트랜지스터와,
    상기 제1 및 제2 MOS 트랜지스터의 접속점에 제1 컨덴서를 통하여 접속된 펄스 신호 공급 수단과,
    상기 제2 MOS 트랜지스터의 타단에 접속되며, 전압을 보유하는 제2 컨덴서를 가지며,
    제1 MOS 트랜지스터를 온하여 입력 전원의 전압을 제1 컨덴서에 보유하고, 제1 MOS 트랜지스터를 오프하여 펄스 신호에 따라, 제1 및 제2 MOS 트랜지스터의 접속점의 전위를 시프트시키며, 그 상태에서 제2 MOS 트랜지스터를 온하여 시프트한 전압을 제2 컨덴서에 보유하여 출력하는 승압 회로로서,
    상기 제1 MOS 트랜지스터는 P웰을 형성하고, 상기 P웰 내에 한쌍의 N 영역을 형성하여 소스 전극이 접속된 소스 영역 및 드레인 전극이 접속된 드레인 영역으로 하며, 소스, 드레인 영역 사이의 채널 영역에 절연막을 개재하여 대향하는 게이트 전극을 형성한 NMOS 트랜지스터로서, 상기 소스 전극을 전원에 접속함과 함께, 상기 P웰은 전기적 저항 소자를 통하여 전원에 접속하는 것을 특징으로 하는 승압 회로.
  6. 일단이 입력 전원에 접속된 제1 MOS 트랜지스터와,
    상기 제1 MOS 트랜지스터의 타단에 일단이 접속된 제2 MOS 트랜지스터와,
    상기 제1 및 제2 MOS 트랜지스터의 접속점에 제1 컨덴서를 통하여 접속된 펄스 신호 공급 수단과,
    상기 제2 MOS 트랜지스터의 타단에 접속되며, 전압을 보유하는 제2 컨덴서를 가지며,
    제1 MOS 트랜지스터를 온하여 입력 전원의 전압을 제1 컨덴서에 보유하고, 제1 MOS 트랜지스터를 오프하여 펄스 신호에 따라, 제1 및 제2 MOS 트랜지스터의 접속점의 전위를 시프트시키며, 그 상태에서 제2 MOS 트랜지스터를 온하여 시프트한 전압을 제2 컨덴서에 보유하여 출력하는 승압 회로로서,
    상기 제1 MOS 트랜지스터는 N웰 내에 P웰을 형성하고, 상기 P웰 내에 한쌍의 N 영역을 형성하여 소스 전극이 접속된 소스 영역 및 드레인 전극이 접속된 드레인 영역으로 하며, 소스, 드레인 영역 사이의 채널 영역에 절연막을 개재하여 대향하는 게이트 전극을 형성한 NMOS 트랜지스터이며,
    상기 N웰을 전기적 저항 소자를 통하여 상기 제2 MOS 트랜지스터의 제2 컨덴서가 접속된 출력단에 접속하는 것을 특징으로 하는 승압 회로.
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