KR100702933B1

KR100702933B1 - 전원 클램프 회로 및 반도체 장치

Info

Publication number: KR100702933B1
Application number: KR1020050089602A
Authority: KR
Inventors: 쥰지 이와호리; 테루오 스즈키; 겐지 하시모토; 노리아키 사이토
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-04-15
Filing date: 2005-09-27
Publication date: 2007-04-06
Also published as: KR20060109258A; JP2006302971A; US20060232318A1; TW200637096A

Abstract

본 발명은 허용되는 전원 노이즈 레벨에서의 불필요한 전원 누설 전류의 발생을 억제할 수 있는 전원 클램프 회로를 제공하는 것을 목적으로 한다.

기준 전압 회로(6)는 트랜지스터(7)(클램프 소자)를 온 상태로 제어하여 제1 및 제2 전원 단자(10, 11) 사이를 전기적으로 단락시키기 위한 전압으로서, 상기 제1 전원 단자(10)로부터 공급되는 제1 전원 전압(VDD)을 소정 위치로 강압한 기준 전압(VDDR)을 버퍼 회로에 공급한다. 버퍼 회로(5)는 이 기준 전압(VDDR)에 기초하여 트랜지스터(7)를 온 제어하는 신호를 생성한다.

Description

전원 클램프 회로 및 반도체 장치{POWER SUPPLY CLAMP CIRCUIT AND SEMICONDUCTOR DEVICE}

도 1은 본 발명에 관한 전원 클램프 회로의 원리 구성을 도시하는 회로도.

도 2는 제1 실시형태의 전원 클램프 회로를 도시하는 회로도.

도 3은 기준 전압 회로의 변형례를 도시하는 회로도.

도 4는 기준 전압 회로의 변형례를 도시하는 회로도.

도 5는 제2 실시형태의 전원 클램프 회로를 도시하는 회로도.

도 6은 제2 실시형태의 전원 클램프 회로의 변형례를 도시하는 회로도.

도 7은 제3 실시형태의 전원 클램프 회로를 도시하는 회로도.

도 8은 제3 실시형태의 전원 클램프 회로의 변형례를 도시하는 회로도.

도 9는 종래의 전원 클램프 회로를 도시하는 회로도.

<도면의 주요부분에 대한 부호의 설명>

1, 31, 32, 41, 42: 전원 클램프 회로

2: LSI(반도체 장치)

3: 저항

4: 커패시터

5: 버퍼 회로

6, 6a, 6b, 6c: 기준 전압 회로

7: N 채널형 MOS 트랜지스터(클램프 소자)

7a: P 채널형 MOS 트랜지스터(클램프 소자)

8: 내부 회로

10: 제1 전원 단자

11: 제2 전원 단자

12: 버퍼 회로를 구성하는 P 채널형 MOS 트랜지스터(제1 트랜지스터)

13: 버퍼 회로를 구성하는 N 채널형 MOS 트랜지스터(제2 트랜지스터)

21: 기준 전압 회로를 구성하는 PMOS 다이오드

22: 기준 전압 회로를 구성하는 NMOS 다이오드

23: 기준 전압 회로를 구성하는 다이오드

VDD: 제1 전원 전압

VDDR: 기준 전압

VSS: 제2 전원 전압

VSSR: 기준 전압

본 발명은, 전원 클램프 회로 및 반도체 장치에 관한 것이며, 상세하게는 반도체 장치의 내부 회로를 정전기 방전(ESD: Electro Static Discharge)으로부터 보 호하는 ESD 보호 회로에 적용하여 적절한 전원 클램프 회로에 관한 것이다.

일반적으로 반도체 장치(LSI)에는 외부로부터의 ESD 등에 기인하는 서지 전압으로부터 내부 회로를 구성하는 미세한 반도체 소자를 보호하기 위해, 전원 클램프 회로가 보호 회로로서 구비되어 있다. 이에 따라, 허용 레벨 이상의 전압이 내부 회로에 인가되는 것을 방지하고 있다.

도 9는 종래의 전원 클램프 회로를 도시하는 회로도이다.

전원 클램프 회로(51)는 LSI(52)에 형성되어 저항(53), 커패시터(54), 버퍼 회로(55) 및, 클램프 소자를 구성하는 N 채널형 MOS 트랜지스터(56)를 구비하고 있다. 내부 회로(57)는 LSI(52)에 형성되는 회로이며, 신호를 입출력하기 위한 입출력 단자(58), 전원 전압(VDD, VSS)을 공급하기 위한 전원 단자(59, 60)와 접속되어 있다. 또한, 전원 전압 VDD는 정전압 전원이고, 전원 전압 VSS는 부전압 전원이다.

전원 단자(59, 60) 사이에는 저항(53)과 커패시터(54)를 직렬로 접속하여 이루어지는 RC 회로가 형성되어 있다. 버퍼 회로(55)는 예컨대 P 채널형 MOS 트랜지스터(61)와 N 채널형 MOS 트랜지스터(62)로 이루어지는 인버터 회로로 구성되어 있다. 이 버퍼 회로(55)에는 저항(53)과 커패시터(54)의 접속 노드의 전위가 입력 신호로서 공급된다. 클램프 소자를 구성하는 트랜지스터(56)는 그의 소스가 전원 단자(60)에 접속되고, 그의 드레인이 전원 단자(59)에 접속되며, 그의 게이트에 버퍼 회로(55)의 출력 신호가 입력된다.

이러한 전원 클램프 회로(51)에서는 정상 시, 저항(53)과 커패시터(54)의 접속 노드로부터 전원 전압(VDD)과 같은 전위를 갖는 신호가 버퍼 회로(55)에 입력되 고, 이 버퍼 회로(55)로부터는 트랜지스터(56)(클램프 소자)를 오프로 하는 L 레벨의 신호가 출력된다. 따라서 전원 전압(VDD)은 내부 회로(57)에 공급되고, 내부 회로(57)는 소정의 동작을 한다.

전원 전압(VDD)에 대하여 정(正)의 ESD 서지가 전원 단자(59)에 인가된 경우에는 저항(53)과 커패시터(54)의 RC 회로에 동(同) ESD 서지에 의한 전류가 흐르고, 커패시터(54)는 저항(53)과 커패시터(54)의 RC 시정수에 따라서 충전된다. 이 커패시터(54)가 충전되는 RC 시정수 동안 버퍼 회로(55)의 트랜지스터(61)가 온 되고, 동 버퍼 회로(55)로부터 트랜지스터(56)(클램프 소자)를 온으로 하는 H 레벨의 신호가 출력된다. 따라서 ESD 서지에 의한 전류는 이 온으로 된 트랜지스터(56)를 통하여 전원 전압(VSS)으로 흐른다. 이에 따라, 내부 회로(57)는 ESD 서지에 의한 전류로부터 보호된다. 또한, 이러한 종래의 전원 클램프 회로(51)의 구성에 관한 선행 기술 문헌으로서는, 예컨대 비특허 문헌 1에 기재되어 있다.

[비특허 문헌 1] Richard Merrill, Enayet Issaq, "ESD DESIGN METHODOLOGY", EOS/ESD SYMPOSIUM, p.93-233

그런데 상기의 구성에서는, 전원 단자(59)에 ESD와 같은 고전압의 서지가 인가되는 경우에 한하지 않고, 전원 전압(VDD)의 레벨에 대하여 버퍼 회로(55)의 트랜지스터(61)를 온 시키는 전압(즉, 임계치 전압) 이상의 변위 전위를 갖는 전원 노이즈가 전원 단자(59)에 인가되면, 동 버퍼 회로(55)로부터 트랜지스터(56)(클램프 소자)를 온으로 하는 H 레벨의 신호가 출력된다. 이 때문에, 내부 회로(57)에 영향이 없는 허용되는 전원 노이즈 레벨로도, 그것에 의해 트랜지스터(56)(클램프 소자)가 온 되는 경우가 있고 그 경우에, 커패시터(54)가 충전되는 RC 시정수 동안, 상기 온 한 트랜지스터(56)를 통하여 불필요한 전원 누설 전류가 흐른다고 하는 문제가 있었다. 이러한 전원 누설 전류는 소비 전류를 증대시키는 요인이 된다. 특히, LSI(52)가 배터리 장치로서 구성되어 있는 경우에는, 그와 같은 불필요한 전원 누설 전류는 배터리 소비를 빠르게 하기 때문에, 이 점에서도 종래의 구성은 개선의 여지를 남기고 있었다.

본 발명은 이러한 종래의 실정을 감안하여 이루어진 것으로, 그 목적은 허용되는 전원 노이즈 레벨에서의 불필요한 전원 누설 전류의 발생을 억제할 수 있는 전원 클램프 회로 및 그것을 구비하는 반도체 장치를 제공하는 것에 있다.

상기 목적을 달성하기 위해, 일 실시예에 의한 발명에 있어서, 기준 전압 회로는 클램프 소자를 도통 상태로 제어하여 제1 전원 단자 및 제2 전원 단자 사이를 전기적으로 단락시키기 위한 전압으로서, 정전압의 제1 전원 전압을 소정 전위로 강압하거나 부전압의 제2 전원 전압을 소정 전위로 승압한 기준 전압을 버퍼 회로에 공급하고, 상기 버퍼 회로는 이 기준 전압에 기초하여 클램프 소자를 도통 제어하는 신호를 생성하도록 하였다. 이 구성에 의하면, 전원 노이즈에 기인하여 클램프 소자가 도통될 때의 제1 전원 전압 또는 제2 전원 전압의 레벨을 기준 전압 회로에서의 강압분 또는 승압분으로 끌어올릴 수 있다. 이에 따라, 허용되는 전원 노이즈 레벨로 클램프 소자가 도통되는 것에 의한 불필요한 전원 누설 전류의 발생을 억제할 수 있다.

다른 실시예에 의한 발명에 있어서, 버퍼 회로를 제1 트랜지스터와 제2 트랜지스터로 이루어지는 인버터 회로로 구성하고, 기준 전압 회로를 제1 트랜지스터의 소스와 제1 전원 단자 사이, 또는 제2 트랜지스터의 소스와 제2 전원 단자 사이에 설치하도록 하였다. 이 구성에 따르면, 「제1 트랜지스터의 임계치 전압 + 기준 전압 회로에 있어서의 강압분」을 넘는 전원 노이즈가 제1 전원 전압에 생기는 경우, 또는「제2 트랜지스터의 임계치 전압 + 기준 전압 회로에서의 승압분」을 넘는 전원 노이즈가 제2 전원 전압에 생기는 경우에, 클램프 소자가 도통 상태로 제어된다.

또 다른 실시예에 의한 발명에 있어서, 버퍼 회로를 홀수단 또는 짝수단으로 복수개 설치하고, 이들 복수개의 버퍼 회로 중 적어도 어느 하나의 버퍼 회로에 대하여 기준 전압 회로를 설치하도록 하였다. 이 구성에 의하면, 버퍼 회로를 복수단 설치하는 경우에 있어서, 허용되는 전원 노이즈 레벨에서의 불필요한 전원 누설 전류의 발생을 억제할 수 있다.

또 다른 실시예에 의한 발명에 있어서, 기준 전압 회로를 클램프 소자에 접속되는 최종 단의 버퍼 회로 이외의 위치에 대하여 설치하도록 하였다. 이 구성에 의하면, 허용 노이즈 레벨을 넘는 고전압의 서지로부터 내부 회로를 보호하는 기능을 적합하게 유지하면서, 불필요한 전원 누설 전류의 발생을 억제할 수 있다.

또 다른 실시예에 의한 발명에 있어서, 기준 전압은 제1 전원 전압 또는 제2 전원 전압에 생기는 전원 노이즈가 허용되는 노이즈 레벨인 때에는 클램프 소자를 비도통 상태로 제어하는 입력 신호를 버퍼 회로로 생성시키는 값으로 설정된다. 이 구성에 의하면, 허용되는 전원 노이즈 레벨에서의 불필요한 전원 누설 전류의 발생을 억제할 수 있다.

또 다른 실시예에 의한 발명에 있어서, 기준 전압 회로를 1단 이상의 다이오드로 구성하는 형태를 채용할 수 있다. 이 구성에 의하면, 다이오드의 임계치 전압에 기초하여 상기 기준 전압의 값을 설정할 수 있다.

또 다른 실시예에 의한 발명에 있어서, 다이오드를 다이오드 형성한 트랜지스터로 구성하는 형태를 채용할 수 있다.

전술한 전원 클램프 회로를 구비한 반도체 장치를 제공할 수 있다. 이 반도체 장치에 있어서는, 허용되는 전원 노이즈 레벨에서의 불필요한 전원 누설 전류의 발생을 억제할 수 있다.

[실시예]

(제1 실시형태)

이하, 본 발명을 구체화한 제1 실시형태를 도 1 내지 도 4에 따라서 설명한다.

도 1은 본 발명에 관한 제1 실시형태의 전원 클램프 회로의 원리 구성을 도시하는 회로도이다.

전원 클램프 회로(1)는 LSI(반도체 장치)(2)에 형성되어 저항(3), 커패시터(4), 버퍼 회로(5), 기준 전압 회로(6) 및 클램프 소자로서의 N 채널형 MOS 트랜지스터(7)를 구비하고 있다. 내부 회로(8)는 LSI(2)에 형성되는 회로이며, 신호를 입출력하기 위한 입출력 단자(9), 제1 전원 전압(VDD)을 공급하기 위한 제1 전원 단자(10), 제2 전원 전압(VSS)을 공급하기 위한 제2 전원 단자(11)와 접속되어 있다. 또, 제1 전원 전압(VDD)은 정전압 전원이고, 제2 전원 전압(VSS)은 부전압 전원이다.

전원 단자(10, 11) 사이에는 저항(3)과 커패시터(4)를 직렬 접속하여 이루어지는 RC 회로가 형성되어 있다. 버퍼 회로(5)는 P 채널형 MOS 트랜지스터(이하, 제1 트랜지스터)(12)와 N 채널형 MOS 트랜지스터(13)(이하, 제2 트랜지스터)로 이루어지는 인버터 회로로 구성되어 있다. 제1 트랜지스터(12)의 소스는 기준 전압 회로(6)를 통해 제1 전원 단자(10)와 접속되어 있다. 제2 트랜지스터(13)의 소스는 제2 전원 단자(11)와 접속되어 있다. 이 버퍼 회로(5)에는 저항(3)과 커패시터(4)의 접속 노드의 전위가 입력 신호로서 공급된다.

기준 전압 회로(6)는 제1 전원 전압(VDD)을 소정 전위로 강압한 기준 전압(VDDR)을 제1 트랜지스터(12)의 소스에 공급한다. 이 기준 전압 회로(6)에 있어서의 제1 전원 전압(VDD)의 전압량(Vd)(=VDD-VDDR)은, 상기 제1 전원 전압(VDD)에 생길 수 있는 변위 전위(전원 노이즈)에 대하여, 허용되는 전원 노이즈 레벨의 범위 내에서는 제1 트랜지스터(12)를 온 시키지 않도록 하는 값, 즉 클램프 소자로 하는 트랜지스터(7)를 온 시키지 않도록 값으로 설정된다. 구체적으로는, 허용되는 전원 노이즈 레벨을 Np로 했을 때, 제1 트랜지스터(12)의 임계치 전압(Vth)에 대하여, Vd>Np-Vth의 관계를 만족시키는 값으로 설정된다.

트랜지스터(7)(클램프 소자)는 그의 소스가 제2 전원 단자(11)에 접속되고, 그의 드레인이 제1 전원 단자(10)에 접속되며, 그의 게이트에 버퍼 회로(5)의 출력 신호가 입력된다.

이렇게 구성된 전원 클램프 회로(1)에서는 정상 시, 저항(3)과 커패시터(4)의 접속 노드로부터 제1 전원 전압(VDD)과 같은 전위를 갖는 신호가 버퍼 회로(5)에 입력된다. 따라서, 버퍼 회로(5)로부터는 트랜지스터(7)(클램프 소자)를 오프로 하는 L 레벨의 신호가 출력된다. 이에 따라, 제1 전원 전압(VDD)은 내부 회로(8)에 공급되고, 상기 내부 회로(8)는 소정의 동작을 한다.

또한, 제1 전원 전압(VDD)에 대하여 허용 노이즈 레벨을 넘는 정(正)의 ESD 서지가 제1 전원 단자(10)에 인가된 경우에는 저항(3)과 커패시터(4)의 RC 회로에 동(同) ESD 서지에 의한 전류가 흐르고, 커패시터(4)는 저항(3)과 커패시터(4)와의 RC 시정수에 따라서 충전된다. 이 커패시터(4)가 충전되는 RC 시정수 동안, 버퍼 회로(5)에 있어서의 제1 트랜지스터(12)가 온 되고, 상기 버퍼 회로(5)로부터는 트랜지스터(7)(클램프 소자)를 온으로 하는 H 레벨의 신호가 출력된다. 따라서, ESD 서지에 의한 전류는 이 온으로 된 트랜지스터(7)를 통하여 제2 전원 단자(11)에 흐른다. 이에 따라, 내부 회로(8)는 ESD 서지에 의한 전류로부터 보호된다.

또한, 제1 전원 전압(VDD)에 대하여 허용 범위 내의 전원 노이즈, 구체적으로는 「기준 전압 회로(6)에 있어서의 강압량(Vd) + 제1 트랜지스터(12)의 임계치 전압(Vth)」을 넘지 않는 변위량의 전원 노이즈가 제1 전원 단자(10)에 인가된 경우에는, 버퍼 회로(5)에서의 입력 게이트 레벨이 제1 트랜지스터(12)의 임계치 전압(Vth)을 넘는 레벨에 달하지 않기 때문에 제1 트랜지스터(12)는 온 되지 않는다. 따라서, 버퍼 회로(5)로부터는 트랜지스터(7)(클램프 소자)를 오프로 하는 L 레벨의 신호가 출력된다. 즉 트랜지스터(7)는 온 되지 않는다. 이에 따라, 허용되는 전원 노이즈 레벨에서의 불필요한 전원 누설 전류의 발생은 억제된다.

다음에, 상기 기준 전압 회로(6)의 회로 구성에 관해서 진술한다.

도 2는 기준 전압 회로(6)의 일 구성례[기준 전압 회로(6a)]를 도시하는 회로도이다. 또한, 도 1과 같은 구성 부분에 관해서는 동일 부호를 붙여 설명한다. 이 기준 전압 회로(6a)는 다이오드 형성한 P 채널형 MOS 트랜지스터(이하, PMOS 다이오드)(21)를 n단(n≥1) 접속하여 구성되어 있다. 또한, 도면에서는 PMOS 다이오드(21)를 복수단 접속한 형태로 도시하지만, 하나의 PMOS 다이오드(21)로 형성하여도 좋다. 이 n 단의 PMOS 다이오드(21)의 임계치 전압에 기초하여, 전술한 Vd>Np-Vth의 관계를 만족시키도록 기준 전압 회로(6a)에서의 강압량(Vd)을 설정함으로써 트랜지스터(7)(클램프 소자)의 온 조건을 임의로 설정할 수 있다.

도 3은 기준 전압 회로(6) 그 외의 구성례[기준 전압 회로(6b)]를 도시하는 회로도이다. 또한, 도 1과 같은 구성 부분에 관해서는 동일 부호를 붙여 설명한다. 이 기준 전압 회로(6b)는 다이오드 형성한 N 채널형 MOS 트랜지스터(이하, NMOS 다 이오드)(22)를 n단(n≥1) 접속하여 구성되어 있다. 또한, 도면에서는 NMOS 다이오드(22)를 복수단 접속한 형태로 도시하지만 하나의 NMOS 다이오드(22)로 형성하여도 좋다. 이 n단의 NMOS 다이오드(22)의 임계치 전압에 기초하여, 전술한 Vd>Np-Vth의 관계를 만족시키도록 기준 전압 회로(6b)에서의 강압량(Vd)을 설정함으로써 트랜지스터(7)(클램프 소자)의 온 조건을 임의로 설정할 수 있다.

도 4는 기준 전압 회로(6) 그 외의 구성례[기준 전압 회로(6c)]를 도시하는 회로도이다. 또한, 도 1과 같은 구성 부분에 관해서는 동일 부호를 붙여 설명한다. 이 기준 전압 회로(6c)는 애노드를 제1 전원 단자(10) 측으로 하고, 캐소드를 제2 전원 단자(11) 측으로 하여 다이오드(23)를 n단(n≥1) 접속하여 형성되어 있다. 또한, 도면에서는 다이오드(23)를 복수단 접속한 형태로 도시하지만 하나의 다이오드(23)로 형성하여도 좋다. 이 n단의 다이오드(23)의 임계치 전압에 기초하여, 전술한 Vd>Np-Vth의 관계를 만족시키도록 기준 전압 회로(6c)에서의 강압량(Vd)을 설정함으로써 트랜지스터(7)(클램프 소자)의 온 조건을 임의로 설정할 수 있다.

이상 기술한 바와 같이, 본 실시형태에 의하면 아래와 같은 효과를 나타낸다.

(1) 제1 전원 전압(VDD)을 소정 전위[강압량(Vd)]로 강압한 기준 전압(VDDR)을 버퍼 회로(5)에 공급하는 기준 전압 회로(6)를 구비하였다. 이 구성에서는 「기준 전압 회로(6)에서의 강압량(Vd) + 제1 트랜지스터(12)의 임계치 전압(Vth)」을 넘는 전원 노이즈가 제1 전원 전압(VDD)에 생기는 경우에만 트랜지스터(7)(클램프 소자)가 온 된다. 이에 따라, 허용되는 전원 노이즈 레벨에서의 불필요한 전원 누 설 전류의 발생을 억제할 수 있다.

(제2 실시형태)

다음에, 본 발명의 제2 실시형태를 상기 제1 실시형태와의 상위점을 중심으로 설명한다. 또한, 도 1과 같은 구성 부분에 관해서는 동일 부호를 붙여 설명한다.

도 5는 제2 실시형태의 전원 클램프 회로(31)를 도시하는 회로도이다.

이 제2 실시형태는 상기 제1 실시형태에 있어서의 버퍼 회로(5)를 (2n-1)단(즉 홀수단: 단, n≥2) 설치하고, 이들 중 적어도 어느 하나의 버퍼 회로(5)(단, 최종 단의 위치를 제외한다)에 대하여 기준 전압 회로(6a)(도 2 참조)를 설치한 것이다. 그 외의 구성은 제1 실시형태의 구성과 같다. 또한, 기준 전압 회로(6a) 대신에, 기준 전압 회로(6b)(도 3), 기준 전압 회로(6c)(도 4)의 구성을 채용할 수도 있다.

각 버퍼 회로(5)는 제1 실시형태와 마찬가지로 각각 인버터 회로로 구성되어 있다. 기준 전압 회로(6a)는 본 실시형태에서는, (2n-1)단의 버퍼 회로(5) 중 (2n-3)단째의 버퍼 회로(5)에 대하여 제1 트랜지스터(12)의 소스와 제1 전원 단자(10) 사이에 삽입 접속되어 설치되어 있다. 즉, (2n-3)단째를 제외하는 각 버퍼 회로(5)의 제1 트랜지스터(12)(도시 생략)의 소스에는 제1 전원 단자(10)로부터 제1 전원 전압(VDD)이 직접 공급되게 되어 있다. 또한, 이 기준 전압 회로(6a)에서의 강압량(Vd)은 제1 실시형태와 마찬가지로 Vd>Np-Vth의 관계를 만족시키는 값으로 설정되어 있다.

이렇게 구성된 전원 클램프 회로(31)에서는, 허용 노이즈 레벨로 하는 전원 노이즈가 제1 전원 단자(10)에 인가된 경우, 최종 단인 (2n-1)단째의 버퍼 회로(5)로부터 트랜지스터(7)(클램프 소자)를 오프로 하는 L 레벨의 신호가 출력된다. 즉, 이 경우에는 (2n-3)단째의 버퍼 회로(5)의 출력에 의해 최종 단의 버퍼 회로(5)로부터 트랜지스터(7)(클램프 소자)를 온으로 하는 H 레벨의 신호가 출력되는 것이 저지된다. 이에 따라, 허용 노이즈 레벨에서의 불필요한 전원 누설 전류의 발생을 억제할 수 있다.

또한, ESD와 같은 허용 노이즈 레벨을 넘는 전압 서지 제1 전원 단자(10)에 인가된 경우에는 최종 단의 버퍼 회로(5)로부터 트랜지스터(7)(클램프 소자)를 온으로 하는 H 레벨의 신호가 출력된다. 이때, 본 실시형태에서는 (2n-3)단째를 제외하는 각 버퍼 회로(5)의 제1 트랜지스터(12)의 소스에는 제1 전원 전압(VDD)을 직접 공급하는 구성으로 되어 있기 때문에, ESD와 같은 고전압의 서지가 인가된 경우에 있어서의 트랜지스터(7)(클램프 소자)의 스위칭 응답성을 양호하게 유지할 수 있다. 이에 따라, EDS 보호 기능을 적합하게 유지할 수 있다.

이상 설명한 바와 같이, 본 실시형태에 의하면 아래와 같은 효과를 나타낸다.

(1) 버퍼 회로(5)를 복수개(홀수단) 설치하고, 이들 복수개의 버퍼 회로(5) 중 적어도 어느 하나의 버퍼 회로(5)(최종 단의 위치를 제외한다)에 대하여 기준 전압 회로(6)를 설치하는 구성으로 하였다. 이에 따라, ESD 보호 기능을 적절하게 유지하면서, 허용 노이즈 레벨에서의 불필요한 전압 누설 전류의 발생을 억제할 수 있다.

(제2 실시형태의 변형례)

도 6은 제2 실시형태의 전원 클램프 회로(31)의 변형 구성례[전원 클램프 회로(32)]를 도시하는 회로도이다. 또한, 도 5와 같은 구성 부분에 관해서는 동일 부호를 붙여 설명한다.

이 전원 클램프 회로(32)는, 버퍼 회로(5)를 2n단(즉 짝수단: 단, n≥1)으로써 구성하고, 이에 따른 제1 및 제2 전원 단자(10, 11) 사이에 형성하는 저항(3)과 커패시터(4)의 접속 위치를 변경한 것이다. 그 외의 구성은 도 5에 도시하는 전원 클램프 회로(31)와 같다.

저항(3)과 커패시터(4)로 구성되는 RC 회로는 커패시터(4)의 일단을 제1 전원 단자(10) 측으로 하고, 저항(3)의 일단을 제2 전원 단자(11) 측으로 하여, 제1 및 제2 전원 단자(10, 11) 사이에 형성되어 있다. 기준 전압 회로(6a)(도 2 참조)는 2n단의 버퍼 회로(5) 중 적어도 어느 하나의 버퍼 회로(5)(단, 최종 단의 위치를 제외한다)에 대하여 설치되어 있다. 여기서는, (2n-2)단째의 버퍼 회로(5)의 위치에 기준 전압 회로(6a)가 설치되어 있다. 또한, 기준 전압 회로(6a) 대신에, 기준 전압 회로(6b)(도 3), 기준 전압 회로(6c)(도 4)의 구성을 채용하는 것도 물론 가능하다. 이러한 전원 클램프 회로(32)의 구성이라도, 상기 제2 실시형태와 유사한 작용 효과를 나타내게 된다.

(제3 실시형태)

다음에, 본 발명의 제3 실시형태를 상기 각 실시형태와의 상위점을 중심으로 설명한다. 또한, 동일한 구성 부분에 관해서는 동일 부호를 붙여 설명한다.

도 7은 제3 실시형태의 전원 클램프 회로(41)를 도시하는 회로도이다.

이 전원 클램프 회로(41)는 제2 전원 전압(VSS) 측에 생길 수 있는 전원 노이즈에 대하여, 상기 각 실시형태와 같은 대책을 강구한 것이다. 구체적으로는, 클램프 소자의 구성을 P 채널형 MOS 트랜지스터(7a)의 구성으로 변경하고, 기준 전압 회로(6b)(도 3 참조)를 버퍼 회로(5)에서의 제2 트랜지스터(13)의 소스와 제2 전원 단자(11) 사이에 삽입 접속한 구성으로 되어 있다. 또한, 기준 전압 회로(6b) 대신에, 기준 전압 회로(6a)(도 2), 기준 전압 회로(6c)(도 4)의 구성을 채용하는 것도 물론 가능하다.

버퍼 회로(5)는 2n단(짝수단: 단, n≥1)으로써 설치되고, 각각 인버터 회로로 구성되어 있다. 기준 전압 회로(6b)는 2n단의 버퍼 회로(5) 중 적어도 어느 하나의 버퍼 회로(5)(단, 최종 단의 위치를 제외한다)에 대하여 설치되어 있다.

본 실시형태에 있어서는 기준 전압 회로(6b)는 (2n-2)단째의 버퍼 회로(5) 위치에 설치되어 있다. 기준 전압 회로(6b)는 제2 전원 전압(VSS)을 소정 전위로 승압한 기준 전압(VSSR)을 제2 트랜지스터(13)의 소스에 공급한다. 이 기준 전압 회로(6b)에서의 제2 전원 전압(VSS)으로부터의 승압량(Vu)은 제2 트랜지스터(13)의 임계치 전압(Vth1)에 대하여 Vd>Np-Vth1의 관계를 만족시키는 값으로 설정되어 있다. 또한, (2n-2)단째를 제외하는 각 버퍼 회로(5)의 제2 트랜지스터(13)(도시 생략)의 소스에는 제2 전원 단자(11)로부터의 제2 전원 전압(VSS)이 직접 공급되도록 되어 있다. 이러한 구성에서는 제2 전원 전압(VSS) 측에 생길 수 있는 ESD 서지나 전원 노이즈에 대하여 ESD 보호 기능을 적절하게 유지하면서, 허용 노이즈 레벨에서의 불필요한 전원 누설 전류의 발생을 억제할 수 있다.

(제3 실시형태의 변형례)

도 8은 제3 실시형태의 전원 클램프 회로(41)의 변형 구성례[전원 클램프 회로(42)]를 도시하는 회로도이다. 또한, 도 7과 같은 구성 부분에 관해서는 동일 부호를 붙여 설명한다.

이 전원 클램프 회로(42)는 버퍼 회로(5)를 (2n-1)단(홀수단: 단, n≥2)으로 구성하고, 이에 따른 제1 및 제2 전원 단자(10, 11) 사이에 형성하는 저항(3)과 커패시터(4)의 접속 위치를 변경한 것이다. 그 외의 구성은 도 7에 도시하는 전원 클램프 회로(41)와 같다.

저항(3)과 커패시터(4)로 구성되는 RC 회로는 커패시터(4)의 일단을 제1 전원 단자(10) 측으로 하고, 저항(3)의 일단을 제2 전원 단자(11) 측으로 하여, 제1 및 제2 전원 단자(10, 11) 사이에 형성되어 있다. 기준 전압 회로(6b)(도 3 참조)는 (2n-1)단의 버퍼 회로(5) 중 적어도 어느 하나의 버퍼 회로(5)(단, 최종 단의 위치를 제외한다)에 대하여 설치되어 있다. 여기서는 (2n-3)단째의 버퍼 회로(5) 위치에 기준 전압 회로(6b)가 설치되어 있다. 또한, 기준 전압 회로(6b)로 바꿔 기준 전압 회로(6a)(도 2), 기준 전압 회로(6c)(도 4)의 구성을 채용하는 것도 물론 가능하다. 이러한 전원 클램프 회로(42)의 구성에서도 상기 제3 실시형태와 마찬가지의 작용 효과를 나타내는 것으로 된다.

또한, 상기 각 실시형태는 아래의 형태로 실시하여도 좋다.

· 제2 및 제3 실시형태(각각의 변형 구성례를 포함한다)에서는 복수단 중 적어도 최종 단을 제외하는 버퍼 회로(5) 위치에 대하여 기준 전압 회로(6)(6a 또는 6b 또는 6c)가 설치되는 구성이면 된다.

· 기준 전압 회로(6)의 구성으로서는 도 2 내지 도 4에 도시하는 구성에 한하지 않고, 그 외 임의의 구성을 채용할 수 있다.

· 그 외 상기 각 실시형태에 있어서의 설계적인 사항은 본 발명의 기술적 사상의 범위 내에서 적절하게 변경할 수 있다.

상기 발명에 의하면, 허용하는 전원 노이즈 레벨에서의 불필요한 전원 누설 전류의 발생을 억제할 수 있는 전원 클램프 회로 및 그것을 구비한 반도체 장치를 제공할 수 있다.

Claims

정전압의 제1 전원 전압을 공급하는 제1 전원 단자와 부전압의 제2 전원 전압을 공급하는 제2 전원 단자 사이에 설치되고, 저항과 커패시터를 직렬로 접속하여 이루어지는 RC 회로와,

입력 신호에 기초하여 도통/비도통 제어되고, 상기 제1 전원 단자 및 상기 제2 전원 단자 사이를 전기적으로 단락하기 위한 클램프 소자와,

상기 저항과 상기 커패시터와의 접속 노드의 전위에 기초하여, 상기 클램프 소자에 공급하는 상기 입력 신호를 생성하는 버퍼 회로와,

상기 제1 전원 전압을 소정 전위로 강압하거나 상기 제2 전원 전압을 소정 전위로 승압한 기준 전압을, 상기 클램프 소자를 도통 상태로 제어하기 위한 전압으로서, 상기 버퍼 회로에 공급하는 기준 전압 회로

를 구비한 것을 특징으로 하는 전원 클램프 회로.
제1항에 있어서, 상기 버퍼 회로는 제1 트랜지스터와 제2 트랜지스터로 이루어지는 인버터 회로로 구성되고, 상기 기준 전압 회로는 상기 제1 트랜지스터의 소스와 상기 제1 전원 단자 사이, 또는 상기 제2 트랜지스터의 소스와 상기 제2 전원 단자 사이에 설치되는 것인 전원 클램프 회로.
제1항에 있어서, 상기 버퍼 회로는 홀수단 또는 짝수단으로 복수개 설치되 고, 상기 기준 전압 회로는 상기 복수개의 버퍼 회로 중 적어도 어느 하나의 버퍼 회로에 대하여 설치되는 것인 전원 클램프 회로.
제3항에 있어서, 상기 기준 전압 회로는 상기 클램프 소자에 접속되는 최종 단의 버퍼 회로 이외의 위치에 대하여 설치되는 것인 전원 클램프 회로.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 기준 전압은 상기 제1 전원 전압 또는 상기 제2 전원 전압에 생기는 전원 노이즈가 허용되는 노이즈 레벨인 때에는 상기 클램프 소자를 비도통 상태로 제어하는 상기 입력 신호를 상기 버퍼 회로로 생성시키는 값으로 설정되는 것인 전원 클램프 회로.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 기준 전압 회로는 1단 이상의 다이오드에 의해 구성되는 것인 전원 클램프 회로.
제6항에 있어서, 상기 다이오드는 다이오드 형성된 트랜지스터에 의해 구성되는 것인 전원 클램프 회로.
제1항 내지 제4항 중 어느 한 항에 기재한 전원 클램프 회로를 구비한 반도체 장치.