JP6342305B2 - Ｅｓｄ保護回路 - Google Patents

Description

本発明は、半導体集積回路の電源ノードに印加されるＥＳＤ（静電気放電）イベント発生時の過電圧により内部回路が破壊されるのを保護するＥＳＤ保護回路に関するものである。

図１３は、従来のＥＳＤ保護回路の構成を表す一例の回路図である。同図に示すＥＳＤ保護回路３２は、特許文献１の図１に記載されたアクティブクランプ型の電源ＥＳＤ保護回路であり、過電圧検出回路１２と、クランプ回路１４とによって構成されている。

過電圧検出回路１２は、通常動作時の電源電圧ＶＤＤ、例えば、１．１Ｖよりも高い、ＥＳＤイベント発生時の過電圧、例えば、３Ｖが電源ノードに印加されたことを検出して検出信号ｎ０を出力するものであり、抵抗素子Ｒおよび容量素子ＣからなるＲＣ時定数回路２４と、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）ＭＰ１およびＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）ＭＮ１からなるインバータ２６とによって構成されている。

ＲＣ時定数回路２４の抵抗素子Ｒおよび容量素子Ｃは、電源ノードと、通常動作時にグランド電圧ＶＳＳが供給されるグランドノードとの間に直列に接続されている。

インバータ２６のＰＭＯＳＭＰ１およびＮＭＯＳＭＮ１は、電源ノードとグランドノードとの間に直列に接続され、そのゲートには、抵抗素子Ｒと容量素子Ｃとの間の内部ノードｎ１から出力されるＲＣ時定数回路２４の出力信号ｎ１が入力されている。インバータ２６は、ＲＣ時定数回路２４の出力信号ｎ１を反転して、前述の検出信号ｎ０として出力する。

クランプ回路１４は、検出信号ｎ０に応じて、過電圧が電源ノードに印加されたことが検出された場合に、電源ノードとグランドノードとを接続して、電源ノードに印加された過電圧による大電流をグランドノードに流して電源ノードの電圧をクランプし、電源電圧ＶＤＤで動作する半導体集積回路の内部回路を保護するものであり、ＮＭＯＳＭＮ０によって構成されている。
ＮＭＯＳＭＮ０は、電源ノードとグランドノードとの間に接続され、そのゲートには、ＰＭＯＳＭＰ１とＮＭＯＳＭＮ１との間の内部ノードｎ０から出力されるインバータ２６の出力信号、つまり、検出信号ｎ０が入力されている。

次に、ＥＳＤ保護回路３２の動作を説明する。

図１４のグラフの下側に示すように、電源投入時に、電源電圧ＶＤＤが供給されて電源ノードが一定以上緩やかに立ち上がった場合、この例では、電源ノードが１０μｓで１．１Ｖまで緩やかに立ち上がった場合、ＲＣ時定数回路２４の出力信号ｎ１の電位は、電源ノードの電圧の変化に追従して変化する。図１４は、電源投入時の電源電圧ＶＤＤおよびＮＭＯＳＭＮ０に流れる電流の変化を表したものであり、縦軸は電圧（Ｖ）、横軸は時間（μｓ）である。

従って、ＲＣ時定数回路２４の出力信号ｎ１はハイレベル（Ｈ）を維持し、検出信号ｎ０はローレベル（Ｌ）を維持するため、ＮＭＯＳＭＮ０はオンせず、ＮＭＯＳＭＮ０には電流が流れない、つまり、ＥＳＤ保護回路３２は動作しない。

通常動作時に、電源電圧ＶＤＤが電源ノードに供給されているとき、容量素子Ｃは電源電圧ＶＤＤに充電されている。そのため、ＲＣ時定数回路２４の出力信号ｎ１はＨ、インバータ２６のＰＭＯＳＭＰ１はオフ、ＮＭＯＳＭＮ１はオンであり、検出信号ｎ０はＬ、ＮＭＯＳＭＮ０はオフである。

従って、ＥＳＤ保護回路３２は、通常動作時には、電源電圧ＶＤＤで動作する内部回路の動作に何ら影響しない。

一方、同図のグラフの上側に示すように、ＥＳＤイベント発生時に、過電圧が印加されて電源ノードが急峻に立ち上がった場合、この例では、電源ノードが１ｎｓで３．０Ｖまで急峻に立ち上がった場合、ＲＣ時定数回路２４の出力信号ｎ１は、ＲＣ時定数回路２４の作用によって電源ノードよりも緩やかに立ち上がる。そのため、ＲＣ時定数回路２４の出力信号ｎ１は、抵抗素子Ｒを介して容量素子Ｃが過電圧に充電されるまでの間、つまり、ＲＣ時定数回路２４の時定数ＲＣに相当する時間、Ｌになり、検出信号ｎ０は、時定数ＲＣに相当する時間、Ｈになり、ＮＭＯＳＭＮ０がオンする。

従って、ＥＳＤイベント発生時には、電源ノードに印加された過電圧による大電流がＮＭＯＳＭＮ０を介してグランドノードに流れ、電源ノードの電圧がクランプされることにより、電源電圧ＶＤＤで動作する内部回路を保護することができる。

なお、従来のＥＳＤ保護回路として、特許文献１の図１０に記載されたアクティブクランプ型の電源ＥＳＤ保護回路も一般的に用いられている。

上記のように、従来のアクティブクランプ型の電源ＥＳＤ保護回路３２は、ＥＳＤイベント発生時に電源ノードに印加される過電圧の急峻な立ち上がりを想定して、ＲＣ時定数回路２４によりトリガをかけ、ＥＳＤ保護回路３２を作動させる仕組みとなっている。
このように、ＥＳＤ保護回路３２は、図１５の概念図の左側に示すように、ＥＳＤイベント発生時に、電源ノードに印加される過電圧が急峻に立ち上がった場合、ＥＳＤ保護回路３２が動作する（Ｔｒｉｇｇｅｒ）ことにより内部回路を保護することができる。

ところが、従来のＥＳＤ保護回路３２は、同図の右側に示すように、ＥＳＤイベント発生時に、電源ノードの電圧が一定以上緩やかに立ち上がった場合、ＲＣ時定数回路２４の出力信号ｎ１の電位が電源ノードの電圧の変化に追従して変化するため、検出信号ｎ０はＬを維持し、ＮＭＯＳＭＮ０はオンしない。つまり、ＥＳＤ保護回路３２が正しく動作せず（Ｏｆｆ）、内部回路が破壊される場合がある。

また、従来のＥＳＤ保護回路３２では、同図の左側に示すように、電源投入時に電源ノードに供給される電源電圧ＶＤＤが急峻に立ち上がった場合に誤動作して（Ｔｒｉｇｇｅｒ）、ＥＳＤイベント発生時と同様に動作し、電源ノードからＮＭＯＳＭＮ０を介してグランドノードに大電流が流れる場合がある。

さらに、従来のＥＳＤ保護回路３２は、ＥＳＤイベント発生前の時点で、電源ノードに印加される電源電圧ＶＤＤの電位が一定以上に高い場合も誤動作が発生する可能性がある。この場合、ＲＣ時定数回路２４の出力信号ｎ１の電位が既に高いレベルにあるため、ＥＳＤイベント発生時に、ＲＣ時定数回路２４の出力信号ｎ１をＬ、検出信号ｎ０をＨとし、ＮＭＯＳＭＮ０をオンさせるには、電源ノードがより高い電圧まで上昇する必要がある。従って、ＥＳＤイベント発生時に、想定している過電圧でＮＭＯＳＭＮ０がオンせず、内部回路が破壊させるリスクがある。

特開２０１２−２５３２４１号公報

本発明の第１の目的は、前記従来技術の問題点を解消し、ＥＳＤイベント発生時に、過電圧が一定以上緩やかに印加された場合であっても、正しく動作することができるＥＳＤ保護回路を提供することにある。
本発明の第２の目的は、上記第１の目的に加えて、電源投入時に、電源電圧ＶＤＤが急峻なスルーレートで電源ノードに供給された場合であっても、誤動作しないＥＳＤ保護回路を提供することにある。
本発明の第３の目的は、上記第１および第２の目的に加えて、ＥＳＤイベント発生前の時点で、電源ノードに印加される電源電圧が一定以上に高い場合であっても、誤動作しないＥＳＤ保護回路を提供することにある。

上記目的を達成するために、本発明は、通常動作時の電源電圧よりも高いＥＳＤイベント発生時の過電圧が電源ノードに印加されたことを検出して検出信号を出力する過電圧検出回路と、
前記検出信号に応じて、前記過電圧が前記電源ノードに印加されたことが検出された場合に、前記電源ノードとグランドノードとを接続して前記電源ノードの電圧をクランプするクランプ回路と、
前記電源ノードに印加された電圧をモニタし、前記電源ノードに印加された電圧が一定電圧を超えたことを検出して一定電圧検出信号を出力する電圧モニタ回路と、
前記一定電圧検出信号に応じて、前記電源ノードに印加された電圧が前記一定電圧を超えていることが検出されている間、前記検出信号が、前記過電圧が前記電源ノードに印加されたことを表す状態となるように制御する検出信号制御回路とを備えることを特徴とするＥＳＤ保護回路を提供するものである。

ここで、前記過電圧検出回路は、
前記電源ノードと前記グランドノードとの間に直列に接続された抵抗素子および容量素子を含み、前記抵抗素子と前記容量素子との間から信号を出力するＲＣ時定数回路と、
前記ＲＣ時定数回路の出力信号を奇数回反転して前記検出信号として出力する、直列に接続された奇数個の第１のインバータとを備えることが好ましい。

また、前記過電圧検出回路は、
前記電源ノードと前記グランドノードとの間に直列に接続された容量素子および抵抗素子を含み、前記容量素子と前記抵抗素子との間から前記検出信号を出力するＲＣ時定数回路を備えることが好ましい。

前記過電圧検出回路は、さらに、前記ＲＣ時定数回路の出力信号を偶数回反転して前記検出信号として出力する、直列に接続された偶数個の第１のインバータを備えることが好ましい。

また、前記検出信号制御回路は、前記電源ノードに印加された電圧が前記一定電圧を超えていることが検出されている間、前記ＲＣ時定数回路の出力信号をプルダウンするプルダウン回路を含むことが好ましい。

また、前記検出信号制御回路は、前記電源ノードに印加された電圧が前記一定電圧を超えていることが検出されている間、前記ＲＣ時定数回路の出力信号をプルアップするプルアップ回路を備えることが好ましい。

また、前記電圧モニタ回路は、
第２の調整電圧に基づいて動作する第１のＮ型ＭＯＳトランジスタと、前記第２の調整電圧に基づいて動作し、前記第１のＮ型ＭＯＳトランジスタに流れる電流に比例したミラー電流を流す第２のＮ型ＭＯＳトランジスタと、前記ミラー電流を電圧に変換する抵抗素子とを含み、前記抵抗素子と前記第２のＮ型ＭＯＳトランジスタとの間の内部ノードから前記一定電圧検出信号を出力するカレントミラー回路と、
前記電源ノードの電圧を降下させて、前記通常動作時の電源電圧が前記電源ノードに供給されている時に前記カレントミラー回路の第１のＮ型ＭＯＳトランジスタが動作せず、かつ、前記一定電圧を超えた電圧が前記電源ノードに印加された時に前記カレントミラー回路の第１のＮ型ＭＯＳトランジスタが動作する前記第２の調整電圧を生成する第２の電圧調整回路とを備えることが好ましい。

また、前記第２の電圧調整回路は、前記電源ノードから、前記カレントミラー回路の第１のＮ型ＭＯＳトランジスタのドレインに向かって順方向に直列に接続された所定数のダイオードを備えることが好ましい。

また、前記第２の電圧調整回路は、前記電源ノードと前記カレントミラー回路の第１のＮ型ＭＯＳトランジスタのドレインとの間に直列に接続された所定数のダイオード接続されたＰ型ＭＯＳトランジスタを備えることが好ましい。
あるいは、前記電圧モニタ回路は、
第２の調整電圧に基づいて動作する第１のＰ型ＭＯＳトランジスタと、前記第２の調整電圧に基づいて動作し、前記第１のＰ型ＭＯＳトランジスタに流れる電流に比例したミラー電流を流す第２のＰ型ＭＯＳトランジスタと、前記ミラー電流を電圧に変換する抵抗素子とを含み、前記抵抗素子と前記第２のＰ型ＭＯＳトランジスタとの間の内部ノードから前記一定電圧検出信号を出力するカレントミラー回路と、
前記グランドノードの電圧を上昇させて、前記通常動作時の電源電圧が前記電源ノードに供給されている時に前記カレントミラー回路の第１のＰ型ＭＯＳトランジスタが動作せず、かつ、前記一定電圧を超えた電圧が前記電源ノードに印加された時に前記カレントミラー回路の第１のＰ型ＭＯＳトランジスタが動作する前記第２の調整電圧を生成する第２の電圧調整回路とを備えることが好ましい。
また、前記第２の電圧調整回路は、前記カレントミラー回路の第１のＰ型ＭＯＳトランジスタのドレインから、前記グランドノードに向かって順方向に直列に接続された所定数のダイオードを備えることが好ましい。
また、前記第２の電圧調整回路は、前記カレントミラー回路の第１のＰ型ＭＯＳトランジスタのドレインと前記グランドノードとの間に直列に接続された所定数のダイオード接続されたＮ型ＭＯＳトランジスタを備えることが好ましい。

さらに、前記電源ノードの電圧を降下させて、前記通常動作時の電源電圧が前記電源ノードに供給された電源投入時に前記過電圧検出回路が動作せず、かつ、前記過電圧が前記電源ノードに印加されたＥＳＤイベント発生時に前記過電圧検出回路が動作する第１の調整電圧を生成し、前記過電圧検出回路の電源電圧として供給する第１の電圧調整回路と、
前記過電圧が前記電源ノードに印加された場合に、前記過電圧検出回路が前記第１の調整電圧で動作するために下降する前記検出信号の電圧が、前記過電圧と等しくなるように補償する電圧補償回路とを備えることが好ましい。

また、前記第１の電圧調整回路は、前記電源ノードから、前記第１のインバータを構成するＰ型ＭＯＳトランジスタの基板およびソースに向かって順方向に直列に接続された所定数のダイオードを備えることが好ましい。

また、前記第１の電圧調整回路は、前記電源ノードと前記第１のインバータを構成するＰ型ＭＯＳトランジスタの基板およびソースとの間に直列に接続された所定数のダイオード接続されたＰ型ＭＯＳトランジスタを備えることが好ましい。

また、前記電圧補償回路は、
前記電源ノードと前記グランドノードとの間の電圧で動作し、前記検出信号を反転出力する第２のインバータと、
前記電源ノードと前記第１のインバータを構成するＰ型ＭＯＳトランジスタの基板およびソースとの間に接続され、前記電源ノードが基板に接続され、前記第２のインバータの出力信号がゲートに入力されたＰ型ＭＯＳトランジスタとを備えることが好ましい。

また、前記電圧補償回路は、
前記電源ノードと前記グランドノードとの間の電圧で動作し、前記検出信号を反転出力する第２のインバータと、
前記電源ノードと前記検出信号との間に接続され、前記電源ノードが基板に接続され、前記第２のインバータの出力信号がゲートに入力されたＰ型ＭＯＳトランジスタとを備えることが好ましい。

また、前記クランプ回路は、前記電源ノードと前記グランドノードとの間に接続され、前記検出信号がゲートに入力されたＮ型ＭＯＳトランジスタを備えることが好ましい。

本発明によれば、ＥＳＤイベント発生時に、過電圧が印加されて電源ノードが一定以上緩やかに立ち上がった場合であっても、電圧モニタ回路が電源ノードの電圧をモニタしているため、ＥＳＤイベント発生時に、過電圧が印加されて電源ノードの電圧が一定電圧を超えると、検出信号が、過電圧が電源ノードに印加されたことを表す状態となるため、正しく動作し、内部回路を保護することができる。

また、本発明によれば、電源投入時に、電源電圧が供給されて電源ノードが急峻に立ち上がった場合であっても、過電圧検出回路の電源電圧として、通常動作時の電源電圧が電源ノードに供給された電源投入時に過電圧検出回路が動作しない第１の調整電圧が第１の電圧調整回路から供給されているため、過電圧検出回路が誤動作することはなく、大電流が流れることはない。

さらに、本発明によれば、ＥＳＤイベント発生前の時点で、電源ノードに印加される電源電圧が一定以上に高い場合であっても、前述のように、ＥＳＤイベント発生時に、過電圧が印加されて電源ノードの電圧が一定電圧を超えると、検出信号が、過電圧が電源ノードに印加されたことを表す状態となり、クランプ回路が動作する。従って、この場合も正しく動作し、内部回路を保護することができる。

本発明のＥＳＤ保護回路の構成を表す一実施形態の回路図である。 図１に示す過電圧検出回路の構成を表す別の例の回路図である。 図１に示す過電圧検出回路の構成を表す別の例の回路図である。 本発明のＥＳＤ保護回路の構成を表す別の例の回路図である。 図１に示す第１および第２の電圧調整回路の別の例の回路図である。 図１に示すＥＳＤ保護回路の、電源投入時の動作概念を表す一例のグラフである。 （Ａ）および（Ｂ）は、それぞれ、図１３に示す従来のＥＳＤ保護回路の場合、および、図１に示すＥＳＤ保護回路において、電圧モニタ回路および検出信号制御回路を備えていない場合の動作を表す一例の概念図である。 （Ａ）および（Ｂ）は、それぞれ、本発明を、図１３に示す従来のＥＳＤ保護回路に適用した場合、および、図１に示す本発明のＥＳＤ保護回路の場合の動作を表す一例の概念図である。 従来の電圧トリガ型のＥＳＤ保護回路の構成を表す一例の回路図である。 図９に示すＥＳＤ保護回路を構成するＧＧＮＭＯＳの電流電圧特性を表す一例のグラフである。 アクティブクランプ型のＥＳＤ保護回路の動作を表す一例のグラフである。 電圧トリガ（ＧＧＮＭＯＳ）型のＥＳＤ保護回路の動作を表す一例のグラフである。 従来のアクティブクランプ型のＥＳＤ保護回路の構成を表す一例の回路図である。 図１３に示すＥＳＤ保護回路の動作を表す一例のグラフである。 図１３に示すＥＳＤ保護回路の動作を表す一例の概念図である。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のＥＳＤ保護回路を詳細に説明する。

図１は、本発明のＥＳＤ保護回路の構成を表す一実施形態の回路図である。同図に示すＥＳＤ保護回路１０は、図１３に示す従来のＥＳＤ保護回路３２に対して本発明を適用したものであり、さらに、第１の電圧調整回路１６と、電圧補償回路１８と、電圧モニタ回路２０と、検出信号制御回路２２とを備えている。
つまり、ＥＳＤ保護回路１０は、過電圧検出回路１２と、クランプ回路１４と、第１の電圧調整回路１６と、電圧補償回路１８と、電圧モニタ回路２０と、検出信号制御回路２２とによって構成されている。

なお、過電圧検出回路１２およびクランプ回路１４の構成は、従来のＥＳＤ保護回路３２と同じであるから、その詳細な説明は省略する。

つまり、過電圧検出回路１２は、通常動作時の電源電圧ＶＤＤ、例えば、１．１Ｖよりも高い、ＥＳＤイベント発生時の過電圧、例えば、３Ｖが電源ノードに印加されたことを検出して検出信号ｎ０を出力するものであり、抵抗素子Ｒおよび容量素子ＣからなるＲＣ時定数回路２４と、ＰＭＯＳＭＰ１およびＮＭＯＳＭＮ１からなるインバータ２６とによって構成されている。

クランプ回路１４は、検出信号ｎ０に応じて、過電圧が電源ノードに印加されたことが検出された場合に、電源ノードとグランドノードとを接続して、電源ノードに印加された過電圧による大電流をグランドノードに流して電源ノードの電圧をクランプし、電源電圧ＶＤＤで動作する内部回路を保護するものであり、ＮＭＯＳＭＮ０によって構成されている。

続いて、第１の電圧調整回路１６は、電源ノードの電圧を降下させて、通常動作時の電源電圧ＶＤＤが電源ノードに供給された電源投入時にＰＭＯＳＭＰ１が動作せず（オフ）、かつ、過電圧が電源ノードに印加されたＥＳＤイベント発生時にＰＭＯＳＭＰ１が動作（オン）する第１の調整電圧を生成し、インバータ２６の電源電圧として、ＰＭＯＳＭＰ１の基板およびソースに供給するものである。
第１の電圧調整回路１６は、直列に接続されたダイオードＤ１によって構成されている。
ダイオードＤ１は、電源ノードから、インバータ２６のＰＭＯＳＭＰ１の基板およびソースに向かって順方向に接続されている。

第１の電圧調整回路１６による降下電圧は、電源電圧ＶＤＤ、ＰＭＯＳＭＰ１のしきい値電圧Ｖｔｈ、ＥＳＤイベント発生時に保護を開始させようとする過電圧Ｖｅｓｄ等に応じて適宜決定されるべきものであり、ダイオードＤ１の段数に応じて適宜変更することができる。
第１の調整電圧が、しきい値電圧Ｖｔｈよりも低くなれば、ＰＭＯＳＭＰ１は動作しない。従って、降下電圧は、（ＶＤＤ−Ｖｔｈ）よりも大きくする必要がある。しかし、降下電圧を大きくしすぎると、過電圧Ｖｅｓｄが電源ノードに印加された場合にもＰＭＯＳＭＰ１が動作しなくなる。従って、降下電圧は、（Ｖｅｓｄ−Ｖｔｈ）よりも小さくする必要がある。
例えば、電源電圧ＶＤＤ＝１．１Ｖ、しきい値電圧Ｖｔｈ＝０．６Ｖ、過電圧Ｖｅｓｄ＝３Ｖの場合、降下電圧は、（ＶＤＤ−Ｖｔｈ）＝１．１−０．６＝０．５Ｖよりも大きく、かつ、（Ｖｅｓｄ−Ｖｔｈ）＝３−０．６＝２．４Ｖよりも小さくする。

続いて、電圧補償回路１８は、ＥＳＤイベント発生時の過電圧が電源ノードに印加された場合に、インバータ２６が第１の調整電圧で動作するために下降する検出信号ｎ０の電圧が、ＥＳＤイベント発生時の過電圧と等しくなるように補償するものであり、インバータＩＮＶと、ＰＭＯＳＭＰ２とによって構成されている。

インバータＩＮＶは、電源ノードとグランドノードとの間の電圧で動作するものであり、内部ノードｎ０に出力されるインバータ２６の出力信号、つまり、検出信号ｎ０が入力されている。インバータＩＮＶは、検出信号ｎ０を反転出力する。

ＰＭＯＳＭＰ２は、電源ノードとＰＭＯＳＭＰ１の基板およびソースとの間に接続されている。ＰＭＯＳＭＰ２の基板は電源ノードに接続され、そのゲートには、内部ノードｎ２に出力されるインバータＩＮＶの出力信号、つまり、検出信号ｎ０の反転信号ｎ２が入力されている。

続いて、電圧モニタ回路２０は、電源ノードに印加された電圧をモニタし、ＥＳＤイベントの発生時に電源ノードに印加された電圧が一定電圧を超えたことを検出して一定電圧検出信号Ｎｖｄを出力するものであり、第２の電圧調整回路２８と、カレントミラー回路３０とによって構成されている。

カレントミラー回路３０は、第２の電圧調整回路２８によって生成される第２の調整電圧に基づいて動作するＮＭＯＳＭＮ２１と、第２の調整電圧に基づいて動作し、ＮＭＯＳＭＮ２１に流れる電流に比例したミラー電流を流すＮＭＯＳＭＮ２２と、ミラー電流を電圧に変換する抵抗素子Ｒｐｕとによって構成されている。
ＮＭＯＳＭＮ２１，ＭＮ２２のソースはグランドノードに接続され、ゲートはＮＭＯＳＭＮ２１のドレイン（内部ノードＮｃｍ）に接続されている。抵抗素子Ｒｐｕは、電源ノードと、ＮＭＯＳＭＮ２２のドレイン（内部ノードＮｖｄ）との間に接続されている。
抵抗素子ＲｐｕとＮＭＯＳＭＮ２２のドレインとの間の内部ノードＮｖｄから、カレントミラー回路３０の出力信号として一定電圧検出信号Ｎｖｄが出力される。

第２の電圧調整回路２８は、電源ノードの電圧を降下させて、通常動作時の電源電圧ＶＤＤが電源ノードに供給されている時に、カレントミラー回路３０のＮＭＯＳＭＮ２１，ＭＮ２２が動作せず（オフ）、かつ、一定電圧を超えた電圧が電源ノードに印加されたＥＳＤイベント発生時に、カレントミラー回路３０のＮＭＯＳＭＮ２１，ＭＮ２２が動作する（オン）第２の調整電圧を生成し、カレントミラー回路３０に供給するものである。
第２の電圧調整回路２８は、直列に接続されたダイオードＤ２によって構成されている。
ダイオードＤ２は、電源ノードから、カレントミラー回路３０のＮＭＯＳＭＮ２１のドレインに向かって順方向に接続されている。

第２の電圧調整回路２８による降下電圧は、電源電圧ＶＤＤ、ＮＭＯＳＭＮ２１，ＭＮ２２のしきい値電圧、ＥＳＤイベント発生時に保護を開始させようとする過電圧Ｖｅｓｄ等に応じて適宜決定されるべきものであり、ダイオードＤ２の段数に応じて適宜変更することができる。
ＮＭＯＳＭＮ２１，ＭＮ２２のドレインの電圧が、しきい値電圧Ｖｔｈよりも低くなれば、ＮＭＯＳＭＮ２１，ＭＮ２２は動作しない。電源ノードに電源電圧ＶＤＤが印加されている場合、ＮＭＯＳＭＮ２１，ＭＮ２２は動作させてはならないから、降下電圧は、（ＶＤＤ−Ｖｔｈ）よりも大きくする必要がある。一方、電源ノードの電圧が一定電圧Ｖｃｏｎｓｔを超えた場合、ＮＭＯＳＭＮ２１，ＭＮ２２を動作させる必要があるから、降下電圧は、（Ｖｃｏｎｓｔ−Ｖｔｈ）よりも小さくする必要がある。
例えば、電源電圧ＶＤＤ＝１．１Ｖ、しきい値電圧Ｖｔｈ＝０．６Ｖ、一定電圧Ｖｃｏｎｓｔ＝２Ｖの場合、降下電圧は、（ＶＤＤ−Ｖｔｈ）＝１．１−０．６＝０．５Ｖよりも大きく、かつ、（Ｖｃｏｎｓｔ−Ｖｔｈ）＝２−０．６＝１．４Ｖよりも小さくする。

検出信号制御回路２２は、電圧モニタ回路２０から出力された一定電圧検出信号Ｎｖｄに応じて、電源ノードに印加された電圧が一定電圧を超えていることが検出されている間、内部ノードｎ１は、電源ノードが遅く立ち上がって、従来回路では、内部ノードｎ１がＨとなる場合でも、強制的にＬになり、検出信号ｎ０が、過電圧が電源ノードに印加されたことを表す状態、本実施形態ではＨとなるように制御するものであり、本実施形態では、プルダウン回路によって構成されている。

プルダウン回路２２は、電源ノードに印加された電圧が一定電圧を超えていることが検出されている間、ＲＣ時定数回路２４の出力信号ｎ１をプルダウンするものであり、インバータＩＮＶｐｄと、ＮＭＯＳＭＮ３とによって構成されている。
インバータＩＮＶｐｄには、一定電圧検出信号Ｎｖｄが入力されている。インバータＩＮＶｐｄは、一定電圧検出信号Ｎｖｄを反転出力する。
ＮＭＯＳＭＮ３は、ＲＣ時定数回路２４の出力信号ｎ１と、グランドノードとの間に接続されている。ＮＭＯＳＭＮ３のゲートには、インバータＩＮＶｐｄの出力信号Ｎｐｄが入力されている。

次に、ＥＳＤ保護回路１０の動作を説明する。

まず、電源投入時に、電源電圧ＶＤＤが供給されて電源ノードが一定以上緩やかに立ち上がった場合の動作は、図１３に示す従来のＥＳＤ保護回路３２の場合と同じである。

続いて、電源投入時に、電源電圧ＶＤＤが供給されて電源ノードが急峻に立ち上がった場合、ＲＣ時定数回路２４の出力信号ｎ１は、ＲＣ時定数回路２４の作用によって電源ノードよりも緩やかに立ち上がる。そのため、ＲＣ時定数回路２４の出力信号ｎ１は、ＲＣ時定数回路２４の時定数ＲＣに相当する時間、Ｌになるが、ＰＭＯＳＭＰ１の基板およびソースには、第１の電圧調整回路１６から第１の調整電圧が供給されるため、ＰＭＯＳＭＰ１はオンしない。つまり、検出信号ｎ０はＬであり、ＮＭＯＳＭＮ０はオフ、インバータＩＮＶの出力信号ｎ２はＨ、ＰＭＯＳＭＰ２はオフである。

従って、ＥＳＤ保護回路１０は、電源投入時に、電源電圧ＶＤＤが供給されて電源ノードが急峻に立ち上がった場合であっても、誤動作することはなく、大電流が流れることはない。

続いて、時定数ＲＣに相当する時間が経過した後の通常動作時に、電源電圧ＶＤＤが電源ノードに供給されているとき、容量素子Ｃは電源電圧ＶＤＤに充電されている。そのため、内部ノードｎ１はＨ、ＰＭＯＳＭＰ１はオフ、ＮＭＯＳＭＮ１はオンであり、検出信号ｎ０はＬ、ＮＭＯＳＭＮ０はオフ、インバータＩＮＶの出力信号ｎ２はＨ、ＰＭＯＳＭＰ２はオフである。

また、第２の調整電圧は、第２の電圧調整回路２８によって、電源電圧ＶＤＤから降下されて、カレントミラー回路３０のＮＭＯＳＭＮ２１，ＭＮ２２が動作しない電圧となっている。そのため、カレントミラー回路３０のＮＭＯＳＭＮ２１，ＭＮ２２はオフ、一定電圧検出信号Ｎｖｄは、Ｈである。一定電圧検出信号Ｎｖｄは、検出信号制御回路２２のインバータＩＮＶｐｄによって反転されてインバータＩＮＶｐｄの出力信号ＮｐｄはＬであり、ＮＭＯＳＭＮ３はオフである。

従って、ＥＳＤ保護回路１０では、通常動作時に、電源電圧ＶＤＤが供給されているとき、検出信号制御回路２２のＮＭＯＳＭＮ３の出力信号は、ＲＣ時定数回路２４の出力信号ｎ１、つまり、検出信号ｎ０には何ら影響を与えない。

一方、図６のグラフの上側に示すように、ＥＳＤイベント発生時に、過電圧が印加されて電源ノードが急峻に立ち上がった場合、この例では、電源ノードが１ｎｓで３．０Ｖまで急峻に立ち上がった場合、ＲＣ時定数回路２４の出力信号ｎ１は、ＲＣ時定数回路２４の作用によって電源ノードよりも緩やかに立ち上がる。そのため、ＲＣ時定数回路２４の出力信号ｎ１は、ＲＣ時定数回路２４の時定数ＲＣに相当する時間、Ｌになる。ＰＭＯＳＭＰ１の基板およびソースに供給される第１の調整電圧は、ＰＭＯＳＰＭ１が動作するのに十分高い電圧であるから、ＰＭＯＳＭＰ１はオン、ＮＭＯＳＭＮ１はオフとなり、検出信号ｎ０は、時定数ＲＣに相当する時間、Ｈになり、ＮＭＯＳＭＮ０はオンする。

従って、ＥＳＤ保護回路１０は、ＥＳＤイベント発生時に、過電圧が印加されて、電源ノードが急峻に立ち上がった場合、電源ノードに印加された過電圧による大電流がＮＭＯＳＭＮ０を介してグランドノードに流れ、電源ノードの電圧がクランプされることにより、電源電圧ＶＤＤで動作する内部回路を保護することができる。

また、検出信号ｎ０がＨになると、インバータＩＮＶの出力信号ｎ２はＬとなり、ＰＭＯＳＭＰ２がオンする。そのため、ＰＭＯＳＭＰ１の基板およびソースには、ＰＭＯＳＭＰ２を介して過電圧が供給され、検出信号ｎ０のＨは過電圧と等しい電圧となる。
従って、ＮＭＯＳＭＮ０の駆動能力を従来のＥＳＤ保護回路３２のＮＭＯＳＭＮ０と同等にまで高めることができる。

また、同図のグラフの下側に示すように、ＥＳＤイベント発生時に、過電圧が印加されて電源ノードが一定以上緩やかに立ち上がった場合、この例では、電源ノードが１０μｓで３．０Ｖまで緩やかに立ち上がった場合、前述のように、ＲＣ時定数回路２４の出力信号ｎ１の電位は、電源ノードの電圧の変化に追従して変化する。この場合、電圧モニタ回路２０および検出信号制御回路２２がないとすると、ＲＣ時定数回路２４の出力信号ｎ１はＨ、検出信号ｎ０はＬを維持するため、ＮＭＯＳＭＮ０はオンしない。

しかし、電源ノードに印加された電圧が一定電圧を超えると、第２の電圧調整回路２８により生成される第２の調整電圧は、カレントミラー回路３０を構成するＮＭＯＳＭＮ２１，ＭＮ２２のしきい値電圧Ｖｔｈも大きい電圧となる。この場合、カレントミラー回路３０が動作し、一定電圧検出信号ＮｖｄはＬ、検出信号制御回路２２のインバータＩＮＶｐｄの出力信号ＮｐｄはＨとなり、ＮＭＯＳＭＮ３がオンする。従って、ＲＣ時定数回路２４の出力信号ｎ１の電位は、ＮＭＯＳＭＮ３によって放電されてＬ、つまり、検出信号ｎ０はＨとなり、ＮＭＯＳＭＮ０はオンする。

これ以後の動作は、ＥＳＤイベント発生時に、電源ノードが急峻に立ち上がった場合と同じである。

従って、ＥＳＤ保護回路１０は、ＥＳＤイベント発生時に、過電圧が印加されて電源ノードが一定以上緩やかに立ち上がった場合であっても正しく動作し、電源ノードに印加された過電圧による大電流がＮＭＯＳＭＮ０を介してグランドノードに流れ、電源ノードの電圧がクランプされることにより、電源電圧ＶＤＤで動作する内部回路を保護することができる。

また、ＥＳＤ保護回路１０は、ＥＳＤイベント発生前の時点で、電源ノードに印加される電源電圧ＶＤＤが一定以上に高い場合であっても、上記のように、ＥＳＤイベント発生時に、過電圧が印加されて電源ノードの電圧が一定電圧を超えると、検出信号ｎ０はＨとなり、ＮＭＯＳＭＮ０はオンする。従って、この場合も、ＥＳＤ保護回路１０は正しく動作し、内部回路を保護することができる。

なお、本発明のＥＳＤ保護回路の各構成要素は、図示例の構成のものに限定されない。
例えば、図１に示す過電圧検出回路１２のインバータ２６の個数は１個に限らず、直列に接続された奇数個のインバータ２６を使用してもよい。この場合、ＲＣ時定数回路２４の出力信号ｎ１は、奇数個のインバータ２６により奇数回反転されて検出信号ｎ０として出力される。

また、図２に示すように、過電圧検出回路１２Ｂを、容量素子Ｃおよび抵抗素子ＲからなるＲＣ時定数回路２４Ｂのみによって構成することもできる。
ＲＣ時定数回路２４Ｂの容量素子Ｃおよび抵抗素子Ｒは、電源ノードとグランドノードとの間に直列に接続されている。この場合、ＲＣ時定数回路２４の出力信号ｎ１は、検出信号ｎ０と同じになる。
なお、同図に示す過電圧検出回路１２Ｂにはインバータ２６がないため、第１の電圧調整回路１６および電圧補償回路１８を設けることはできない。

また、図３に示すように、過電圧検出回路１２Ｃは、図２に示す過電圧検出回路１２Ｂにおいて、さらに、直列に接続された２つのインバータ２６Ａ，２６Ｂを備えていてもよい。インバータ２６Ａ，２６Ｂの構成は、図１に示すインバータ２６と同じである。
前段のインバータ２６Ａには、ＲＣ時定数回路２４Ｂの出力信号ｎ１が入力されている。インバータ２６Ａ，２６Ｂは、ＲＣ時定数回路２４の出力信号ｎ１を２回反転して、検出信号ｎ０として出力する。
図３に示す過電圧検出回路１２Ｃのインバータの個数は２個に限らず、直列に接続された偶数個のインバータ２６を使用してもよい。この場合、ＲＣ時定数回路２４Ｂの出力信号ｎ１は、偶数個のインバータ２６により偶数回反転されて検出信号ｎ０として出力される。

なお、図２，３に示す過電圧検出回路１２Ｂ，１２Ｃの場合、検出信号制御回路２２は、プルアップ回路によって構成される。プルアップ回路は、一定電圧検出信号Ｎｖｄに応じて、電源ノードに印加された電圧が一定電圧を超えていることが検出されている間、ＲＣ時定数回路２４Ｂの出力信号ｎ１をプルアップするものである。
また、プルダウン回路を用いて、検出信号ｎ０をプルダウンする構成としてもよい。同様に、図１に示す過電圧検出回路１２の場合、プルアップ回路を用いて、検出信号ｎ０をプルアップする構成としてもよい。

また、ＰＭＯＳＭＰ２は、図４に示すように、電源ノードと検出信号ｎ０との間に接続してもよい。この場合も同様に、ＥＳＤイベント発生時に、検出信号ｎ０が、時定数ＲＣに相当する時間、Ｈになったときに、検出信号ｎ０の電圧を従来のＥＳＤ保護回路３２と同等の電圧まで高めることができ、ＮＭＯＳＭＮ０の駆動能力を従来のＥＳＤ保護回路３２のＮＭＯＳＭＮ０と同等にまで高めることができる。

また、第１の電圧調整回路１６は、ダイオードＤ１の代わりに、図５に示すように、所定数のダイオード接続されたＰＭＯＳを使用してもよい。同図に示す第１の電圧調整回路は、電源ノードとＰＭＯＳＭＰ１の基板およびソースとの間に直列に接続された３つのＰＭＯＳによって構成されている。全てのＰＭＯＳの基板は電源ノードに接続され、各々のＰＭＯＳのゲートは、自分自身のドレインに接続されている。
第２の電圧調整回路２８についても同様である。

次に、ＥＳＤ保護回路１０に対して、電源ノードに印加される電圧およびその立ち上がり時間を変化させて、ＮＭＯＳＭＮ０に流れる電流のシミュレーションを行った結果について説明する。

表１〜４は、通常動作時の電源電圧ＶＤＤを１．１Ｖ、ＥＳＤイベント発生時の過電圧を３．０Ｖ、電圧モニタ回路２０によって検出される一定電圧を２．０Ｖとして、（１）本発明を、図１３に示す従来のＥＳＤ保護回路３２に適用した場合（図１に示すＥＳＤ保護回路１０において、第１の電圧調整回路１６および電圧補償回路１８を備えていない場合）、（２）図１に示す本実施形態のＥＳＤ保護回路１０の場合、（３）従来のＥＳＤ保護回路３２の場合、（４）図１に示すＥＳＤ保護回路１０において、電圧モニタ回路２０および検出信号制御回路２２を備えていない場合について、ＮＭＯＳＭＮ０に流れる電流のシミュレーションを行った結果である。

表１〜４に示すように、本発明を適用していないＥＳＤ保護回路の場合（３および４）、電源ノードの立ち上がり時間が遅いと（表１〜４において、立ち上がり時間が１０μｓの場合）、電源ノードに印加される電圧が２．０Ｖ以上となっても、ＮＭＯＳＭＮ０に電流が全く流れていない。つまり、電源ノードが一定以上緩やかに立ち上がった場合には、電源ノードに印加される電圧が、２．０Ｖ以上という比較的高い電圧となっても、クランプ回路１４が全く動作しないことが分かる。

つまり、本発明を適用していないＥＳＤ保護回路の場合（３および４）、図７（Ａ）および（Ｂ）の概念図の右上に示すように、電源ノードに印加される電圧が一定電圧を超えた場合であっても、電源ノードに印加される電圧が一定以上緩やかに立ち上がった場合、ＥＳＤ保護回路１０が正しく動作せず（Ｏｆｆ）、内部回路が破壊される場合がある。
また、本発明を適用していないＥＳＤ保護回路の場合（３）、図７（Ａ）の概念図の左下に示すように、通常動作時の電源電圧ＶＤＤが電源ノードに供給された場合であっても、電源ノードに供給される電源電圧ＶＤＤが急峻に立ち上がった場合、ＥＳＤ保護回路が誤動作して（Ｔｒｉｇｇｅｒ）大電流が流れる場合がある。

これに対し、本発明を適用したＥＳＤ保護回路の場合（１および２）、２．０Ｖ以上の高い電圧が電源ノードに印加されると、電源ノードに印加される電圧の立ち上がり時間に係わらず、ＮＭＯＳＭＮ０に電流が流れている。つまり、電源ノードに印加される電圧が、電圧モニタ回路２０によって検出される一定電圧である２．０Ｖ以上になれば、電源ノードが一定以上緩やかに立ち上がった場合であっても、クランプ回路１４が正常に動作することが分かる。

つまり、本発明を適用したＥＳＤ保護回路の場合（１および２）、図８（Ａ）および（Ｂ）の概念図の上側に示すように、電源ノードに印加される電圧が一定電圧を超えると、電源ノードに印加される電圧の立ち上がり時間に係わらず、ＥＳＤ保護回路１０が動作して（Ｔｒｉｇｇｅｒ）、内部回路を保護することができる。
また、本発明を適用したＥＳＤ保護回路の場合（２）、図８（Ｂ）の概念図の左下に示すように、通常動作時の電源電圧ＶＤＤが電源ノードに供給された場合、電源ノードに供給される電源電圧ＶＤＤが急峻に立ち上がった場合であっても、ＥＳＤ保護回路１０は動作せず（Ｏｆｆ）、大電流が流れることはない。

また、ＥＳＤ保護回路１０にはデッド・ウィンドウの懸念がない、リークコントロールがしやすい、第１の電圧調整回路１６を構成するダイオードＤ１のサイズは小さいため、面積インパクトが小さい等の利点がある。

以下、デッド・ウィンドウについて簡単に説明する。
従来のＥＳＤ保護回路として、図９に示すように、電圧トリガ型のＥＳＤ保護回路が知られている。同図に示すＥＳＤ保護回路は、ＧＧＮＭＯＳ（Gate Grounded NMOS）と呼ばれるＮＭＯＳによって構成されている。
ＧＧＮＭＯＳは、電源ノードとグランドノードとの間に接続され、ゲートがグランドノードに接続されている。

図１０は、図９に示すＥＳＤ保護回路を構成するＧＧＮＭＯＳの電流電圧特性を表すグラフである。同図に示すグラフの縦軸は、ＧＧＮＭＯＳのソース・ドレイン電流（ＥＳＤ電流）（Ｉ）、横軸は、ＧＧＮＭＯＳのソース・ドレイン電圧（電源電圧）（Ｖ）を表す。
このグラフに示すように、ＧＧＮＭＯＳは、ＥＳＤイベント発生時にオフしており、電源ノードに印加された過電圧による電流が増加するに従って電源ノードの電圧が第１の所定の電圧Ｖｔ０から上昇する。そして、過電圧による電流が所定の電流値Ｉｔ１になると、電源ノードの電圧がＧＧＮＭＯＳの寄生バイポーラトランジスタのターンオン電圧Ｖｔ１に到達して、ＧＧＮＭＯＳの寄生バイポーラトランジスタがオンする。これにより、電源ノードとグランドノートとがＧＧＮＭＯＳを介して接続され、電源ノードに印加された過電圧による電流が、ＧＧＮＭＯＳを介してグランドノードに流れて電源ノードの電圧がクランプされる。

しかし、電圧トリガ型のＧＧＮＭＯＳには、ＥＳＤイベント発生時に、ＧＧＮＭＯＳの寄生バイポーラトランジスタがターンオンしない程度の電流が電源ノードに流入した場合、電源ノードの電圧が、ＧＧＮＭＯＳの寄生バイポーラトランジスタのターンオン電圧Ｖｔ１まで上昇せず、トリガがかからずに電源電圧が高電圧となったままの状態が続くと、電源電圧で動作する内部回路の破壊に至るリスクがある。すなわち、電源電圧が、絶対最大定格より高いものの、ターンオン電圧Ｖｔ１よりは低く、ＥＳＤ電流も、電流値Ｉｔ１より低い場合、寄生バイポーラトランジスタがオンしない状態で、電圧がかかり続ける、デッド・ウィンドウという領域があり、ＧＧＮＭＯＳの構造上の問題である。このように、内部回路（被保護素子）が破壊されるというリスクがあると共に、ＧＧＮＭＯＳも破壊されるリスクがある。

また、ＧＧＮＭＯＳは、電圧トリガ型のＥＳＤ保護回路であり、本発明の要請を満たすように見える。しかし、電圧トリガ型のＥＳＤ保護回路は、クランプ回路として、寄生バイポーラトランジスタを動作させるため、図１１のグラフに示すように、低電流領域でのクランプ電圧が高く、しかも、レイアウト面積も大きいため、プロセスと共に保護電圧の低電圧化が進んだ現在では、有効な手段ではない。図１１は、電圧トリガ型のＥＳＤ保護回路の動作を表したものであり、縦軸はクランプ回路に流れる電流（Ａ）、横軸は電源のノードに印加される電圧（Ｖ）である。

これに対し、本発明に係るアクティブクランプ型のＥＳＤ保護回路は、クランプ回路として、ＭＯＳを動作させるため、図１２のグラフに示すように、クランプ電圧を低く設定することができ、レイアウト面積も小さい。図１２は、アクティブクランプ型のＥＳＤ保護回路の動作を表したものであり、縦軸はクランプ回路に流れる電流（Ａ）、横軸は電源ノードに印加される電圧（Ｖ）である。そのため、アクティブクランプ型のＥＳＤ保護回路を採用しつつ、高電圧でトリガする機構を取り入れる必要がある。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０、３２ ＥＳＤ保護回路
１２、１２Ｂ、１２Ｃ 過電圧検出回路
１４ クランプ回路
１６ 第１の電圧調整回路
１８ 電圧補償回路
２０ 電圧モニタ回路
２２ 検出信号制御回路
２４、２４Ｂ ＲＣ時定数回路
２６、ＩＮＶ、ＩＮＶｐｄ インバータ
２８ 第２の電圧調整回路
３０ カレントミラー回路
ＭＰ１、ＭＰ２ ＰＭＯＳ
ＭＮ０、ＭＮ１、ＭＮ２１、ＭＮ２２、ＭＮ３、ＧＧＮＭＯＳ ＮＭＯＳ
Ｒ、Ｒｐｕ 抵抗素子
Ｃ 容量素子
Ｄ１、Ｄ２ ダイオード
ＶＤＤ 電源電圧
ＶＳＳ グランド電圧

Claims (18)

1. 通常動作時の電源電圧よりも高いＥＳＤイベント発生時の過電圧が電源ノードに印加されたことを検出して検出信号を出力する過電圧検出回路と、
   前記検出信号に応じて、前記過電圧が前記電源ノードに印加されたことが検出された場合に、前記電源ノードとグランドノードとを接続して前記電源ノードの電圧をクランプするクランプ回路と、
   前記電源ノードに印加された電圧をモニタし、前記電源ノードに印加された電圧が一定電圧を超えたことを検出して一定電圧検出信号を出力する電圧モニタ回路と、
   前記一定電圧検出信号に応じて、前記電源ノードに印加された電圧が前記一定電圧を超えていることが検出されている間、前記検出信号が、前記過電圧が前記電源ノードに印加されたことを表す状態となるように制御する検出信号制御回路とを備えることを特徴とするＥＳＤ保護回路。
2. 前記過電圧検出回路は、
   前記電源ノードと前記グランドノードとの間に直列に接続された抵抗素子および容量素子を含み、前記抵抗素子と前記容量素子との間から信号を出力するＲＣ時定数回路と、
   前記ＲＣ時定数回路の出力信号を奇数回反転して前記検出信号として出力する、直列に接続された奇数個の第１のインバータとを備える請求項１に記載のＥＳＤ保護回路。
3. 前記過電圧検出回路は、
   前記電源ノードと前記グランドノードとの間に直列に接続された容量素子および抵抗素子を含み、前記容量素子と前記抵抗素子との間から前記検出信号を出力するＲＣ時定数回路を備える請求項１に記載のＥＳＤ保護回路。
4. 前記過電圧検出回路は、さらに、前記ＲＣ時定数回路の出力信号を偶数回反転して前記検出信号として出力する、直列に接続された偶数個の第１のインバータを備える請求項３に記載のＥＳＤ保護回路。
5. 前記検出信号制御回路は、前記電源ノードに印加された電圧が前記一定電圧を超えていることが検出されている間、前記ＲＣ時定数回路の出力信号をプルダウンするプルダウン回路を含む請求項２に記載のＥＳＤ保護回路。
6. 前記検出信号制御回路は、前記電源ノードに印加された電圧が前記一定電圧を超えていることが検出されている間、前記ＲＣ時定数回路の出力信号をプルアップするプルアップ回路を備える請求項３または４に記載のＥＳＤ保護回路。
7. 前記電圧モニタ回路は、
   第２の調整電圧に基づいて動作する第１のＮ型ＭＯＳトランジスタと、前記第２の調整電圧に基づいて動作し、前記第１のＮ型ＭＯＳトランジスタに流れる電流に比例したミラー電流を流す第２のＮ型ＭＯＳトランジスタと、前記ミラー電流を電圧に変換する抵抗素子とを含み、前記抵抗素子と前記第２のＮ型ＭＯＳトランジスタとの間の内部ノードから前記一定電圧検出信号を出力するカレントミラー回路と、
   前記電源ノードの電圧を降下させて、前記通常動作時の電源電圧が前記電源ノードに供給されている時に前記カレントミラー回路の第１のＮ型ＭＯＳトランジスタが動作せず、かつ、前記一定電圧を超えた電圧が前記電源ノードに印加された時に前記カレントミラー回路の第１のＮ型ＭＯＳトランジスタが動作する前記第２の調整電圧を生成する第２の電圧調整回路とを備える請求項１〜６のいずれか１項に記載のＥＳＤ保護回路。
8. 前記第２の電圧調整回路は、前記電源ノードから、前記カレントミラー回路の第１のＮ型ＭＯＳトランジスタのドレインに向かって順方向に直列に接続された所定数のダイオードを備える請求項７に記載のＥＳＤ保護回路。
9. 前記第２の電圧調整回路は、前記電源ノードと前記カレントミラー回路の第１のＮ型ＭＯＳトランジスタのドレインとの間に直列に接続された所定数のダイオード接続されたＰ型ＭＯＳトランジスタを備える請求項７に記載のＥＳＤ保護回路。
10. 前記電圧モニタ回路は、
    第２の調整電圧に基づいて動作する第１のＰ型ＭＯＳトランジスタと、前記第２の調整電圧に基づいて動作し、前記第１のＰ型ＭＯＳトランジスタに流れる電流に比例したミラー電流を流す第２のＰ型ＭＯＳトランジスタと、前記ミラー電流を電圧に変換する抵抗素子とを含み、前記抵抗素子と前記第２のＰ型ＭＯＳトランジスタとの間の内部ノードから前記一定電圧検出信号を出力するカレントミラー回路と、
    前記グランドノードの電圧を上昇させて、前記通常動作時の電源電圧が前記電源ノードに供給されている時に前記カレントミラー回路の第１のＰ型ＭＯＳトランジスタが動作せず、かつ、前記一定電圧を超えた電圧が前記電源ノードに印加された時に前記カレントミラー回路の第１のＰ型ＭＯＳトランジスタが動作する前記第２の調整電圧を生成する第２の電圧調整回路とを備える請求項１〜６のいずれか１項に記載のＥＳＤ保護回路。
11. 前記第２の電圧調整回路は、前記カレントミラー回路の第１のＰ型ＭＯＳトランジスタのドレインから、前記グランドノードに向かって順方向に直列に接続された所定数のダイオードを備える請求項１０に記載のＥＳＤ保護回路。
12. 前記第２の電圧調整回路は、前記カレントミラー回路の第１のＰ型ＭＯＳトランジスタのドレインと前記グランドノードとの間に直列に接続された所定数のダイオード接続されたＮ型ＭＯＳトランジスタを備える請求項１０に記載のＥＳＤ保護回路。
13. さらに、前記電源ノードの電圧を降下させて、前記通常動作時の電源電圧が前記電源ノードに供給された電源投入時に前記過電圧検出回路が動作せず、かつ、前記過電圧が前記電源ノードに印加されたＥＳＤイベント発生時に前記過電圧検出回路が動作する第１の調整電圧を生成し、前記過電圧検出回路の電源電圧として供給する第１の電圧調整回路と、
    前記過電圧が前記電源ノードに印加された場合に、前記過電圧検出回路が前記第１の調整電圧で動作するために下降する前記検出信号の電圧が、前記過電圧と等しくなるように補償する電圧補償回路とを備える請求項１〜１２のいずれか１項に記載のＥＳＤ保護回路。
14. 前記第１の電圧調整回路は、前記電源ノードから、前記第１のインバータを構成するＰ型ＭＯＳトランジスタの基板およびソースに向かって順方向に直列に接続された所定数のダイオードを備える請求項１３に記載のＥＳＤ保護回路。
15. 前記第１の電圧調整回路は、前記電源ノードと前記第１のインバータを構成するＰ型ＭＯＳトランジスタの基板およびソースとの間に直列に接続された所定数のダイオード接続されたＰ型ＭＯＳトランジスタを備える請求項１３に記載のＥＳＤ保護回路。
16. 前記電圧補償回路は、
    前記電源ノードと前記グランドノードとの間の電圧で動作し、前記検出信号を反転出力する第２のインバータと、
    前記電源ノードと前記第１のインバータを構成するＰ型ＭＯＳトランジスタの基板およびソースとの間に接続され、前記電源ノードが基板に接続され、前記第２のインバータの出力信号がゲートに入力されたＰ型ＭＯＳトランジスタとを備える請求項１３〜１５のいずれか１項に記載のＥＳＤ保護回路。
17. 前記電圧補償回路は、
    前記電源ノードと前記グランドノードとの間の電圧で動作し、前記検出信号を反転出力する第２のインバータと、
    前記電源ノードと前記検出信号との間に接続され、前記電源ノードが基板に接続され、前記第２のインバータの出力信号がゲートに入力されたＰ型ＭＯＳトランジスタとを備える請求項１３〜１６のいずれか１項に記載のＥＳＤ保護回路。
18. 前記クランプ回路は、前記電源ノードと前記グランドノードとの間に接続され、前記検出信号がゲートに入力されたＮ型ＭＯＳトランジスタを備える請求項１〜１７のいずれか１項に記載のＥＳＤ保護回路。