JP2012028507A - 過電圧保護回路 - Google Patents
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Abstract
【解決手段】信号端子1と接地端子2の間に短時間のESDパルスが印加したとき該ESDパルスの放電経路を形成するエンハンスメント型NMOSトランジスタM1からなる保護部11と、信号端子1に正極性のEOS電圧が印加したとき、トランジスタM1のゲートとバックゲートを接地端子2に接続してトランジスタM1を強制オフさせ、信号端子1に負極性のEOS電圧が印加したとき、トランジスタM1のゲートとバックゲートを信号端子1に接続してトランジスタM1を強制オフさせる制御部12を備える。
【選択図】図4
Description
|Vtrig|>>|Vt_dio|
であり、正極性の電位に対する場合と比較して負極性の電位に対する場合は、EOS耐圧が非常に弱くなっている。したがって、負極性のEOS電圧が入力された場合には、半導体装置100は極めて弱くなる。
BVD23>BVD24
の関係にある。D21,D22の逆バイアスブレークダウン電圧は、BVD21,BVD22である。
請求項2にかかる発明は、請求項1に記載の過電圧保護回路において、前記保護部の前記トランジスタは、前記信号端子にドレインとソースの一方が接続され、前記第1の電源端子にドレインとソースの他方が接続され、且つゲートとバックゲートが共通接続されたエンハンスメント型MOSの第1の導電型の第1のトランジスタからなり、前記制御部は、前記信号端子が正極性となるよう前記第2の過電圧が印加したとき、前記第1のトランジスタのゲートとバックゲートを前記第1の電源端子に接続し、前記信号端子が負極性となるよう前記第2の過電圧が印加したとき、前記第1のトランジスタのゲートとバックゲートを前記信号端子に接続することを特徴とする。
請求項3にかかる発明は、請求項2に記載の過電圧保護回路において、前記制御部は、前記第1の電源端子と前記第1のトランジスタのバックゲートとの間に接続されたエンハンスメント型MOSの第1の導電型の第2のトランジスタと、前記信号端子と前記第1のトランジスタのバックゲートとの間に接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第3のトランジスタと、前記信号端子と前記第2のトランジスタのゲートとの間に接続されゲートを第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第4のトランジスタと、前記第1のトランジスタのバックゲートと前記第1の電源端子との間に接続された第1の抵抗と、前記第2のトランジスタのゲートと通常動作時には前記第2のトランジスタをオンに制御する第2の電源端子との間に接続された第2の抵抗とを備える、ことを特徴とする。
請求項4にかかる発明は、請求項1に記載の過電圧保護回路において、前記保護部のトランジスタは、前記信号端子側にドレインとソースの一方が接続されたエンハンスメント型MOSの第1の導電型の第5のトランジスタと、前記第1の電源端子側にドレインとソースの一方が接続されたエンハンスメント型MOSの第1の導電型の第6のトランジスタのカスコード接続からなり、前記制御部は、前記信号端子と前記第1の電源端子の間に前記第2の過電圧が印加したときに、前記第5および第6のトランジスタのバックゲートの電位を、前記信号端子と前記第1の電源端子のうちの低い電位側の端子に切り替える第1の制御部と、前記第5および第6のトランジスタのうちの低い電位側となった前記信号端子又は前記第1の電源端子の側のトランジスタのゲートを低い第1の電位に接続し、前記第5および第6のトランジスタのうちの高い電位となった前記信号端子又は前記第1の電源端子の側のトランジスタのゲートを前記第1の電位より高く且つ前記信号端子又は第1の電源端子の内の高い電位側の電位より低い第2の電位に接続する第2の制御部と、を備えることを特徴とする。
請求項5にかかる発明は、請求項4に記載の過電圧保護回路において、前記第1の制御部は、前記第1の電源端子と前記第5および第6のトランジスタのバックゲートとの間に接続されたエンハンスメント型MOSの第1の導電型の第2のトランジスタと、前記信号端子と前記第5および第6のトランジスタのバックゲートとの間に接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第3のトランジスタと、前記信号端子と前記第2のトランジスタのゲートとの間に接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第4のトランジスタと、前記第5および第6のトランジスタのバックゲートと前記第1の電源端子との間に接続された第1の抵抗と、前記第2のトランジスタのゲートと通常動作時には前記第2のトランジスタをオンに制御する第2の電源端子との間に接続された第2の抵抗とを備え、前記第2の制御部は、前記第6のトランジスタのゲートと前記第1の電源端子との間に接続された第3の抵抗と、前記信号端子にドレイン又はソースの一方が接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第7のトランジスタと、該第7のトランジスタのドレイン又はソースの他方と前記第3の抵抗との間に接続された第4の抵抗と、前記信号端子と前記第1の電源端子との間に前記信号端子側がカソードとなるように該カソード側の第5の抵抗を介して接続されたツェナーダイオードと、前記第5のトランジスタのゲートに該ゲート側がカソードとなるように接続されたダイオード接続のエンハンスメント型MOSの第1の導電型の第8のトランジスタと、該第8のトランジスタと前記信号端子との間に接続されゲートを前記ツェナーダイオードのカソード側のノードに接続されたエンハンスメント型MOSの第2の導電型の第9のトランジスタとを備え、且つ前記第5のトランジスタのゲートが前記第2のトランジスタのゲートに接続される、ことを特徴とする。
図1に本発明の過電圧保護回路10の原理構成を示す。本発明では、保護部11の保護素子としてエンハンスメント型NMOSトランジスタM1を使用し、バックゲート制御部12Aとゲート制御部12Bにより、そのトランジスタM1を制御する。すなわち、信号端子1に印加するEOS電圧の極性が正極性のときは、図2(a)に示すように、そのトランジスタM1のゲートとバックゲート(sub)を、制御部12A,12Bによって接地端子2に接続してそのトランジスタM1を強制オフさせ、負極性のときは、図2(b)に示すように、制御部12A,12Bによって信号端子1に接続して同様にそのトランジスタM1を強制オフさせる。これにより、図3に示すように、0Vを中心として正極性方向と負極性方向の両方に、高い耐圧を得ることができる。
図4に本発明の第1の実施例の過電圧保護回路10の具体的な構成を示す。ここでは、保護部11の保護素子としてのトランジスタM1のゲートとバックゲートの電位を、共通の制御部12で制御する。この制御部12は、信号端子1と接地端子2の間に、順に直列接続されたエンハンスメント型NMOSトランジスタM2,M3と、ドレインが信号端子1に、ソースがトランジスタM2のゲートに、ゲートが接地端子2に、それぞれ接続されたエンハンスメント型NMOSトランジスタM4と、トランジスタM2,M3の共通接続点と接地端子2との間に接続された抵抗R1と、電源端子3とトランジスタM2のゲートの間に接続された抵抗R2とを備える。トランジスタM1のゲートとバックゲートは、トランジスタM2,M3の共通接続点に接続されている。また、トランジスタM1は信号端子1と接地端子2の間に接続されている。
図7に本発明の第2の実施例の過電圧保護回路10’の構成を示す。本実施例では、保護部11の保護素子として、エンハンスメント型NMOSトランジスタM5,M6を信号端子1と接地端子2の間に順にカスコード接続する。そして、そのトランジスタM5,M6のバックゲート(sub)を、図4で説明した制御部12と同じ構成のバックゲート制御部12Aで制御し、ゲートをゲート制御部12Bで制御する。ゲート制御部12Bは、抵抗R3,R4,R5と、エンハンスメント型NMOSトランジスタM7,M8と、エンハンスメント型PMOSトランジスタM9と、ツェナーダイオードZD1とを備える。トランジスタM7と抵抗R4,R3は信号端子1と接地端子2との間に順に直列接続されている。トランジスタM8,M9は、信号端子1と、共通に接続されたトランジスタM5のゲートおよびトランジスタM2のゲートとの間に、順に直列接続されている。トランジスタM8はトランジスタM5のゲート側がカソードとなるようにダイオード接続され、トランジスタM9はそのゲートがツェナーダイオードZD1のカソード側に接続されている。抵抗R5は信号端子1と内部回路20との間に直列接続されている。抵抗R3,R4の共通接続点はトランジスタM6のゲートに接続されている。ツェナーダイオードZD1のカソードは、内部回路20と抵抗R5との間のノードに、アノードは接地端子2に接続されている。このツェナーダイオードZD1の逆バイアスブレークダウン電圧BVzd1は、動作電圧(例えば、3.3V)より高く、トランジスタM5,M6の耐圧より低く設定(例えば、8V)される。
10,10’:過電圧保護回路、11:保護部、12:制御部、12A:バックゲート制御部、12B:ゲート制御部
20:内部回路
30:過電圧保護回路
40:過電圧保護回路
Claims (5)
- 信号端子と第1の電源端子を介して信号の入出力を行う内部回路を保護するための過電圧保護回路において、
前記信号端子と前記第1の電源端子の間に短時間の第1の過電圧が印加したとき該第1の過電圧の放電経路を形成するトランジスタを有する保護部と、
前記信号端子と前記第1の電源端子の間に、長時間持続の第2の過電圧が印加したとき、前記第2の過電圧が前記信号端子が正極性となるように印加したときにも、負電極となるように印加したときにも、前記保護部の前記トランジスタのゲートおよびバックゲートの電圧を制御して前記トランジスタをオフさせる制御部と、
を備えることを特徴とする過電圧保護回路。 - 請求項1に記載の過電圧保護回路において、
前記保護部の前記トランジスタは、前記信号端子にドレインとソースの一方が接続され、前記第1の電源端子にドレインとソースの他方が接続され、且つゲートとバックゲートが共通接続されたエンハンスメント型MOSの第1の導電型の第1のトランジスタからなり、
前記制御部は、前記信号端子が正極性となるよう前記第2の過電圧が印加したとき、前記第1のトランジスタのゲートとバックゲートを前記第1の電源端子に接続し、前記信号端子が負極性となるよう前記第2の過電圧が印加したとき、前記第1のトランジスタのゲートとバックゲートを前記信号端子に接続することを特徴とする過電圧保護回路。 - 請求項2に記載の過電圧保護回路において、前記制御部は、
前記第1の電源端子と前記第1のトランジスタのバックゲートとの間に接続されたエンハンスメント型MOSの第1の導電型の第2のトランジスタと、前記信号端子と前記第1のトランジスタのバックゲートとの間に接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第3のトランジスタと、前記信号端子と前記第2のトランジスタのゲートとの間に接続されゲートを第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第4のトランジスタと、前記第1のトランジスタのバックゲートと前記第1の電源端子との間に接続された第1の抵抗と、前記第2のトランジスタのゲートと通常動作時には前記第2のトランジスタをオンに制御する第2の電源端子との間に接続された第2の抵抗とを備える、
ことを特徴とする過電圧保護回路。 - 請求項1に記載の過電圧保護回路において、
前記保護部のトランジスタは、前記信号端子側にドレインとソースの一方が接続されたエンハンスメント型MOSの第1の導電型の第5のトランジスタと、前記第1の電源端子側にドレインとソースの一方が接続されたエンハンスメント型MOSの第1の導電型の第6のトランジスタのカスコード接続からなり、
前記制御部は、前記信号端子と前記第1の電源端子の間に前記第2の過電圧が印加したときに、前記第5および第6のトランジスタのバックゲートの電位を、前記信号端子と前記第1の電源端子のうちの低い電位側の端子に切り替える第1の制御部と、前記第5および第6のトランジスタのうちの低い電位側となった前記信号端子又は前記第1の電源端子の側のトランジスタのゲートを低い第1の電位に接続し、前記第5および第6のトランジスタのうちの高い電位となった前記信号端子又は前記第1の電源端子の側のトランジスタのゲートを前記第1の電位より高く且つ前記信号端子又は第1の電源端子の内の高い電位側の電位より低い第2の電位に接続する第2の制御部と、
を備えることを特徴とする過電圧保護回路。 - 請求項4に記載の過電圧保護回路において、
前記第1の制御部は、前記第1の電源端子と前記第5および第6のトランジスタのバックゲートとの間に接続されたエンハンスメント型MOSの第1の導電型の第2のトランジスタと、前記信号端子と前記第5および第6のトランジスタのバックゲートとの間に接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第3のトランジスタと、前記信号端子と前記第2のトランジスタのゲートとの間に接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第4のトランジスタと、前記第5および第6のトランジスタのバックゲートと前記第1の電源端子との間に接続された第1の抵抗と、前記第2のトランジスタのゲートと通常動作時には前記第2のトランジスタをオンに制御する第2の電源端子との間に接続された第2の抵抗とを備え、
前記第2の制御部は、前記第6のトランジスタのゲートと前記第1の電源端子との間に接続された第3の抵抗と、前記信号端子にドレイン又はソースの一方が接続されゲートを前記第1の電源端子に接続したエンハンスメント型MOSの第1の導電型の第7のトランジスタと、該第7のトランジスタのドレイン又はソースの他方と前記第3の抵抗との間に接続された第4の抵抗と、前記信号端子と前記第1の電源端子との間に前記信号端子側がカソードとなるように該カソード側の第5の抵抗を介して接続されたツェナーダイオードと、前記第5のトランジスタのゲートに該ゲート側がカソードとなるように接続されたダイオード接続のエンハンスメント型MOSの第1の導電型の第8のトランジスタと、該第8のトランジスタと前記信号端子との間に接続されゲートを前記ツェナーダイオードのカソード側のノードに接続されたエンハンスメント型MOSの第2の導電型の第9のトランジスタとを備え、且つ前記第5のトランジスタのゲートが前記第2のトランジスタのゲートに接続される、
ことを特徴とする過電圧保護回路。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016021638A (ja) * | 2014-07-14 | 2016-02-04 | 株式会社ソシオネクスト | 半導体装置 |
CN112367055A (zh) * | 2020-10-10 | 2021-02-12 | 广州慧智微电子有限公司 | 一种过压保护电路、装置及设备 |
CN113437062A (zh) * | 2021-06-23 | 2021-09-24 | 吉安砺芯半导体有限责任公司 | 静电防护主动触发电路及电子设备 |
CN115799259A (zh) * | 2022-12-19 | 2023-03-14 | 上海雷卯电子科技有限公司 | 一种提供增强型过压保护的mosfet及mosfet的制造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008192687A (ja) * | 2007-02-01 | 2008-08-21 | Nec Electronics Corp | 半導体集積回路装置 |
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Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008192687A (ja) * | 2007-02-01 | 2008-08-21 | Nec Electronics Corp | 半導体集積回路装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016021638A (ja) * | 2014-07-14 | 2016-02-04 | 株式会社ソシオネクスト | 半導体装置 |
CN112367055A (zh) * | 2020-10-10 | 2021-02-12 | 广州慧智微电子有限公司 | 一种过压保护电路、装置及设备 |
CN113437062A (zh) * | 2021-06-23 | 2021-09-24 | 吉安砺芯半导体有限责任公司 | 静电防护主动触发电路及电子设备 |
CN113437062B (zh) * | 2021-06-23 | 2023-05-12 | 吉安砺芯半导体有限责任公司 | 静电防护主动触发电路及电子设备 |
CN115799259A (zh) * | 2022-12-19 | 2023-03-14 | 上海雷卯电子科技有限公司 | 一种提供增强型过压保护的mosfet及mosfet的制造方法 |
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