DE102009029929A1 - ESD-Schutzschaltung für eine integrierte Schaltung - Google Patents

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Abstract

Die Erfindung betrifft eine ESD-Schutzschaltung (KL) für eine integrierte Schaltung (IC) mit wenigstens einem Multifinger-MOS-Feldeffekttransistor (T) als Klemmelement zwischen einer ersten und zweiten Betriebsspannungsquelle (V, V), wobei der MOS-Fe (1) eines ersten Leitfähigkeitstyps gebildeten Drain- und Source-Bereichen (S, D) eines zweiten Leitfähigkeitstyps aufgebaut ist und zwischen jeweilsldung eines Kanalgebietes im Substrat (1) ein Gate (G) angeordnet ist. Erfindungsgemäß sind die Source-Gebiete (S) jeweils als wenigstens zwei Source-Zonen (S1, S2) ausgebildet, die durch eine hochdotierte Substratanschluss-Zone (B) vom ersten Leitfähigkeitstyp beabstandet sind, wobei die Source-Zonen (S, S) mit der dazwischen liegenden Substratanschluss-Zone (B) verbunden sind.

Description

  • Die Erfindung betrifft eine ESD-Schutzschaltung für eine integrierte Schaltung mit wenigstens einem Multifinger-MOS-Feldeffekttransistor als Klemmelement zwischen einer ersten und zweiten Betriebsspannungsquelle gemäß Oberbegriff des Patentanspruchs 1.
  • Es ist bekannt, für den Schutz einer integrierten Schaltung vor elektrostatischen Entladungen eine Klemmschaltung vorzusehen, die das Auftreten einer zu hohen Betriebsspannung VDD – VSS verhindert. Elektrostatische Entladungen können verschiedene Kurvenformen haben, sie können unipolar sein oder oszillierend.
  • Die 1 zeigt eine allgemeine Darstellung einer integrierten Schaltung, die von einer Betriebsspannungsquelle VDD und VSS mit Betriebsspannung versorgt wird und einen I/O-Pin (Input, Output) aufweist. Es gibt die eigentliche zu schützende Schaltung IC und eine Klemmschaltung KL. Die Aufgabe der Klemmschaltung KL besteht darin, zu große Differenzen VDD – VSS der beiden Betriebsspannungsquellen VDD und VSS jeglicher Polarität zu verhindern. Wird dies hinreichend erreicht, so reichen Dioden D1 und D2 zwischen dem I/O-Pin und der Betriebsspannungsquelle VDD bzw. VSS aus, um auch diesen I/O-Pin gegen jeglichen ESD-Beschuss zu schützen. Positiver Beschuss gegen die Betriebsspannungsquelle VSS führt z. B. über den Strompfad I/O-Pin, Diode D1, Klemmschaltung KL zur Betriebsspannungsquelle VSS. Negativer Beschuss gegen die Betriebsspannungsquelle VSS führt zum Strompfad I/O-Pin, Diode D2 zur Betriebsspannungsquelle VSS. Positiver Beschuss gegen VDD führt zum Strompfad I/O-Pin, Diode D1 zur Betriebsspannungsquelle VDD. Negativer Beschuss gegen die Betriebsspannungsquelle VDD führt zum Strompfad I/O-Pin, Diode D2, Klemmschaltung KL zu Betriebsspannungsquelle VDD. Eine hinreichende Klemmung ergibt also gleichzeitig einen definierten und für jede Beschussrichtung hinreichenden Entladungspfad für den I/O-Pin, in dem die Dioden D1 und D2 in Vorwärtsrichtung, also leistungsarm arbeiten.
  • Eine bekannte Ausführung für eine Klemmung zeigt die Klemmschaltung KL nach 2. Das eigentliche Klemmelement ist der N-MOS-Feldeffekttransistor T1 (mit parasitären Dioden gezeichnet). Er wird im Fall einer Entladung von einer Detektorschaltung Det aufgesteuert, die aus einem RC-Glied R1 und C1 und einem Inverter aus MOS-Feldeffekttransistoren T2 und T3 besteht. Wird z. B. die Betriebsspannungsquelle VDD gegenüber VSS positiv gestresst, so kann der Eingang des Inverters T2/T3 auf Grund der Kapazität des Kondensators C1 nicht folgen. Dadurch schaltet der P-MOS-Feldeffekttransistor T3 des Inverters ein und das Gate des MOS-Feldeffekttransistors T1 wird aktiviert. Das Verhältnis W/L des MOS-Feldeffekttransistors T1 ist so groß, dass der Entladungsstrom durch den MOS-Feldeffekttransistor T1 hindurch geleitet wird, ohne dass die Differenz VDD – VSS der Betriebsspannungsquellen exzessive Werte annimmt. Der Widerstand R1 sorgt dafür, dass im statischen Zustand, oder bei langsamer Veränderung dieser Differenz VDD – VSS, etwa einem normalen Einschaltvorgang der Betriebsspannungsversorgung, der MOS-Feldeffekttransistor T1 nicht eingeschaltet bleibt oder wird.
  • Vorteilhaft ist an einer solchen Schaltung, dass sie so dimensioniert werden kann, dass für eine positive Belastung durch die Differenz VDD – VSS der Betriebsspannungsquellen bekannte Bauelemente eine Rolle spielen und parasitäre, unbekannte Bauele mente nicht aktiv werden. Damit kann eine solche Schaltung mit den normalen SPICE-Modellen simuliert werden. Nachteilig ist, dass der gezeigte Detektor Det bestimme Annahmen über die Pulsform der Entladung zur Grundlage hat, die nicht zwingend gegeben sind.
  • Mit zunehmender Strukturverkleinerungen erhält man eine Klemmschaltung nach 2, bei der mit kleiner werdenden Strukturen die Transitfrequenz stark anwächst und der Ausgangswiderstand Ron absinkt, so dass sich die Verwendung eines dynamisch aufgesteuerten N-MOS-Feldeffekttransistor T1 als Klemmelement anbietet. Bis zu einer Technologie mit einer Strukturbreite von 180 nm ist der MOS-Feldeffekttransistor T1 zu langsam, um bei schnell ansteigenden Transienten von Entladungen eine sofortige Schutzwirkung zu erzielen. Als Ergebnis würden bspw. kurzzeitig extreme Spannungsspitzen von VDD – VSS entstehen. Durch Variation der Detektorschaltung Det könnten diese Probleme gemildert mildern, aber z. B in einer 0.5 μm Technologie würde trotzdem eine ausreichende Schutzwirkung nicht immer erzielt werden.
  • Nachteilig bei der Klemmschaltung nach 2 sind insbesondere die parasitären Effekte des N-MOS-Feldeffekttransistors T1, die im Folgenden mit Hilfe der 3a und 3b erläutert werden sollen, die die wesentlichsten Effekte andeuten.
  • In 3a ist ein idealer N-MOS-Feldeffekttransistor als Schaltsymbol dargestellt, während in 3b einige parasitäre Strukturen hinzugefügt sind. Ganz wesentlich für die Betriebsweise als Klemmelement mit notwendig hoher Drain-Source-Spannung UDS bzw. Gate-Source-Spannung UGS ist der parasitäre NPN-Bipolar-Transistor T4, gebildet aus Drain (Kollektor) D, Bulk (Basis) B und Source (Emitter) S. Bedingt durch die not wendige Fläche des N-MOS-Feldeffekttransistors lässt sich das Substrat (Bulk) B nur schlecht mit Source S zusammenschalten, was durch einen Widerstand R2 symbolisiert sein soll. Das Besondere an diesem NPN-Bipolar-Transistor ist, dass die Kollektor- und Emitter-Dotierungen gleich sind, was bei einem NPN-Bipolar-Transistor als Nutzstruktur praktisch nie der Fall ist. Dies ist in 3b dadurch symbolisiert, dass der NPN-Bipolar-Transistor zwei Emitter aufweist, aber nicht eigentlich einen schwach dotierten Kollektor.
  • Zuerst werden die Verhältnisse bei inaktivem N-MOS-Feldeffekttransistor betrachtet, d. h. an dessen Gate G liegt keine Spannung an. Die Tatsache der hohen Kollektordotierung führt zu einer für einen Bipolar-Transistor ungewöhnlich niedrigen Kollektorabbruchspannung, die durch eine Lawinendiode D3 symbolisiert ist. Es ist bekannt, dass es im Kollektorabbruch durch einen Lawineneffekt zu einem Aufsteuern der Basis kommt. Der Emitterstrom, der dadurch bis zum Kollektor fließt, hat wiederum einen stimulierenden Effekt auf die Lawinendiode D3, weil in deren Raumladungszone dadurch freie Ladungsträger injiziert werden. Diese Rückwirkung ist durch den gestrichelten Halbkreis dargestellt. Darin liegt auch eine Beschränkung, die Arbeitsweise des überlasteten Bipolar-Transistors T4 aus einer Anzahl von konzentrierten Einzelelementen darzustellen. Es ergibt sich eine Mitkopplung, die letztlich zum Kippen (Snap Back) auf eine neue Kennlinie führt, wie durch eine gestrichelte Linie in 4 dargestellt ist. Ist das Gate G des N-MOS-Feldeffekttransistors gesperrt, so kann die Drain-Source-Spannung UDS also nur bis zu einem bestimmten Grenzwert gesteigert werden. Der „eingeschnappte” Zustand bleibt so lange bestehen, wie der durch den Emitter stimulierte Abbruch am Kollektor durch eine genügend große Kollektorspannung aufrechterhalten werden kann, der durch den unterster Punkt der gestri chelten Linie des Spannungs-Strom-Diagramms in 4 schematisch dargestellt ist.
  • Die 5 zeigt schematisch die Verhältnisse, wenn das Gate G des N-MOS-Feldeffekttransistors mit Vorspannung beaufschlagt wird, der N-MOS-Feldeffekttransistor also aktiv ist. Die Kollektor-(oder Drain-)Stromkurven gehen am rechten Rand des UDS-ID-Diagramms in den Abbruch über, der i. a. mit positiv werdender Gate-Source-Spannung UMS früher kommt. Das bedeutet, dass der aktive Betrieb des N-MOS-Feldeffekttransistors T1 als Klemmelement dazu führen wird, dass der N-MOS-Feldeffekttransistors T1 noch eher in den Snap-Back fallen wird, als von der Sperrkennlinie nach 4 zu erwarten ist.
  • Es ist bekannt, dass dieser Snap-Back-Einschaltzustand thermisch instabil ist. Es fließen dabei mehrere mA pro μm Kanalweite W bei typisch nicht sehr kleinen Kollektor-Emitter-Spannungen UCE um die 4 Volt, also typisch 4 Watt Verlustleistung oder mehr. Das heißt, die Leistung, die im Normalbetrieb von einem ganzen Kristall umgesetzt wird, konzentriert sich bei einer Entladung auf nur typisch 1/10000 der Fläche. Es kommt daher zu einer starken lokalen Erwärmung. Die Basis-Emmitter-Spannung fällt dadurch. Die thermisch generierten Elektron-Loch Paare geraten in die Raumladungszone der Lawinendiode. Dies erlaubt ein lokales Absinken der Kollektorspannung bei gleichem Strom, bzw. einen erhöhten Strom bei gleicher Spannung.
  • Die 6 zeigt, wie ein solcher Transistor T1 als Multifinger-MOS-Feldeffekttransistor in einem p-Typ-Substrat typisch ausgelegt wird, wobei 6a einen Querschnitt und die 6b eine Layout-Aufsicht zeigt, jedoch ist die Metallisierung nicht dargestellt. Die Darstellung des Gateanschlusses G ist um der Klarheit willen vereinfacht, indem der Übergang zwischen Poly-Silizium-Gate auf Metall-1 nicht ausgeführt wurde. Selbstverständlich reicht das Poly-Gate nicht bis über den Substratring B, dies würde über dem Substratring ein dünnes Oxid nebst Prozessproblemen hervorrufen. Die Source- und Drain-Gebiete sind mit S bzw. D bezeichnet, die jeweils dazwischen liegenden Gates mit G, wobei ein Substrat-Ring (Bulk) B die gesamte Struktur umgibt. Wie bei modernen Technologien üblich, ist zwischen dem Substrat-Ring B und der Struktur zur Trennung von benachbarten Feldeffekttransistoren eine Grabenisolation STI (Shallow Trench Isolation) angeordnet.
  • Es ist zu erkennen, dass der Abstand zwischen dem Bulk bzw. dem Substratkontaktring B und sowohl den Source- als auch den Drain-Gebieten S und D für jeden Finger und wiederum auf für jeden Kontakt K auf einem Finger ein anderer ist.
  • Ferner ist zu erkennen, dass die Drain-Bulk-Diode zwischen Drain und Substrat einen sehr großen Weg im P-Substrat bis zum Substratring B hat, was auch durch das tiefe und anisotrope Ätzen der Isolationsgräben STI hervorgerufen wird. Deshalb hat diese Diode einen hohen resistiven Anteil.
  • Die lokale Erwärmung beim Triggern des parasitären NPN-Bipolar-Transistors ist, bedingt durch Kristalldefekte und Unterschiede im Potential durch solchermaßen konstruktionsbedingt lokal unterschiedliche Verhältnisse, nicht gleichmäßig über die Weite W des N-MOS-Feldeffekttransistors verteilt. Es besteht immer eine Tendenz zur Stromkonzentration auf wenige Kontakte, was zum Aufschmelzen und damit zum Ausfall führen muss (Abbruch zweiter Art).
  • Zusammenfassend führen daher die beiden folgenden parasitären Effekte zum vorzeitigen Ausfall des N-MOS-Feldeffekttransistors T1 nach 2, der als Klemmelement verwendet wird.
  • Dabei handelt es sich einmal um die durch ein Triggern des parasitären NPN-Bipolar-Transistors hervorgerufene Überlastung durch Stromkonzentration bei positiver Drain-Source-Belastung und zum anderen um die hohe Verlustleistung der Drain-Bulk-Diode durch lange Wege im Substrat bei negativer Drain-Bulk bzw. Drain-Source-Belastung (Source wird i. a. mit Bulk zusammengeschaltet).
  • Die üblichen SPICE-Modelle sind nicht in der Lage, diese parastären Effekte widerzuspiegeln, ganz gleich ob vor oder nach einer Layout-Extraktion. Dies führt dazu, dass laut SPICE-Simulation korrekt dimensionierte Klemmschaltungen trotzdem ausfallen.
  • Besonders dann, wenn die Schaltung IC nach 1 nicht sehr umfangreich ist, kann es im Zusammenhang mit dem zweiten Effekt bei negativen Belastungen durch die Spannungsdifferenz VDD – VSS mit einem solchen Klemmelement T1 zu Schäden kommen, besonders bei den Strompulsen des Machine-Models (MM) oder Charged Device Modells (CDM).
  • Ferner entsteht noch ein weiteres drittes Problem. Falls es während des Betriebes auch nur kurzeitig zum Triggern des parasitären NPN-Bipolar-Transistors durch einen Transienten auf der Betriebsspannungsquelle VDD kommt, wodurch – wie oben beschrieben – der N-MOS-Feldeffekttransistor T1 aufgesteuert wird und dadurch das Triggern des NPN-Bipolar-Transistors wahrscheinlicher wird, so besteht auf Grund der niedrigen Hal tespannung im Snap-Back-Zustand die Gefahr, dass ein im Prinzip nur durch die Speisung über die Betriebsspannungsquelle VDD begrenzter Strom beliebig lange in den N-MOS-Feldeffekttransistor T1 fließt. Dies wird mit der Funktionsstörung der zu schützenden Schaltung IC durch Einbrechen der Betriebsspannung einhergehen und mit der Zerstörung des N-MOS-Feldeffekttransistors T1 oder seiner Zuleitungen enden.
  • Es ist zwar bekannt, wie der N-MOS-Feldeffekttransistor T1 gegen die Stromkonzentration im Snap-Back zu schützen ist. Dies erfordert das erhebliche Ausdehnen der Drain-Implantation zu einem n+-implantierten Widerstand, so dass zwischen Gate G und Kontakt etwa 2 μm Abstand zu halten ist. Damit der Widerstand hochohmig genug wird, muss meist noch eine Zusatzmaske Anwendung finden, die die Silizidierung des Widerstandes mit gut leitfähigem Ti-Si oder W-Si verhindert (Nonsil-Maske). Es ist auch üblich, dass mit einer weiteren Implantmaske die Charakteristik der Lawinendiode verbessert wird, dazu wird ein p-Implant (Bor) unter den n-implantierten Widerstand geschossen. Trotz des teureren Prozesses mit zwei Zusatzmasken und des Mehrverbrauchs an Fläche bleibt aber das letztgenannte dritte Problem bestehen.
  • Zur Behebung dieser Probleme ist es bekannt, einem solchen N-MOS-Feldeffekttransistor T1 eine Multifinger-Diode parallelschalten, wie dies in den 7a und 7b für einen p-Typ-Wafer dargestellt ist. Die Darstellung des Poly-Gates ist wie in 6 stark vereinfacht dargestellt, beispielsweise ist der Übergang von Poly-Silizium auf Metall-1 nicht gezeichnet. 7a zeigt einen Querschnitt der Struktur, 7b eine Layout-Aufsicht. Der linke Teil der Struktur in 7a bzw. 7b entspricht dem N-MOS-Feldeffekt-transistor T1 nach 6a und 6b. An diese Struktur schließen sich fingerförmige p- dotierte Zonen Z1 mit dazwischenliegenden n-dotierten Zonen Z2 an, wobei Grabenisolationen STI zwischen den einzelnen Zonen Z1 und Z2 angeordnet sind.
  • Eine solche zusätzliche Multifinger-Diode kostet etwa noch einmal die Fläche, die für N-MOS-Feldeffekttransistor T1 vorzusehen ist und behebt nur das oben beschriebenen zweitgenannte Problem der hohen Verlustleistung der Drain-Bulk-Diode, da sich die Bulkanbindung (bzw. Basisanbindung) des N-MOS-Feldeffekttransistor T1 nur unwesentlich ändert.
  • Aufgabe der Erfindung ist es, eine ESD-Schutzschaltung für eine integrierte Schaltung mit wenigstens einem Multifinger-MOS-Feldeffekttransistor anzugeben, der als Klemmelement für diese ESD-Schutzschaltung geeignet ist und mit dem insbesondere die oben genannten Probleme lösbar sind.
  • Diese Aufgabe wird gelöst durch eine ESD-Schutzschaltung für eine integrierte Schaltung mit wenigstens einem Multifinger-MOS-Feldeffekttransistor mit den Merkmalen des Patentanspruchs 1.
  • Hiernach werden die Source-Gebiete des MOS-Feldeffekttransistors jeweils als wenigstens zwei Source-Zonen ausgebildet, die durch eine hochdotierte Substratanschluss-Zone vom ersten Leitfähigkeitstyp beabstandet sind, wobei die Source-Zonen mit der dazwischen liegenden Substratanschluss-Zone verbunden sind.
  • Dadurch, dass die Basis des parasitären Bipolar-Transistors T4 (siehe 3) mit den hochdotieren Substratanschluss-Zonen so hart wie möglich mit Source zusammengeschaltet wird, führt dies zu einer Reduktion des in 3b gezeigten Basisan schlusswiderstandes R2. Dadurch benötigt der parasitäre NPN-Bipolar-Transistor T4 erheblich mehr Strom aus der Lawinendiode D3, um aufgesteuert zu werden. Damit wird sowohl das erstgenannte Problem als auch das drittgenannte Problem eines getriggerten parasitären Bipolar-Transistors gelöst.
  • Gleichzeitig wird durch den niederohmigen Substratanschluss unter dem Transistor über die erfindungsgemäßen Substratanschluss-Zonen die Drain-Bulk-Diode wesentlich niederohmiger, wodurch auch das zweitgenannte Problem der hohen Verlustleistung dieser Drain-Bulk-Diode entfällt.
  • Idealerweise werden die Source-Zonen eines Source-Gebietes mit der dazwischen liegenden Substratanschluss-Zone über eine Metallbahn verbunden. Dadurch liegen die Source-Zonen und die Substratanschluss-Zone auf demselben Potential, wodurch eventuelle Störungen des lateralen PN-Übergangs zwischen einer Source-Zone und der Substratanschluss-Zone ohne Konsequenzen sind.
  • Deswegen kann die Implantation der Source-Zonen und der dazwischen liegenden Substratanschluss-Zone aneinander liegend mit einer Lackmaske durchgeführt werden, wodurch die Gesamtfläche minimiert wird.
  • Gemäß einer vorteilhaften Weiterbildung der Erfindung sind die Drain- und Source-Gebiete des Multifinger-MOS-Feldeffekttransistors von einem Substrat-Ring umgeben.
  • Vorzugsweise ist zur Ansteuerung des Multifinger-MOS-Feldeffekttransistor mit den erfindungsgemäßen Source-Zonen und Substratanschluss-Zone ein Detektor vorgesehen, der bevorzugt mit einem Inverter und einem RC-Glied ausgebildet ist.
  • Schließlich ist der Multifinger-MOS-Feldeffekttransistor mit den erfindungsgemäßen Source-Zonen und Substratanschluss-Zone als N-MOS-Feldeffekttransistor ausgebildet.
  • Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels unter Bezugnahme auf die beigefügten Figuren ausführlich beschrieben. Es zeigen:
  • 1 ein Schaltbild einer integrierten Schaltung mit einer zu schützenden Schaltung IC und einer Klemmschaltung KL,
  • 2 ein Schaltbild der Klemmschaltung KL nach 1,
  • 3 Schaltsymbole des N-MOS-Feldeffekttransistors T1 der Klemmschaltung KL nach 2 sowie ein Schaltbild von dessen parasitären Strukturen,
  • 4 ein Spannungs-Strom-Diagramm zur Darstellung des Drain-Stroms in Abhängigkeit der Source-Drain-Spannung bei ausgeschaltetem Gate,
  • 5 ein Spannungs-Strom-Diagramm zur Darstellung des Drain-Stroms in Abhängigkeit der Source-Drain-Spannung mit einer Gate-Vorspannung,
  • 6 eine Layout-Aufsicht und eine Querschnittsdarstellung eines bekannten Multifinger-N-MOS-Feldeffekttransistors in vereinfachter Darstellung,
  • 7 eine Layout-Aufsicht und eine Querschnittsdarstellung einer bekannten Struktur aus einem Multifinger-n-MOS- Feldeffekttransistor gemäß 6 und einer Diodenstruktur in vereinfachter Darstellung und
  • 8 eine Layout-Aufsicht und eine Querschnittsdarstellung eines Ausführungsbeispiels des erfindungsgemäßen Multifinger-N-MOS-Feldeffekttransistors in vereinfachter Darstellung.
  • Die 1 bis 7 sind bereits in der Beschreibungseinleitung beschrieben und erläutert. Auf diese Figuren wird daher nur insoweit Bezug genommen, als dies zur Erläuterung des Ausführungsbeispiels der Erfindung erforderlich ist.
  • Die Multifinger-Struktur eines erfindungsgemäßen N-MOS-Feldeffekttransistors mit einer Weite W, der als Klemmelement T1 in einer Klemmschaltung KL nach 2 einsetzbar ist, ist im Querschnitt nach 8a und in einer Layout-Aufsicht nach 8b gezeigt. Die Darstellung des Gateanschlusses G ist um der Klarheit willen vereinfacht, indem der Übergang zwischen Poly-Silizium-Gate auf Metall-1 nicht ausgeführt wurde. Selbstverständlich reicht das Poly-Gate nicht bis über den Substratring B, dies würde über dem Substratring ein dünnes Oxid nebst Prozessproblemen hervorrufen.
  • Zwischen den fingerförmigen Drain-Gebieten D und den fingerförmigen Gates G liegen Source-Gebiete S, die aus zwei durch eine hochdotierte streifenförmige Substratanschluss-Zone BS beabstandete streifenförmige Source-Zonen S1 und S2 gebildet sind. Diese Drain-Gebiete D und diese Source-Zonen S1 und S2 sind als n-dotierte Zonen in einem p-dotierten Substrat 1 eingebracht, die Substratanschluss-Zonen BS sind p-dotiert.
  • Die streifenförmigen Drain-Gebiete D bzw. die streifenförmigen Source-Zonen S1 und S2 werden über Kontakte K kontaktiert, während die aus Poly-Silizium hergestellten Gates G parallelgeschaltet sind.
  • Die Source-Zonen S1 und S2 sowie die dazwischen liegenden Substratanschluss-Zonen BS werden über Kontakte K metallisch verbunden, wobei die Metallebene in den 8a und 8b nicht dargestellt ist.
  • Die Struktur aus den Drain- und Source-Gebieten D und S werden unter Beabstandung einer Grabenisolation STI von einem ebenfalls p-hochdotierten Substrat-Ring (Bulk) B umgeben.
  • Mit dieser erfindungsgemäßen direkt mit den Source-Zonen S1 und S2 verbundenen Substratanschluss-Zone BS wird der Basisanschlusswiderstand R2, der in 3b dargestellt ist, für jeden Finger eines durch jeweils eine Source-Zone S1 oder S2, ein Gate G und eine Drain-Gebiet D gebildeten Transistorstruktur minimiert und gleichzeitig wird durch diesen niederohmigen Substratanschluss BS die Drain-Bulk-Diode (parasitäre Draindiode, siehe 2) niederohmiger.
  • Die nachfolgende Tabelle zeigt die Ergebnisse einer Versuchsreihe mit N-MOS-Feldeffekttransistoren in 90 nm-Technologie für 3.3 V Betriebsspannung in einer Struktur gemäß 8 im Vergleich mit entsprechenden N-MOS-Feldeffekttransistoren nach
  • 6, wobei für einen ESD-Beschuss nach dem HBM-Modell folgende Werte erzielt wurden:
    Typ Device 1 Device 2 Device 3
    Abb. 6 1.6 kV 1.7 kV 1.7 kV
    Abb. 8 2.2 kV 2.2 kV 2.3 kV
  • Damit wird bei den erfindungsgemäßen N-MOS-Feldeffekttransistoren eine um ca. 30–37% höhere Spannungsfestigkeit erzielt. Bei extremeren Stromspitzen als beim HBM-Modell (z. B. Machine Modell MM) fällt der Unterschied wesentlich deutlicher aus, nämlich um etwa den Faktor 2.
  • Mit diesem erfindungsgemäßen MOS-Feldeffekttransistor als Klemmelement in einer Klemmschaltung KL (1) wird ermöglicht, dass SPICE-Simulationen für die Dimensionierung von Schaltungen auch bei ESD hinreichend verlässlich simulierbar sind. Die Erfindung kann für jede MOS-Schaltung in einer der 1 entsprechenden Struktur eingesetzt werden.
    • 1
    Substratkörper
    B
    Substrat-Ring (Bulk)
    BS
    Substratanschluss-Zone
    C1
    Kondensator
    D
    Drain-Gebiet
    Det
    Detektor
    D1
    Diode
    D2
    Diode
    D3
    Lawinendiode
    G
    Gate
    I
    Strom
    IC
    integrierte Schaltung
    I/O
    Input/Output
    KL
    Klemmschaltung
    R1
    Widerstand
    S
    Source-Gebiet
    S1
    Source-Zone
    S2
    Source-Zone
    STI
    Grabenisolation (Shallow Trech Isolation)
    T1–T3
    MOS-Feldeffekttransistoren
    T4
    parasitärer NPN-Transistor
    U
    Spannung
    UGS
    Gate-Source-Spannung
    VDD
    Betriebsspannungsquelle
    VSS
    Betriebsspannungsquelle (GND)
    Z1
    p-dotierte Zonen
    Z2
    n-dotierte Zonen

Claims (6)

  1. ESD-Schutzschaltung (KL) für eine integrierte Schaltung (IC) mit wenigstens einem Multifinger-MOS-Feldeffekttransistor (T1) als Klemmelement zwischen einer ersten und zweiten Betriebsspannungsquelle (VDD, VSS), wobei der MOS-Feldeffekttransistor (T1) aus in einem Substratkörper (1) eines ersten Leitfähigkeitstyps gebildeten Drain- und Source-Bereichen (S, D) eines zweiten Leitfähigkeitstyps aufgebaut ist und zwischen jeweils einem Drain- und Source-Gebiet (D, S) unter Ausbildung eines Kanalgebietes im Substrat (1) ein Gate (G) angeordnet ist, dadurch gekennzeichnet, dass die Source-Gebiete (S) jeweils als wenigstens zwei Source-Zonen (S1, S2) ausgebildet sind, die durch eine hochdotierte Substratanschluss-Zone (BS) vom ersten Leitfähigkeitstyp beabstandet sind, wobei die Source-Zonen (S1, S2) mit der dazwischen liegenden Substratanschluss-Zone (BS) verbunden sind.
  2. ESD-Schutzschaltung (KL) nach Anspruch 1, dadurch gekennzeichnet, dass die Source-Zonen (S1, S2) eines Source-Gebietes (S) mit der dazwischen liegenden Substratanschluss-Zone (BS) über eine Metallbahn verbunden ist.
  3. ESD-Schutzschaltung (KL) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Drain- und Source-Gebiete (D, S) von einem Substrat-Ring (B) umgeben sind.
  4. ESD-Schutzschaltung (KL) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zur Ansteuerung des Multifinger-MOS-Feldeffekttransistor (T1) ein Detektor (Det) vorgesehen ist.
  5. ESD-Schutzschaltung (KL) nach Anspruch 4, dadurch gekennzeichnet, dass der Detektor (Det) mit einem Inverter (T2, T3) und einem RC-Glied (R, C) ausgebildet ist.
  6. ESD-Schutzschaltung (KL) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Multifinger-MOS-Feldeffekttransistor (T1) als N-MOS-Feldeffekttransistor ausgebildet ist.
DE200910029929 2009-06-19 2009-06-19 ESD-Schutzschaltung für eine integrierte Schaltung Withdrawn DE102009029929A1 (de)

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