JP2003529937A - 半導体装置及び半導体装置を製造する方法 - Google Patents

半導体装置及び半導体装置を製造する方法

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Abstract

(57)【要約】 本発明は、本来Ｔ１のコレクタ（１）を形成する第１の領域（１）を有する第１の、好ましくはバイポーラトランジスタ（Ｔ１）及びＴ２のコレクタ（２）を形成する第２の領域（２）を有する第２の、好ましくはバイポーラトランジスタ（Ｔ２）も有する半導体本体（１０）を含み、トランジスタ（Ｔ１，Ｔ２）がカスコード配置にあり、Ｔ１のコレクタ（１）がＴ２のエミッタ（４）領域に接続される個別半導体装置に関するものである。このような装置は、移動通信のための基地局で適度に使用できない。本発明によれば、第１の領域（１）及び第２の領域（２）は、第１の領域（１）の下にあるその一部にはＴ１の位置でより高いドーピング濃度が与えられている半導体領域（５）内で互いに隣接して置かれる。このように、Ｔ１は、低コレクタ−エミッタ降伏電圧及び高遮断周波数を有するのに対して、Ｔ２の場合、前記電圧は高く、周波数は低い。生じる装置は、一方、例えば２８Ｖの高電圧印加及び例えば１００Ｗの高電力印加に非常に適している、他方この装置は、なお非常に高速で作動でき、従って上記の用途に非常に適している。さらに、この装置は、本発明による方法を使用して非常に容易に製造できる。好ましくは、この装置は表面取り付けに適するようにされ、半導体本体は絶縁基板（２０）に取り付けられるが、Ｔ１及びＴ２の外側にあるその一部が除去される。

Description

【発明の詳細な説明】
【０００１】 本発明は、第１のトランジスタのコレクタ領域又はドレイン領域を有する第１
の領域が装備された第１のトランジスタと、第２のトランジスタのコレクタ領域
又はドレイン領域を形成する第２の領域が装備された第２のトランジスタとを有
する半導体本体を含み、トランジスタがカスコード配置にあり、第１のトランジ
スタのコレクタ領域又はドレイン領域が第２のトランジスタのエミッタ領域又は
ソース領域に接続される半導体装置に関するものである。本発明はこのような装
置を製造する方法にも関するものである。
【０００２】 このような装置は、電流増幅率を担う第１のトランジスタと電圧増幅率を担う
第２のトランジスタを備えた分割トランジスタ型と考えられる。
【０００３】 このような装置及びこのような方法は、１９９５年３月２１日に発行された米
国特許第５，３９９，８９９号明細書に開示されている。前記文献は、半導体本
体が、その下部領域がこの場合第１のバイポーラトランジスタを形成し、その下
にある領域がバイポーラでもある第２のトランジスタを形成する領域のスタック
を含む２つのトランジスタのカスコード配置を開示している。第１のトランジス
タのベース領域の接続は、第２のトランジスタの周りにある半導体本体の一部が
ベース領域までエッチング除去され、前記領域がエッチングストッパとしても役
立つという点で可能にされる。
【０００４】 公知の装置の欠点は、この用途は高電力、高（供給）電圧及び高速度を必要と
するので、変更がなければこの装置は移動通信のための基地局の「個別」トラン
ジスタとして容易に使用できないということにある。さらに、公知の装置は、エ
ッチングストッパ層の使用及び２つの異なるレベルにある電気接続の位置のため
に容易に製造できない。
【０００５】 従って、本発明の目的は、移動通信のための基地局での前記用途のために特に
適度に使用でき、容易に製造できる装置を提供することにある。
【０００６】 これを実現するために、冒頭のパラグラフに述べられた種類の装置は、第１及
び第２の領域が半導体領域で互いに隣接して置かれ、半導体領域の下にある部分
には、第１の領域の位置でより高いドーピング濃度が与えられる。本発明は、何
はさておき、第２の領域よりも小さい厚さの第１の領域を設けることによって、
一方カスコード配置は、例えば１００Ｗの高電力を供給するのに非常に適してい
て、他方、例えば２８Ｖの高（供給）電圧の動作の場合、非常に高速度でなお作
動できる洞察に基づいている。従って、第１のトランジスタ、すなわち「電流増
幅器」は、低ＢＶceo（＝コレクタ−エミッタ降伏電圧）及び高ｆＴ（＝遮断周
波数）を有するトランジスタで、第２のトランジスタ、すなわち「電圧増幅器」
は、高ＢＶceo及び低ｆＴを有する。本発明はさらに、第１及び第２の領域を単
一半導体領域内で互いに隣接して置くことによって、１つのレベルに電気接続を
設けることが可能になるという認識に基づいている。さらに、本発明は、第１及
び第２の領域が互いに隣接して置かれ、単一半導体領域内に置かれる場合、第１
及び第２の領域に異なる降伏電圧が与えることができる簡単な方法があるという
重要な認識に基づいている。この方法によれば、第１のトランジスタのコレクタ
領域のわずかに不純物が添加された部分は、第２のトランジスタのコレクタ領域
のわずかに不純物が添加された部分よりも小さい厚さで設けられる。下記に説明
されているように、前記方法は、例えば、エピタキシ及び（部分）イオン注入の
組み合わせを含む。
【０００７】 本発明による装置の好ましい実施形態では、従って、半導体本体は、エピタキ
シャル層が設けられ、半導体領域を含む半導体基板を含む。非常に好ましい実施
形態では、半導体本体は、接着層によって絶縁基板に取り付けられ、このトラン
ジスタは、これらの部分の外側（akkood？）を除去される半導体本体のメサ状部
分に形成される。このようなトランジスタの隔離は、最低付加的素子／寄生素子
を保証する。結果として、本発明による装置は非常に速い。さらに、このような
装置は、コンパクト、従って速度も高めるＳＭＤ（＝表面取り付け装置）である
ように非常に適度に具体化できる。カスコード配置の電気接続領域／接続部は、
その上側が接着層及び絶縁基板に隣接する半導体本体の下側、すなわち半導体−
基板側にあるのが有利である。有利なことには、半導体本体は、カスコード配置
の接続領域（の残りの部分）を形成するメサ状凹部をさらに含む。メサ状部分は
、好ましくは、半田付け及びＳＭＤ技術のために「バンプ」とも呼ばれる接触バ
ンプが装備されている。これは、電気的に接続されていないメサ状部分の満足な
熱放散も保証されるという重要な付加的長所を有する。
【０００８】 第１のトランジスタのコレクタ領域又はドレインを有する第１の領域が装備さ
れた第１のトランジスタと、第２のトランジスタのコレクタ領域又はドレイン領
域を形成する第２の領域が装備された第２のトランジスタとを有する半導体本体
を含み、トランジスタがカスコード配置にあり、それによって第１のトランジス
タのコレクタ領域又はドレイン領域が第２のトランジスタのエミッタ領域又はソ
ース領域に接続される半導体装置を製造する方法は、 第１の領域及び第２の領域が半導体領域内に互いに隣接配置され、第１の領域の
位置における半導体領域の下部にはより高いドーピング濃度が与えられるている
いることを特徴とする。このように、本発明による装置は簡単な方法で実現され
る。好ましくは、半導体本体は、基板に隣接するその一部には部分的により高い
ドーピング濃度が与えられるエピタキシャル半導体層を設けることによって形成
される。
【０００９】 従って、このエピタキシャル層は、半導体領域を形成し、例えば、基板へのイ
オン注入によって部分領域が、イオン注入が次のエピタキシャル処理中又は別個
の拡散工程中、外方拡散に影響を及ぼす半導体領域内のより高いドーピング濃度
を有するエピタキシャル層で前以て形成される。この部分領域の厚さは、原則と
してエピタキシャル層の厚さに等しい。本発明による方法は、第２のエピタキシ
ャル層を成長させることによって継続される。このように、ドーピング濃度が等
しいが厚さが異なる２つの隣接領域が形成される。このような２つの工程のエピ
タキシャル処理では、第１の工程で成長されたエピタキシャル層への部分イオン
注入を第１の工程後、有利なことには実行でき、その後第２のエピタキシャル層
が設けられる。
【００１０】 有利な実施形態では、半導体本体は、トランジスタの形成後、絶縁基板上に膠
で接着され、その後、メサ状部分は、半導体本体を部分的にエッチング除去する
ことによってトランジスタの位置の半導体本体に形成される。好ましくは、付加
的メサ状部分は、トランジスタのカスコード配置の接続領域を形成する半導体本
体に形成され、全ての部分には接触バンプが装備されている。
【００１１】 本発明のこれら態様及び他の態様は、下記に記載された実施形態から明らかで
あり、この実施形態を参照して説明される。
【００１２】 添付された図は、概略図であり、一定の率で縮尺されて描かれていない。特に
、厚さ方向の寸法は明瞭にするために誇張される。同一の導電形の半導体領域は
一般に同じ方向にハッチングされる。対応する領域は、可能である場合は常に同
じ参照番号を有する。
【００１３】 図１は、本発明による半導体装置の回路図の概略を示す。２つのトランジスタ
Ｔ１，Ｔ２はいわゆるカスコード配置である。これは、第１のトランジスタのエ
ミッタ３が接地点６１に接続されているのに対して、コレクタ１は、第２のトラ
ンジスタＴ２のエミッタ４に接続され、この第２のトランジスタＴ２のコレクタ
（２，１１）が出力端子６２になっている。この入力信号は、Ｔ１のベース３２
に接続される入力端子６３に供給される。例えば２Ｖの一定ＤＣ（＝直流）電圧
は、Ｔ２のベース４２に接続される他の入力端子６４に印加される。例えば、２
０ｐＦのキャパシタ６５は、Ｔ２の入力端子６４と接地点６１との間に配置され
る。Ｔ１は、いわば、電流増幅器となり、Ｔ２は電圧増幅器となっている。キャ
パシタ６５は、反結合キャパシタンスとして機能し、Ｔ２のベースを固定のＤＣ
電圧に保持することを目的としている。
【００１４】 図２は、本発明による半導体装置の第１の実施形態の概略平面図であり、図３
は、図１に示された装置の厚さ方向に直角であり、この装置のラインIII−IIIで
切断された概略断面図である。この装置は、本来シリコンから作られた３つのメ
サ状半導体部分６，７及び８を含む半導体本体１０を含む（図３を参照）。この
第１のメサ状部分６は、コレクタ領域１と、ベース領域３２と、エミッタ領域３
とを有する第１のバイポーラ、この場合ＮＰＮトランジスタＴ１を含む。第１の
メサ状部分６は、この場合、濃い目に不純物が添加されたシリコンの第１の接続
導体１８によって第２のメサ状部分７に形成される第２のバイポーラＮＰＮトラ
ンジスタＴ２にもエミッタ領域４とともに接続されているコレクタ接続領域１７
を含む。第３のメサ状部分８は、拡散プラグ２７及び接続導体２８によってＴ１
のベース３２の接続領域８を形成する。部分８の下側には、部分６，７の下側の
ように、それによって図示されていないＰＣＢ（＝印刷回路板）の導体トラック
の電気接続が行われる金属層２９が装備されている。電気接続の代わりに、部分
６の下側は、冷却のためにＰＣＢ上の導体トラックに接続されている。部分７の
下側は、同様にＴ２のコレクタ（２，１１）の電気接続を備える。Ｔ２のベース
端子は、図２に参照されるように、対称的に分岐され、部分８と同じ構成で、Ｔ
２のベース４２をＰＣＢに接続する端子として役立つ２つの他のメサ状部分１２
Ａ，１２Ｂをもたらす導体トラック２４として形成される。Ｔ１のエミッタ３は
、対称的に分岐され、接続領域として機能し、部分８と同じ構成のものである他
のメサ状部分９Ａ，９Ｂを介して接地点に接続される。本例では、Ｔ１及びＴ２
のベース（端子）３２，４２及びエミッタ（端子）３，４は、指状であるように
具体化される。同じことが、２つの対称的に具体化され、対称的に接続された部
分６５Ａ，６５Ｂを含むように具体化されるキャパシタ６５内の接続導体に当て
はまる（図２）。メサ状部分６，７，８，９，１２の上には、その上に他の絶縁
酸化物層３７が均一の酸化によって形成されるＬＯＣＯＳ（＝シリコンの部分酸
化）として形成される二酸化シリコンの第１の絶縁層３６がある。
【００１５】 本発明によれば、第１の領域１及び第２の領域２は、半導体領域５内に並置さ
れ、半導体領域５の下にある部分５Ａには第１の領域の位置でより高いドーピン
グ濃度が与えられる。本発明は、何はさておき、第２の領域２よりも小さい厚さ
の第１の領域１を設けることによって、一方カスコード配置は、例えば１００Ｗ
の高電力を供給するのに非常に適していて、他方、例えば２８Ｖの高（供給）電
圧の動作の場合、非常に高速度でなお作動できる洞察に基づいている。Ｔ１は、
いわば「電流増幅器」として機能し、前記対策によって低ＢＶceo（＝コレクタ
−エミッタ降伏電圧）及び高ｆＴ（＝遮断周波数）を有し、Ｔ２は、「電圧増幅
器」として機能し、前記対策によって、高ＢＶceo及び低ｆＴを有する。さらに
、本発明によるＴ１及びＴ２の構造によって、一方電気接続２４，２５，２７及
び他方２９が、１つの平面内に形成できる。最後に、本発明は、互いに隣接して
、単一の半導体領域５内に第１及び第２の領域１，２を配置すると同時にＴ１及
びＴ２に異なるＢＶceoを設ける簡単な方法があるという重要な認識に基づいて
いる。この方法の要旨は、Ｔ１のコレクタ領域１（のわずかに不純物が添加され
た部分５Ａ）は、Ｔ２のコレクタ領域（２，１１）（のわずかに不純物が添加さ
れた部分２）よりも小さい厚さに設けられている。
【００１６】 本例で使用される装置の寸法は、次のようである。すなわち、トランジスタＴ
１，Ｔ２のメサ状部分は、約５００μｍの幅、４００μｍの長さ、５０μｍの高
さを有し、これらの間の空間は約２００μｍである。残りのメサ状部分はわずか
により小さい。メサ状部分１１，１２，１３によって、本発明による装置は、い
わゆるＳＭＤ最終組み立てのために非常に適度に使用でき、この装置の速度を制
限する寄生効果はないか、又は、実質的にはない。いろいろの半導体領域のドー
ピング濃度と同様にトランジスタの他の寸法は、例えば、公知のトランジスタの
寸法に等しい。ＷＯ９６／０３７７２を参照のこと。
【００１７】 図４は、この例の装置の増幅率（Ｇｐ、曲線４０）及び効率（ＰＡＥ、曲線４
１）を示している。この図は、動作点４２に接近して、本発明による装置は、１
５Ｖの電源電圧、１．８ＧＨｚの周波数及び０．６Ｗの電力に基づいて高増幅率
（２４ｄＢ）及び高効率（６６％）を有することを示す。曲線４０は、本発明に
よる装置が発振しないことを裏付ける。この装置の電力は、例えば、１００Ｗの
所望の高レベルまで増加できる。
【００１８】 図５Ａ〜図５Ｄは、本発明による方法の第１の変形例を使用する製造処理の多
数の連続工程における図１に示された装置の厚さ方向に直角の概略断面図である
。ｎ形シリコン基板１１には、１．５μｍの厚さのｎ−形エピタキシャル層５１
が備えられている。前記エピタキシャル層では、ｎ＋形領域５Ａは、形成される
バイポーラトランジスタＴ１の位置にイオン注入によって形成される。次に、基
板４は第２のｎ−形のエピタキシャル層５２も例えば１μｍの厚さで設けられる
。このように、Ｔ１の位置でその厚さがその位置に厚さが例えば２．５μｍであ
る形成される第２のトランジスタＴ１（Ｔ２？）の位置でよりも小さい、例えば
１μｍであるわずかに不純物が添加されたエピタキシャル層５が形成される。こ
のように、Ｔ１及びＴ２のカスコード配置を含む本発明による装置を製造でき、
第１のトランジスタＴ１は、低ＢＶceo及び高ｆＴを有し、Ｔ２は、より高いＢ
Ｖceo（及びより低いｆＴ）を有し、この装置が、高電圧で高電力を増幅でき、
同時に非常に高速に作動する。
【００１９】 製造処理の残りは概して下記のステップを含む。形成される半導体本体１０に
は、フォトリソグラフィ及び形成されるメサ状部分６，７，８，９，１２の位置
でのエッチングによって開口が装備されている熱酸化物層が設けられ、この開口
によってこれらの部分には、必要であるならば、Ｔ１の位置ばかりでなくプラグ
２７のような拡散プラグが必要とされるこれらの位置でもまた形成される領域５
Ａまで達するｎ形拡散が装備されている。次に、ＬＯＣＯＳ（＝シリコンの部分
酸化）領域、ベース３２，４２及びエミッタ領域３，４を形成するために酸化、
注入及び拡散のようなそれ自体が公知である標準技術の使用が行われる。導電層
２４，２５，２８、例えば、Ｔｉ−ＴｉＮ−ＡｌＳｉＣｕ層は、例えば、スパッ
タリングによって（一番上の）絶縁層３７の上部の１．１μｍの厚さで設けられ
る。この層にはフォトリソグラフィ及びエッチングによって所望のパターンが設
けられる。前記パターン化金属層には、図面には示されていない窒化シリコンの
耐スクラッチ層が設けられている。
【００２０】 次に、ヘキサンジオールジアクリルレート接着剤及び絶縁基板４０、この場合
、０．４ｍｍの厚さのプレート４０を含み、接着剤がＵＶ放射線によって迅速に
硬化できるＵＶ硬化接着層３０は、半導体本体１０上に設けられる。次に、ＣＭ
Ｐ（＝化学機械的研磨）処理によって５０μｍまで厚さが減少される。次に、半
導体本体１０の下側は、電気付着によって、半田付けによる最終組み立てのため
に例えばＴｉ−Ｃｕの金属層２９で被覆される。この金属層は、フォトリソグラ
フィ及びエッチングによってパターン化され、その後、半導体本体１０は、ＫＯ
Ｈ含有溶液を使用するエッチングによって部分的に除去され、メサ状部分６，７
，８，９，１２の形成が行われる。最後に、ＳＭＤ最終の組み立てに適している
本発明による個別の装置は、例えば、のこ引きによって得られる。他の特徴に関
して、前述された特許出願ＷＯ９６／０３７７２に記載されているような製造方
法も参照して行われる。
【００２１】 図６Ａ〜図６Ｆは、本発明による方法の第２の変形例を使用する製造処理の多
数の連続工程における図１に示された装置の厚さ方向に直角の概略断面図である
。この変形例では、第１のｎ＋形イオン注入５５は、基板１１で、すなわち形成
される第１のトランジスタＴ１の位置で部分的に行われる。次に、第１のエピタ
キシャルｎ−形（akkoord,zie ned.Tekst）層５１が設けられる。前記エピタキ
シャル層では、他のイオン注入５１Ａは、部分的に、すなわち領域５５の位置で
実行される。次に、半導体本体は、例えば１１００℃で熱処理を受け、領域５５
，５１Ａが一緒に溶融して領域５Ａになる。次に、第２のｎ−形エピタキシャル
層５２が設けられる。この変形例によって、比較的大きい厚さの有効差がＴ１及
びＴ２のわずかに不純物が添加された領域間のエピタキシャル層５内で得ること
ができる。Ｔ１のコレクタのわずかに不純物が添加された領域の厚さは、例えば
５μｍであってもよく、Ｔ２のコレクタのわずかに不純物が添加された領域の厚
さは１０μｍであってもよい。
【００２２】 本発明の範囲内で、多数の変形例及び変更は当業者に可能であるので、本発明
は、前述された例に限定されない。例えば、他の組成及び厚さは、いろいろの（
半導体）領域又は層に対して選択できる。本発明は、ＳＭＤ又は個別のトランジ
スタに限定されない。本発明は、ＣＭＯＳ又はＢＩＣＭＯＳ技術内でも応用でき
る。半導体本体は、部分的に遮断してはならないし絶縁基板にも固定してはなら
ない。本発明は（完全に）エピタキシャルトランジスタにも応用できる。バイポ
ーラトランジスタは別にして、垂直ＭＯＳ（＝金属酸化物シリコン）トランジス
タもカスコード配置のために使用できる。
【図面の簡単な説明】
【図１】 本発明による半導体装置の回路図の概略を示す。
【図２】 本発明による半導体装置の一例の概略平面図である。
【図３】 図１に示された装置の厚さの方向に直角であり、この装置のラインII−IIで切
られた概略断面図である。
【図４】 図１に示された装置の出力電力（Ｐout）の関数としての増幅（Ｇｐ）及び効
率（ＰＡＥ）を示す。
【図５】 図５Ａ〜５Ｄは本発明による方法の第１の変形例を使用する製造処理の多数の
連続工程における図１に示された装置の厚さ方向に直角の概略断面図である。
【図６】 図６Ａ〜６Ｆは本発明による方法の第２の変形例を使用する製造処理の多数の
連続工程における図１に示された装置の厚さ方向に直角の概略断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 29/72 Ｐ 27/082 29/732 (72)発明者 ヘンリクス、ジー．アール．マース オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 ヤン、ダブリュ．スロトボーム オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 フリールク、バン、リース オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 4M104 BB14 CC01 DD37 DD64 DD65 DD75 GG06 GG09 GG10 GG14 GG15 5F003 BA92 BC08 BF01 BG01 BH18 BH93 BJ01 BJ18 BZ02 5F048 AA01 AA07 AA10 AC01 AC05 AC10 BA02 BC12 BF03 BG12 CA03 DA24 DA28 5F082 AA03 AA08 AA13 BA04 BA11 BA23 BC03 BC09 BC13 EA12 FA01 【要約の続き】 に、この装置は、本発明による方法を使用して非常に容 易に製造できる。好ましくは、この装置は表面取り付け に適するようにされ、半導体本体は絶縁基板（２０）に 取り付けられるが、Ｔ１及びＴ２の外側にあるその一部 が除去される。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１のトランジスタ（Ｔ１）のコレクタ領域（１）又はドレイン領域を有する
    第１の領域（１）が装備された第１のトランジスタ（Ｔ１）と、第２のトランジ
    スタ（Ｔ２）のコレクタ領域又はドレイン領域を形成する第２の領域（２）が装
    備された第２のトランジスタ（Ｔ２）とを有する半導体本体（１０）を含み、ト
    ランジスタ（Ｔ１，Ｔ２）がカスコード配置であり、前記第１のトランジスタ（
    Ｔ１）の前記コレクタ領域（１）又はドレイン領域が前記第２のトランジスタ（
    Ｔ２）のエミッタ領域（４）又はソース領域に接続される半導体装置において、 前記第１の領域（１）及び前記第２の領域（２）が半導体領域（５）内に互い
    に隣接配置され、第１の領域（１）の位置における前記半導体領域（５）の下部
    （５Ａ）にはより高いドーピング濃度が与えられるている、 ことを特徴とする半導体装置。
  2. 【請求項２】 前記半導体本体（１０）が、エピタキシャル層（５）が装備され、前記半導体
    領域（５）を含む半導体基板（１１）を含むことを特徴とする請求項１記載の半
    導体装置。
  3. 【請求項３】 前記半導体本体（１０）が、接着層（２１）によって絶縁基板（２０）に取り
    付けられ、かつ前記トランジスタ（Ｔ１，Ｔ２）が、半導体本体（１０）のメサ
    状部分（７，８）に形成されることを特徴とする請求項１又は２記載の半導体装
    置。
  4. 【請求項４】 トランジスタの前記カスコード配置の接続領域（８，９，１２）が、半導体本
    体（１０）の他のメサ状部分（８，９，１２）に形成され、前記メサ状部分（７
    ，８）及び前記他のメサ状部分（８，９，１２）には接触バンプ（２９）が装備
    されていることを特徴とする請求項３記載の半導体装置。
  5. 【請求項５】 第１のトランジスタ（Ｔ１）のコレクタ領域（１）又はドレインを有する第１
    の領域（１）が装備された第１のトランジスタ（Ｔ１）と、第２のトランジスタ
    （Ｔ２）のコレクタ領域（２）又はドレイン領域を形成する第２の領域（２）が
    装備された第２のトランジスタ（Ｔ２）とを有する半導体本体（１０）を含み、
    トランジスタ（Ｔ１，Ｔ２）がカスコード配置にあるように形成され、前記第１
    のトランジスタ（Ｔ１）の前記コレクタ領域（１）又はドレイン領域（１００）
    が前記第２のトランジスタ（Ｔ２）のエミッタ領域（４）又はソース領域（３０
    ０）に接続される半導体装置を製造する方法であって、前記第１の領域（１）及
    び前記第２の領域（２）が、その下にある部分（５Ａ）には第１の領域（１）の
    位置により高いドーピング濃度が与えられる半導体領域（５）において互いに隣
    接して置かれていることを特徴とする半導体装置を製造する方法。
  6. 【請求項６】 前記半導体本体（１０）が、エピタキシャル半導体層（５）を半導体基板（１
    １）上に設けることによって形成され、前記基板（１１）に隣接する前記エピタ
    キシャル半導体層の一部（５Ａ）には、部分的により高いドーピング濃度が与え
    られることを特徴とする請求項５記載の方法。
  7. 【請求項７】 前記エピタキシャル層（５）を設けるより前に、高いドーピング濃度を有する
    他の半導体領域（５５）が、前記エピタキシャル層の下にある前記半導体本体（
    １０）の一部（１１）に部分的に形成されることを特徴とする請求項５記載の方
    法。
  8. 【請求項８】 前記エピタキシャル層（５）が、２つのサブレイヤ（５１，５２）から形成さ
    れ、前記第２のサブレイヤ（５２）の塗布より前に、前記第１のサブレイヤ（５
    １）の一部（５１Ａ，５Ａ）にはより高いドーピング濃度が与えられることを特
    徴とする請求項６又は７記載の方法。
  9. 【請求項９】 前記半導体本体（１０）が、前記トランジスタ（Ｔ１，Ｔ２）の形成後、絶縁
    基板（２０）上に膠で接着され、その後、メサ状部分（６，７）が、前記半導体
    本体（１０）を部分的にエッチング除去することによって前記トランジスタ（Ｔ
    １，Ｔ２）の位置の前記半導体本体（１０）に形成されることを特徴とする請求
    項５，６，７又は８に記載の方法。
  10. 【請求項１０】 付加的メサ状部分（８，９，１２）が、前記トランジスタ（Ｔ１，Ｔ２）のカ
    スコード配置の接続領域（８，９，１２）を形成する前記半導体本体（１０）に
    形成され、かつ前記メサ状部分（７，８）及び他の部分（８，９，１２）には接
    触バンプ（２９）が装備されていることを特徴とする請求項９記載の方法。
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