JPH04307940A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents
半導体集積回路装置の製造方法および半導体集積回路装置Info
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- JPH04307940A JPH04307940A JP7274991A JP7274991A JPH04307940A JP H04307940 A JPH04307940 A JP H04307940A JP 7274991 A JP7274991 A JP 7274991A JP 7274991 A JP7274991 A JP 7274991A JP H04307940 A JPH04307940 A JP H04307940A
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法および半導体集積回路装置技術に関し、特に、
ラテラルバイポーラトランジスタ（以下、単にラテラル
バイポーラ素子という）を有する半導体集積回路装置に
適用して有効な技術に関するものである。
製造方法および半導体集積回路装置技術に関し、特に、
ラテラルバイポーラトランジスタ（以下、単にラテラル
バイポーラ素子という）を有する半導体集積回路装置に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）基板上に形成された従来のラテラルバイ
ポーラ素子を図２１に示す。
ｕｌａｔｏｒ）基板上に形成された従来のラテラルバイ
ポーラ素子を図２１に示す。
【０００３】ＳＯＩ基板５０を構成する絶縁層５１上に
は、例えばｐ形のシリコン（Ｓｉ）単結晶からなる半導
体層５２がエピタキシャル法等によって形成されている
。
は、例えばｐ形のシリコン（Ｓｉ）単結晶からなる半導
体層５２がエピタキシャル法等によって形成されている
。
【０００４】半導体層５２には、エミッタ拡散層５２ｅ
、ベース拡散層５２ｂおよびコレクタ拡散層５２ｃが並
設されている。
、ベース拡散層５２ｂおよびコレクタ拡散層５２ｃが並
設されている。
【０００５】エミッタ拡散層５２ｅおよびコレクタ拡散
層５２ｃには、例えばｎ形不純物リンが導入されている
。
層５２ｃには、例えばｎ形不純物リンが導入されている
。
【０００６】また、ベース拡散層５２ｂには、例えばｐ
形不純物ホウ素が導入されており、半導体層５２上の絶
縁膜５３に穿孔された接続孔５４を通じてベース電極５
５ａが電気的に接続されている。
形不純物ホウ素が導入されており、半導体層５２上の絶
縁膜５３に穿孔された接続孔５４を通じてベース電極５
５ａが電気的に接続されている。
【０００７】ベース電極５５ａは、例えばポリＳｉにｐ
形不純物ホウ素が導入され形成されている。
形不純物ホウ素が導入され形成されている。
【０００８】次に、このような従来のラテラルバイポー
ラ素子の形成方法を図２２〜図２５により説明する。
ラ素子の形成方法を図２２〜図２５により説明する。
【０００９】まず、図２２に示すように、ＳＯＩ基板５
０の半導体層５２上に絶縁膜５３を堆積した後、フォト
リソグラフィ技術によって、絶縁膜５３に接続孔５４を
穿孔する。
０の半導体層５２上に絶縁膜５３を堆積した後、フォト
リソグラフィ技術によって、絶縁膜５３に接続孔５４を
穿孔する。
【００１０】続いて、図２３に示すように、ＳＯＩ基板
５０上にＣＶＤ法等によってポリＳｉ膜５５を堆積した
後、ポリＳｉ膜５５にｐ形不純物ホウ素を所定量イオン
注入する。
５０上にＣＶＤ法等によってポリＳｉ膜５５を堆積した
後、ポリＳｉ膜５５にｐ形不純物ホウ素を所定量イオン
注入する。
【００１１】その後、ＳＯＩ基板５０に熱処理を施し、
図２４に示すように、ポリＳｉ膜５５のｐ形不純物を半
導体層５２に拡散させてベース拡散層５２ｂを自己整合
的に形成する。
図２４に示すように、ポリＳｉ膜５５のｐ形不純物を半
導体層５２に拡散させてベース拡散層５２ｂを自己整合
的に形成する。
【００１２】次いで、ポリＳｉ膜５５をフォトリソグラ
フィ技術によってパターンニングし、図２５に示すよう
に、ベース電極５５ａを形成した後、ベース電極５５ａ
をマスクとして半導体層５２にｎ形不純物リン等をイオ
ン注入する。
フィ技術によってパターンニングし、図２５に示すよう
に、ベース電極５５ａを形成した後、ベース電極５５ａ
をマスクとして半導体層５２にｎ形不純物リン等をイオ
ン注入する。
【００１３】続いて、ＳＯＩ基板５０に対して熱処理を
施し、図２１に示したように、エミッタ拡散層５２ｅお
よびコレクタ拡散層５２ｃを半導体層５２に自己整合的
に形成する。
施し、図２１に示したように、エミッタ拡散層５２ｅお
よびコレクタ拡散層５２ｃを半導体層５２に自己整合的
に形成する。
【００１４】なお、半導体集積回路装置の製造プロセス
における自己整合技術については、例えば株式会社
工業調査会、１９８５年５月２５日発行、「最新 Ｌ
ＳＩプロセス技術」Ｐ３２６〜Ｐ３３５に記載があり、
ゲート電極をマスクとしてソース、ドレイン拡散層を自
己整合的に形成する方法やドープトポリＳｉの不純物を
半導体層に熱拡散させて拡散層を自己整合的に形成する
方法等、種々の自己整合技術について説明されている。
における自己整合技術については、例えば株式会社
工業調査会、１９８５年５月２５日発行、「最新 Ｌ
ＳＩプロセス技術」Ｐ３２６〜Ｐ３３５に記載があり、
ゲート電極をマスクとしてソース、ドレイン拡散層を自
己整合的に形成する方法やドープトポリＳｉの不純物を
半導体層に熱拡散させて拡散層を自己整合的に形成する
方法等、種々の自己整合技術について説明されている。
【００１５】
【発明が解決しようとする課題】ところが、上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。
技術においては、以下の問題があることを本発明者は見
い出した。
【００１６】すなわち、従来は、ベース電極をマスクと
して、エミッタ拡散層およびコレクタ拡散層を自己整合
的に形成するので、ベース電極のパターン位置と、接続
孔の開口パターン位置との間に相対的な位置ずれが生じ
ると、エミッタ拡散層およびコレクタ拡散層と、ベース
拡散層との間にも相対的な位置ずれが生じ、ラテラルバ
イポーラ素子の電気的特性が劣化する問題があった。
して、エミッタ拡散層およびコレクタ拡散層を自己整合
的に形成するので、ベース電極のパターン位置と、接続
孔の開口パターン位置との間に相対的な位置ずれが生じ
ると、エミッタ拡散層およびコレクタ拡散層と、ベース
拡散層との間にも相対的な位置ずれが生じ、ラテラルバ
イポーラ素子の電気的特性が劣化する問題があった。
【００１７】また、そのような位置ずれの量は製造プロ
セス毎に変動するが、その位置ずれの量が変動すれば、
ベース拡散層とエミッタ拡散層およびコレクタ拡散層と
の間隔やそれら拡散層の接合界面における不純物濃度等
も変動するので、ラテラルバイポーラ素子の電気的特性
も製造プロセス毎に変動する問題があった。
セス毎に変動するが、その位置ずれの量が変動すれば、
ベース拡散層とエミッタ拡散層およびコレクタ拡散層と
の間隔やそれら拡散層の接合界面における不純物濃度等
も変動するので、ラテラルバイポーラ素子の電気的特性
も製造プロセス毎に変動する問題があった。
【００１８】本発明は上記課題に着目してなされたもの
であり、その目的は、ラテラルバイポーラ素子のベース
、エミッタおよびコレクタ拡散層の位置精度を向上させ
、その素子を有する半導体集積回路装置の電気的特性を
向上させることのできる技術を提供することにある。
であり、その目的は、ラテラルバイポーラ素子のベース
、エミッタおよびコレクタ拡散層の位置精度を向上させ
、その素子を有する半導体集積回路装置の電気的特性を
向上させることのできる技術を提供することにある。
【００１９】本発明の他の目的は、ラテラルバイポーラ
素子のベース、エミッタおよびコレクタ拡散層の位置精
度を向上させ、その素子を有する半導体集積回路装置の
製造上の再現性を向上させることのできる技術を提供す
ることにある。
素子のベース、エミッタおよびコレクタ拡散層の位置精
度を向上させ、その素子を有する半導体集積回路装置の
製造上の再現性を向上させることのできる技術を提供す
ることにある。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００２２】すなわち、請求項１記載の発明は、半導体
基板の少なくとも一部にラテラルバイポーラ素子を形成
する際、前記半導体基板上に第一不純物の導入された第
一ドープトポリＳｉ膜からなるエミッタ自己整合パター
ンおよびコレクタ自己整合パターンを形成した後、前記
エミッタ自己整合パターンおよびコレクタ自己整合パタ
ーンから前記半導体基板に前記第一不純物を拡散させて
エミッタ拡散層およびコレクタ拡散層を自己整合的に形
成する工程と、前記エミッタ自己整合パターンおよびコ
レクタ自己整合パターンの表面のみを分離用絶縁膜によ
って被覆する工程と、前記半導体基板上に第二不純物の
導入された第二ドープトポリＳｉ膜を形成した後、前記
第二ドープトポリＳｉ膜のベース自己整合パターン部か
ら前記半導体基板に前記第二不純物を拡散させてベース
拡散層を自己整合的に形成する工程とを順に行う半導体
集積回路装置の製造方法とするものである。
基板の少なくとも一部にラテラルバイポーラ素子を形成
する際、前記半導体基板上に第一不純物の導入された第
一ドープトポリＳｉ膜からなるエミッタ自己整合パター
ンおよびコレクタ自己整合パターンを形成した後、前記
エミッタ自己整合パターンおよびコレクタ自己整合パタ
ーンから前記半導体基板に前記第一不純物を拡散させて
エミッタ拡散層およびコレクタ拡散層を自己整合的に形
成する工程と、前記エミッタ自己整合パターンおよびコ
レクタ自己整合パターンの表面のみを分離用絶縁膜によ
って被覆する工程と、前記半導体基板上に第二不純物の
導入された第二ドープトポリＳｉ膜を形成した後、前記
第二ドープトポリＳｉ膜のベース自己整合パターン部か
ら前記半導体基板に前記第二不純物を拡散させてベース
拡散層を自己整合的に形成する工程とを順に行う半導体
集積回路装置の製造方法とするものである。
【００２３】
【作用】上記した請求項１記載の発明によれば、従来と
異なり、エミッタ拡散層およびコレクタ拡散層を、ベー
ス電極のパターン位置に左右されることなく自己整合的
に形成することができるので、エミッタ拡散層、コレク
タ拡散層およびベース拡散層の相対的な位置精度を向上
させることが可能となる。
異なり、エミッタ拡散層およびコレクタ拡散層を、ベー
ス電極のパターン位置に左右されることなく自己整合的
に形成することができるので、エミッタ拡散層、コレク
タ拡散層およびベース拡散層の相対的な位置精度を向上
させることが可能となる。
【００２４】
【実施例】図１は本発明の一実施例であるラテラルバイ
ポーラ素子を有する半導体集積回路装置の製造工程を示
す工程図、図２〜図１２はその半導体集積回路装置の製
造工程中の要部断面図である。
ポーラ素子を有する半導体集積回路装置の製造工程を示
す工程図、図２〜図１２はその半導体集積回路装置の製
造工程中の要部断面図である。
【００２５】本実施例の半導体集積回路装置の製造方法
は、ラテラルバイポーラ素子を有する半導体集積回路装
置の製造方法であり、図１に示すように、例えば五つの
工程１ａ〜１ｅを有している。
は、ラテラルバイポーラ素子を有する半導体集積回路装
置の製造方法であり、図１に示すように、例えば五つの
工程１ａ〜１ｅを有している。
【００２６】すなわち、エミッタ・コレクタ自己整合パ
ターン形成工程１ａ、エミッタ・コレクタ自己整合パタ
ーンから半導体層への不純物拡散工程１ｂ、エミッタ・
コレクタ自己整合パターン表面の分離用絶縁膜の形成工
程１ｃ、ベース自己整合パターン用ポリＳｉ膜の形成工
程１ｄ、ベース自己整合パターン部から半導体層への不
純物拡散工程１ｅである。
ターン形成工程１ａ、エミッタ・コレクタ自己整合パタ
ーンから半導体層への不純物拡散工程１ｂ、エミッタ・
コレクタ自己整合パターン表面の分離用絶縁膜の形成工
程１ｃ、ベース自己整合パターン用ポリＳｉ膜の形成工
程１ｄ、ベース自己整合パターン部から半導体層への不
純物拡散工程１ｅである。
【００２７】以下、本実施例においては、例えばＳＯＩ
基板にｎｐｎ形のラテラルバイポーラ素子およびｎチャ
ネルＭＯＳ・ＦＥＴ（以下、ｎＭＯＳという）素子を有
する半導体集積回路装置の製造方法を図１に沿って図２
〜図１２により説明する。
基板にｎｐｎ形のラテラルバイポーラ素子およびｎチャ
ネルＭＯＳ・ＦＥＴ（以下、ｎＭＯＳという）素子を有
する半導体集積回路装置の製造方法を図１に沿って図２
〜図１２により説明する。
【００２８】図２は、図１に示したエミッタ・コレクタ
自己整合パターン形成工程１ａの前工程におけるＳＯＩ
基板２の要部断面図を示している。
自己整合パターン形成工程１ａの前工程におけるＳＯＩ
基板２の要部断面図を示している。
【００２９】ＳＯＩ基板２を構成する絶縁層３は、例え
ば二酸化ケイ素（ＳｉＯ２）の単結晶からなり、その上
層には、例えばｐ形Ｓｉ単結晶からなる半導体層４が形
成されている。
ば二酸化ケイ素（ＳｉＯ２）の単結晶からなり、その上
層には、例えばｐ形Ｓｉ単結晶からなる半導体層４が形
成されている。
【００３０】半導体層４において、フィールド絶縁膜５
ａ，５ｂに囲まれた素子領域ＬＢは、後述するラテラル
バイポーラ素子を形成するための領域である。
ａ，５ｂに囲まれた素子領域ＬＢは、後述するラテラル
バイポーラ素子を形成するための領域である。
【００３１】また、フィールド絶縁膜５ｂ，５ｃに囲ま
れた素子領域ＭＦは、後述するｎＭＯＳ素子を形成する
ための領域であり、素子領域ＭＦの半導体層４上には、
例えばＳｉＯ２ からなるゲート酸化膜６が形成されて
いる。
れた素子領域ＭＦは、後述するｎＭＯＳ素子を形成する
ための領域であり、素子領域ＭＦの半導体層４上には、
例えばＳｉＯ２ からなるゲート酸化膜６が形成されて
いる。
【００３２】ただし、ゲート酸化膜６は、素子領域ＭＦ
のみに形成され、素子領域ＬＢには形成されていない。
のみに形成され、素子領域ＬＢには形成されていない。
【００３３】ＳＯＩ基板２上には、ポリＳｉ膜（第一ド
ープトポリＳｉ膜）７ａがＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によって堆積
されている。
ープトポリＳｉ膜）７ａがＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によって堆積
されている。
【００３４】ポリＳｉ膜７ａには、例えば第一不純物で
あるｎ形不純物リンまたはヒ素（Ａｓ）が導入されてい
る。
あるｎ形不純物リンまたはヒ素（Ａｓ）が導入されてい
る。
【００３５】このようなＳＯＩ基板２に対して、まず、
ポリＳｉ膜７ａをフォトリソグラフィ技術によりパター
ニングし、図３に示すように、エミッタ電極（エミッタ
自己整合パターン）８ａ、コレクタ電極（コレクタ自己
整合パターン）８ｂおよびゲート電極９ａを同時にパタ
ーン形成する（図１の工程１ａ）。
ポリＳｉ膜７ａをフォトリソグラフィ技術によりパター
ニングし、図３に示すように、エミッタ電極（エミッタ
自己整合パターン）８ａ、コレクタ電極（コレクタ自己
整合パターン）８ｂおよびゲート電極９ａを同時にパタ
ーン形成する（図１の工程１ａ）。
【００３６】続いて、ＳＯＩ基板２に対して、例えば９
００℃、１０分程度の熱処理を施し、エミッタ電極８ａ
およびコレクタ電極８ｂのｎ形不純物リンまたはＡｓを
、素子領域ＬＢの半導体層４に拡散し、エミッタ拡散層
８ｃおよびコレクタ拡散層８ｄを自己整合的に形成する
（図１の工程１ｂ）。
００℃、１０分程度の熱処理を施し、エミッタ電極８ａ
およびコレクタ電極８ｂのｎ形不純物リンまたはＡｓを
、素子領域ＬＢの半導体層４に拡散し、エミッタ拡散層
８ｃおよびコレクタ拡散層８ｄを自己整合的に形成する
（図１の工程１ｂ）。
【００３７】その後、図４に示すように、ＳＯＩ基板２
上にフォトレジスト（以下、レジストという）パターン
１０ａを形成した後、そのレジストパターン１０ａと、
ゲート電極９ａとをマスクとして、素子領域ＭＦの半導
体層４に、例えばｎ形不純物Ａｓを１〜１０×１０１３
個／ｃｍ２ 程度でイオン注入し、熱処理を施してソー
ス拡散層９ｂおよびドレイン拡散層９ｃを形成する。
上にフォトレジスト（以下、レジストという）パターン
１０ａを形成した後、そのレジストパターン１０ａと、
ゲート電極９ａとをマスクとして、素子領域ＭＦの半導
体層４に、例えばｎ形不純物Ａｓを１〜１０×１０１３
個／ｃｍ２ 程度でイオン注入し、熱処理を施してソー
ス拡散層９ｂおよびドレイン拡散層９ｃを形成する。
【００３８】次いで、レジストパターン１０ａの除去後
、図５に示すように、ＳＯＩ基板２上に、例えばＳｉＯ
２ からなる絶縁膜１１をＣＶＤ法等によって堆積する
。
、図５に示すように、ＳＯＩ基板２上に、例えばＳｉＯ
２ からなる絶縁膜１１をＣＶＤ法等によって堆積する
。
【００３９】続いて、その絶縁膜１１をエッチバックし
て、図６に示すように、エミッタ電極８ａ、コレクタ電
極８ｂおよびゲート電極９ａの表面のみを被覆する分離
用絶縁膜１１ａを形成する。
て、図６に示すように、エミッタ電極８ａ、コレクタ電
極８ｂおよびゲート電極９ａの表面のみを被覆する分離
用絶縁膜１１ａを形成する。
【００４０】分離用絶縁膜１１ａを形成する方法として
は、エッチバック法に限定されるものではなく、例えば
選択酸化法、あるいは選択酸化法とエッチバック法とを
組み合わせた方法等、種々変更可能である（図１の工程
１ｃ）。
は、エッチバック法に限定されるものではなく、例えば
選択酸化法、あるいは選択酸化法とエッチバック法とを
組み合わせた方法等、種々変更可能である（図１の工程
１ｃ）。
【００４１】その後、図７に示すように、ＳＯＩ基板２
上にレジストパターン１０ｂを形成した後、レジストパ
ターン１０ｂと、ゲート電極９ａおよび分離用絶縁膜１
１ａをマスクとして、素子領域ＭＦの半導体層４に、例
えばｎ形不純物リンを５×１０１５個／ｃｍ２ 程度で
イオン注入し、熱処理を施してＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造のｎＭＯＳ素子９を形
成する。
上にレジストパターン１０ｂを形成した後、レジストパ
ターン１０ｂと、ゲート電極９ａおよび分離用絶縁膜１
１ａをマスクとして、素子領域ＭＦの半導体層４に、例
えばｎ形不純物リンを５×１０１５個／ｃｍ２ 程度で
イオン注入し、熱処理を施してＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造のｎＭＯＳ素子９を形
成する。
【００４２】次いで、レジストパターン１０ｂの除去後
、図８に示すように、ＳＯＩ基板２上にＣＶＤ法等によ
ってポリＳｉ膜７ｂを堆積し、そのポリＳｉ膜７ｂに、
例えば第二不純物であるｐ形不純物ホウ素をイオン注入
する。この時点で、ポリＳｉ膜７ｂは、第二ドープトポ
リＳｉ膜となる（図１の工程１ｄ）。
、図８に示すように、ＳＯＩ基板２上にＣＶＤ法等によ
ってポリＳｉ膜７ｂを堆積し、そのポリＳｉ膜７ｂに、
例えば第二不純物であるｐ形不純物ホウ素をイオン注入
する。この時点で、ポリＳｉ膜７ｂは、第二ドープトポ
リＳｉ膜となる（図１の工程１ｄ）。
【００４３】続いて、ＳＯＩ基板２に対して、例えば９
００℃、１０分程度の熱処理を施し、図９に示すように
、ポリＳｉ膜７ｂのベース電極部（ベース自己整合パタ
ーン部）７ｂ１ からその下方の半導体層４にｐ形不純
物ホウ素を拡散し、ベース拡散層８ｅを自己整合的に形
成する（図１の工程１ｅ）。
００℃、１０分程度の熱処理を施し、図９に示すように
、ポリＳｉ膜７ｂのベース電極部（ベース自己整合パタ
ーン部）７ｂ１ からその下方の半導体層４にｐ形不純
物ホウ素を拡散し、ベース拡散層８ｅを自己整合的に形
成する（図１の工程１ｅ）。
【００４４】その後、ＳＯＩ基板２上のポリＳｉ膜７ｂ
をフォトリソグラフィ技術によってパターンニングし、
図１０に示すように、ベース電極８ｆを形成し、素子領
域ＬＢに、例えばｎｐｎ形のラテラルバイポーラ素子８
を形成する。
をフォトリソグラフィ技術によってパターンニングし、
図１０に示すように、ベース電極８ｆを形成し、素子領
域ＬＢに、例えばｎｐｎ形のラテラルバイポーラ素子８
を形成する。
【００４５】次いで、図１１に示すように、ＳＯＩ基板
２上に絶縁膜１２を堆積し、その絶縁膜１２にエミッタ
電極８ａ、コレクタ電極８ｂ、ソース拡散層９ｂおよび
ドレイン拡散層９ｃに達する接続孔１３を穿孔する。
２上に絶縁膜１２を堆積し、その絶縁膜１２にエミッタ
電極８ａ、コレクタ電極８ｂ、ソース拡散層９ｂおよび
ドレイン拡散層９ｃに達する接続孔１３を穿孔する。
【００４６】続いて、例えばブランケットタングステン
ＣＶＤ法等によってＳＯＩ基板２上に金属膜１４を堆積
する。
ＣＶＤ法等によってＳＯＩ基板２上に金属膜１４を堆積
する。
【００４７】その後、金属膜１４をフォトリソグラフィ
技術によってパターンニングし、図１２に示すように、
エミッタ引出し電極８ｇ、コレクタ引出し電極８ｈ、ソ
ース引出し電極９ｄおよびドレイン引出し電極９ｅを形
成する。
技術によってパターンニングし、図１２に示すように、
エミッタ引出し電極８ｇ、コレクタ引出し電極８ｈ、ソ
ース引出し電極９ｄおよびドレイン引出し電極９ｅを形
成する。
【００４８】以上のようにしてＳＯＩ基板２上に、例え
ばｎｐｎ形のラテラルバイポーラ素子８およびｎＭＯＳ
素子９を有する半導体集積回路装置を製造する。
ばｎｐｎ形のラテラルバイポーラ素子８およびｎＭＯＳ
素子９を有する半導体集積回路装置を製造する。
【００４９】このように本実施例によれば、以下の効果
を得ることが可能となる。
を得ることが可能となる。
【００５０】（１）．エミッタ電極８ａおよびコレクタ
電極８ｂからの不純物拡散によってその下方の半導体層
４にエミッタ拡散層８ｃおよびコレクタ拡散層８ｄを自
己整合的に形成した後、ベース電極部７ｂ１ からの不
純物拡散によってその下方の半導体層４にベース拡散層
８ｅを自己整合的に形成することにより、従来と異なり
、エミッタ拡散層８ｃおよびコレクタ拡散層８ｄをベー
ス電極８ｆのパターン位置に左右されることなく自己整
合的に形成することができるので、エミッタ拡散層８ｃ
、コレクタ拡散層８ｄおよびベース拡散層８ｅの相対的
な位置精度を向上させることが可能となる。
電極８ｂからの不純物拡散によってその下方の半導体層
４にエミッタ拡散層８ｃおよびコレクタ拡散層８ｄを自
己整合的に形成した後、ベース電極部７ｂ１ からの不
純物拡散によってその下方の半導体層４にベース拡散層
８ｅを自己整合的に形成することにより、従来と異なり
、エミッタ拡散層８ｃおよびコレクタ拡散層８ｄをベー
ス電極８ｆのパターン位置に左右されることなく自己整
合的に形成することができるので、エミッタ拡散層８ｃ
、コレクタ拡散層８ｄおよびベース拡散層８ｅの相対的
な位置精度を向上させることが可能となる。
【００５１】（２）．上記（１） により、ラテラルバ
イポーラ素子９の電気的特性を向上させることができる
ので、ラテラルバイポーラ素子９を有する半導体集積回
路装置の信頼性および歩留りを向上させることが可能と
なる。
イポーラ素子９の電気的特性を向上させることができる
ので、ラテラルバイポーラ素子９を有する半導体集積回
路装置の信頼性および歩留りを向上させることが可能と
なる。
【００５２】（３）．上記（１） により、エミッタ拡
散層８ｃ、コレクタ拡散層８ｄおよびベース拡散層８ｅ
の相対的な位置が製造プロセス毎にずれるのを抑制でき
るので、その位置ずれに起因するラテラルバイポーラ素
子９の電気的特性の変動を防止でき、ラテラルバイポー
ラ素子９を有する半導体集積回路装置の製造上の再現性
を向上させることが可能となる。
散層８ｃ、コレクタ拡散層８ｄおよびベース拡散層８ｅ
の相対的な位置が製造プロセス毎にずれるのを抑制でき
るので、その位置ずれに起因するラテラルバイポーラ素
子９の電気的特性の変動を防止でき、ラテラルバイポー
ラ素子９を有する半導体集積回路装置の製造上の再現性
を向上させることが可能となる。
【００５３】次に、本発明の他の実施例を説明する。
【００５４】図１３〜図１９は本発明の他の実施例であ
る半導体集積回路装置の製造工程中の要部断面図である
。
る半導体集積回路装置の製造工程中の要部断面図である
。
【００５５】以下、本実施例の半導体集積回路装置の製
造方法を図１に沿って図１３〜図１９により説明する。
造方法を図１に沿って図１３〜図１９により説明する。
【００５６】図１３は、図１のエミッタ・コレクタ自己
整合パターン形成工程１ａ後のＳＯＩ基板２の要部断面
図を示している。
整合パターン形成工程１ａ後のＳＯＩ基板２の要部断面
図を示している。
【００５７】本実施例においては、素子領域ＬＢに酸化
膜６ａが形成されている。酸化膜６ａは、上記したゲー
ト酸化膜６の形成工程の際に素子領域ＬＢの半導体層４
上に形成された膜である。
膜６ａが形成されている。酸化膜６ａは、上記したゲー
ト酸化膜６の形成工程の際に素子領域ＬＢの半導体層４
上に形成された膜である。
【００５８】素子領域ＬＢの酸化膜６ａ（ゲート酸化膜
）を残した理由は、ポリＳｉ膜７ａ（図２参照）をパタ
ーンニングする際にエッチングガスによって素子領域Ｌ
Ｂの半導体層４の上部が浸食されるのを防止するためで
ある。
）を残した理由は、ポリＳｉ膜７ａ（図２参照）をパタ
ーンニングする際にエッチングガスによって素子領域Ｌ
Ｂの半導体層４の上部が浸食されるのを防止するためで
ある。
【００５９】酸化膜６ａ上には、エミッタ自己整合パタ
ーン８ｉおよびコレクタ自己整合パターン８ｊが形成さ
れ、ゲート酸化膜６上には、ゲート電極９ａが形成され
ている。これらパターン８ｉ，８ｊおよび電極９ａは、
前記実施例と同様、同一のポリＳｉ膜７ａ（図２参照）
から形成されている。
ーン８ｉおよびコレクタ自己整合パターン８ｊが形成さ
れ、ゲート酸化膜６上には、ゲート電極９ａが形成され
ている。これらパターン８ｉ，８ｊおよび電極９ａは、
前記実施例と同様、同一のポリＳｉ膜７ａ（図２参照）
から形成されている。
【００６０】ただし、エミッタ自己整合パターン８ｉお
よびコレクタ自己整合パターン８ｊには、例えばｎ形不
純物リンが導入され、ゲート電極９ａには、例えばリン
よりも拡散係数の低いｎ形不純物Ａｓが導入されている
。
よびコレクタ自己整合パターン８ｊには、例えばｎ形不
純物リンが導入され、ゲート電極９ａには、例えばリン
よりも拡散係数の低いｎ形不純物Ａｓが導入されている
。
【００６１】また、エミッタ自己整合パターン８ｉおよ
びコレクタ自己整合パターン８ｊの不純物の導入工程に
際しては、例えば８０ＫｅＶ、５×１０１５個／ｃｍ２
でイオン注入が行われ、ゲート電極９ａの不純物の導
入工程に際しては、例えば２５ＫｅＶ、５×１０１５個
／ｃｍ２ でイオン注入が行われている。すなわち、ポ
リＳｉ膜７ａ（図２参照）において、ゲート電極９ａの
形成領域側に導入された不純物の方が、エミッタ自己整
合パターン８ｉおよびコレクタ自己整合パターン８ｊの
形成領域側に導入された不純物よりも、浅い位置に注入
されている。
びコレクタ自己整合パターン８ｊの不純物の導入工程に
際しては、例えば８０ＫｅＶ、５×１０１５個／ｃｍ２
でイオン注入が行われ、ゲート電極９ａの不純物の導
入工程に際しては、例えば２５ＫｅＶ、５×１０１５個
／ｃｍ２ でイオン注入が行われている。すなわち、ポ
リＳｉ膜７ａ（図２参照）において、ゲート電極９ａの
形成領域側に導入された不純物の方が、エミッタ自己整
合パターン８ｉおよびコレクタ自己整合パターン８ｊの
形成領域側に導入された不純物よりも、浅い位置に注入
されている。
【００６２】このように、ゲート電極９ａに対してリン
よりも拡散係数の低いＡｓを導入し、また、ゲート電極
９ａの不純物の注入位置を浅くした理由は、エミッタ自
己整合パターン８ｉおよびコレクタ自己整合パターン８
ｊの不純物をその下方の半導体層４に熱拡散させる際、
ゲート電極９ａの不純物がその下方の半導体層４に拡散
しないようにさせるためである。
よりも拡散係数の低いＡｓを導入し、また、ゲート電極
９ａの不純物の注入位置を浅くした理由は、エミッタ自
己整合パターン８ｉおよびコレクタ自己整合パターン８
ｊの不純物をその下方の半導体層４に熱拡散させる際、
ゲート電極９ａの不純物がその下方の半導体層４に拡散
しないようにさせるためである。
【００６３】このようなＳＯＩ基板２に対し、例えば９
００℃、１０分程度の熱処理を施し、エミッタ自己整合
パターン８ｉおよびコレクタ自己整合パターン８ｊのｎ
形不純物リンを、その下方の半導体層４に酸化膜６ａを
介して拡散させて、図１４に示すように、エミッタ拡散
層８ｃおよびコレクタ拡散層８ｄを自己整合的に形成す
る（図１の工程１ｂ）。
００℃、１０分程度の熱処理を施し、エミッタ自己整合
パターン８ｉおよびコレクタ自己整合パターン８ｊのｎ
形不純物リンを、その下方の半導体層４に酸化膜６ａを
介して拡散させて、図１４に示すように、エミッタ拡散
層８ｃおよびコレクタ拡散層８ｄを自己整合的に形成す
る（図１の工程１ｂ）。
【００６４】続いて、前記実施例と同様にして、図１５
に示すように、素子領域ＭＦにソース拡散層９ｂおよび
ドレイン拡散層９ｃを形成した後、エミッタ自己整合パ
ターン８ｉ、コレクタ自己整合パターン８ｊおよびゲー
ト電極９ａの表面のみに分離用絶膜１１ａを形成する（
図１の工程１ｃ）。
に示すように、素子領域ＭＦにソース拡散層９ｂおよび
ドレイン拡散層９ｃを形成した後、エミッタ自己整合パ
ターン８ｉ、コレクタ自己整合パターン８ｊおよびゲー
ト電極９ａの表面のみに分離用絶膜１１ａを形成する（
図１の工程１ｃ）。
【００６５】その後、前記実施例と同様にして、図１６
に示すように、素子領域ＭＦにＬＤＤ構造のｎＭＯＳ素
子９を形成した後、ＳＯＩ基板２上にポリＳｉ膜７ｂを
ＣＶＤ法等によって堆積し、その膜７ｂに、例えばｐ形
不純物ホウ素をイオン注入する（図１の工程１ｄ）。
に示すように、素子領域ＭＦにＬＤＤ構造のｎＭＯＳ素
子９を形成した後、ＳＯＩ基板２上にポリＳｉ膜７ｂを
ＣＶＤ法等によって堆積し、その膜７ｂに、例えばｐ形
不純物ホウ素をイオン注入する（図１の工程１ｄ）。
【００６６】次いで、本実施例においては、ポリＳｉ膜
７ｂをフォトリソグラフィ技術によってパターンニング
して、図１７に示すように、素子領域ＬＢにベース自己
整合パターン（ベース自己整合パターン部）８ｋを形成
する。
７ｂをフォトリソグラフィ技術によってパターンニング
して、図１７に示すように、素子領域ＬＢにベース自己
整合パターン（ベース自己整合パターン部）８ｋを形成
する。
【００６７】続いて、ＳＯＩ基板２に対して、例えば９
００℃、１０分程度の熱処理を施し、ベース自己整合パ
ターン８ｋのｐ形不純物ホウ素をその下方の半導体層４
に酸化膜６ａを介して拡散させてベース拡散層８ｅを形
成する。
００℃、１０分程度の熱処理を施し、ベース自己整合パ
ターン８ｋのｐ形不純物ホウ素をその下方の半導体層４
に酸化膜６ａを介して拡散させてベース拡散層８ｅを形
成する。
【００６８】このようにして、素子領域ＬＢに、例えば
ｎｐｎ形のラテラルバイポーラ素子８を形成する（図１
の工程１ｅ）。
ｎｐｎ形のラテラルバイポーラ素子８を形成する（図１
の工程１ｅ）。
【００６９】その後、図１８に示すように、ＳＯＩ基板
２上に絶縁膜１２を堆積した後、絶縁膜１２および酸化
膜６ａに対して、エミッタ拡散層８ｃおよびコレクタ拡
散層８ｄに近接する半導体層４に達する接続孔１３を穿
孔する。
２上に絶縁膜１２を堆積した後、絶縁膜１２および酸化
膜６ａに対して、エミッタ拡散層８ｃおよびコレクタ拡
散層８ｄに近接する半導体層４に達する接続孔１３を穿
孔する。
【００７０】次いで、接続孔１３を通じて、例えばｎ形
不純物リンを半導体層４にイオン注入し、熱処理を施し
て拡散層８ｍ，８ｎを形成する。
不純物リンを半導体層４にイオン注入し、熱処理を施し
て拡散層８ｍ，８ｎを形成する。
【００７１】続いて、図１９に示すように、ｎＭＯＳ素
子９のソース拡散層９ｂおよびドレイン拡散層９ｃに達
する接続孔１３を穿孔した後、前記実施例と同様にして
、例えばタングステンからなるエミッタ引出し電極８ｇ
、コレクタ引出し電極８ｈ、ソース引出し電極９ｄおよ
びドレイン引出し電極９ｅを形成する。
子９のソース拡散層９ｂおよびドレイン拡散層９ｃに達
する接続孔１３を穿孔した後、前記実施例と同様にして
、例えばタングステンからなるエミッタ引出し電極８ｇ
、コレクタ引出し電極８ｈ、ソース引出し電極９ｄおよ
びドレイン引出し電極９ｅを形成する。
【００７２】以上のようにしてＳＯＩ基板２上に、例え
ばｎｐｎ形のラテラルバイポーラ素子８およびｎＭＯＳ
素子９を有する半導体集積回路装置を製造する。
ばｎｐｎ形のラテラルバイポーラ素子８およびｎＭＯＳ
素子９を有する半導体集積回路装置を製造する。
【００７３】このように本実施例によれば、前記実施例
で得られた効果の他に、次の効果を得ることが可能とな
る。
で得られた効果の他に、次の効果を得ることが可能とな
る。
【００７４】すなわち、素子領域ＬＢの半導体層４上の
酸化膜６ａを残したことにより、ポリＳｉ膜７ａ（図２
参照）のエッチング工程に際して、素子領域ＬＢの半導
体層４の浸食を防止することができるので、その浸食に
起因するラテラルバイポーラ素子８の電気的特性劣化を
防止することが可能となる。
酸化膜６ａを残したことにより、ポリＳｉ膜７ａ（図２
参照）のエッチング工程に際して、素子領域ＬＢの半導
体層４の浸食を防止することができるので、その浸食に
起因するラテラルバイポーラ素子８の電気的特性劣化を
防止することが可能となる。
【００７５】また、ｎＭＯＳ素子９のゲート電極９ａに
、エミッタ自己整合パターン８ｉおよびコレクタ自己整
合パターン８ｊに導入された不純物よりも拡散係数の低
い不純物を導入したことにより、エミッタ拡散層８ｃお
よびコレクタ拡散層８ｄを形成する際に、ゲート電極９
ａから半導体層４へ不純物を拡散させることなく、エミ
ッタ自己整合パターン８ｉおよびコレクタ自己整合パタ
ーン８ｊの不純物を半導体層４に拡散させることが可能
となる。
、エミッタ自己整合パターン８ｉおよびコレクタ自己整
合パターン８ｊに導入された不純物よりも拡散係数の低
い不純物を導入したことにより、エミッタ拡散層８ｃお
よびコレクタ拡散層８ｄを形成する際に、ゲート電極９
ａから半導体層４へ不純物を拡散させることなく、エミ
ッタ自己整合パターン８ｉおよびコレクタ自己整合パタ
ーン８ｊの不純物を半導体層４に拡散させることが可能
となる。
【００７６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００７７】例えば前記各実施例においては、ラテラル
バイポーラ素子をｎｐｎ形とした場合について説明した
が、これに限定されるものではなく、ｐｎｐ形のラテラ
ルバイポーラ素子としても良い。
バイポーラ素子をｎｐｎ形とした場合について説明した
が、これに限定されるものではなく、ｐｎｐ形のラテラ
ルバイポーラ素子としても良い。
【００７８】また、前記各実施例においては、ＳＯＩ基
板にラテラルバイポーラ素子とｎＭＯＳ素子とが形成さ
れた半導体集積回路装置に本発明を適用した場合につい
て説明したが、これに限定されるものではなく種々適用
可能であり、例えば図２０に示すように、ＳＯＩ基板２
にラテラルバイポーラ素子８とｎＭＯＳ素子９およびｐ
チャネルＭＯＳ（以下、ｐＭＯＳという）素子１５とを
有する半導体集積回路装置に本発明を適用することも可
能である。この場合、ｐＭＯＳ素子１５のゲート電極１
５ａには、例えばｐ形不純物ホウ素が導入されている。 また、ｐＭＳＯ素子１５のソース拡散層１５ｂおよびド
レイン拡散層１５ｃにも、例えばｐ形不純物ホウ素が導
入されている。
板にラテラルバイポーラ素子とｎＭＯＳ素子とが形成さ
れた半導体集積回路装置に本発明を適用した場合につい
て説明したが、これに限定されるものではなく種々適用
可能であり、例えば図２０に示すように、ＳＯＩ基板２
にラテラルバイポーラ素子８とｎＭＯＳ素子９およびｐ
チャネルＭＯＳ（以下、ｐＭＯＳという）素子１５とを
有する半導体集積回路装置に本発明を適用することも可
能である。この場合、ｐＭＯＳ素子１５のゲート電極１
５ａには、例えばｐ形不純物ホウ素が導入されている。 また、ｐＭＳＯ素子１５のソース拡散層１５ｂおよびド
レイン拡散層１５ｃにも、例えばｐ形不純物ホウ素が導
入されている。
【００７９】また、前記各実施例においては、素子を形
成するための基板をＳＯＩ基板としたが、これに限定さ
れるものではなく、例えば半導体基板を用いても良い。
成するための基板をＳＯＩ基板としたが、これに限定さ
れるものではなく、例えば半導体基板を用いても良い。
【００８０】また、前記各実施例においては、エミッタ
、コレクタ、ソースおよびドレイン引出し電極をブラン
ケットＣＶＤタングステンとした場合について説明した
が、これに限定されるものではなく種々変更可能であり
、例えばスパッタリング法やバイアススパッタリング法
等によるアルミニウム（Ａｌ）またはＡｌ合金としても
良い。
、コレクタ、ソースおよびドレイン引出し電極をブラン
ケットＣＶＤタングステンとした場合について説明した
が、これに限定されるものではなく種々変更可能であり
、例えばスパッタリング法やバイアススパッタリング法
等によるアルミニウム（Ａｌ）またはＡｌ合金としても
良い。
【００８１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００８２】すなわち、請求項１記載の発明によれば、
従来と異なり、エミッタ拡散層およびコレクタ拡散層を
、ベース電極のパターン位置に左右されることなく自己
整合的に形成することができるので、エミッタ拡散層、
コレクタ拡散層およびベース拡散層の相対的な位置精度
を向上させることが可能となる。
従来と異なり、エミッタ拡散層およびコレクタ拡散層を
、ベース電極のパターン位置に左右されることなく自己
整合的に形成することができるので、エミッタ拡散層、
コレクタ拡散層およびベース拡散層の相対的な位置精度
を向上させることが可能となる。
【００８３】このため、ラテラルバイポーラ素子の電気
的特性を向上させることができるので、ラテラルバイポ
ーラ素子を有する半導体集積回路装置の信頼性および歩
留りを向上させることが可能となる。
的特性を向上させることができるので、ラテラルバイポ
ーラ素子を有する半導体集積回路装置の信頼性および歩
留りを向上させることが可能となる。
【００８４】また、エミッタ拡散層、コレクタ拡散層お
よびベース拡散層の相対的な位置が製造プロセス毎に変
動する現象を抑制できるので、その変動に起因するラテ
ラルバイポーラ素子の電気的特性の変動を抑制でき、ラ
テラルバイポーラ素子を有する半導体集積回路装置の製
造上の再現性を向上させることが可能となる。
よびベース拡散層の相対的な位置が製造プロセス毎に変
動する現象を抑制できるので、その変動に起因するラテ
ラルバイポーラ素子の電気的特性の変動を抑制でき、ラ
テラルバイポーラ素子を有する半導体集積回路装置の製
造上の再現性を向上させることが可能となる。
【図１】本発明の一実施例であるラテラルバイポーラ素
子を有する半導体集積回路装置の製造工程を示す工程図
である。
子を有する半導体集積回路装置の製造工程を示す工程図
である。
【図２】その半導体集積回路装置の製造工程中の要部断
面図である。
面図である。
【図３】図２に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図４】図３に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中
の要部断面図である。
の要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１３】本発明の他の実施例である半導体集積回路装
置の製造工程中の要部断面図である。
置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図２０】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
置の要部断面図である。
【図２１】従来のラテラルバイポーラ素子を有する半導
体集積回路装置の部分断面図である。
体集積回路装置の部分断面図である。
【図２２】従来のラテラルバイポーラ素子を有する半導
体集積回路装置の製造工程中の部分断面図である。
体集積回路装置の製造工程中の部分断面図である。
【図２３】図２２に続く従来のラテラルバイポーラ素子
を有する半導体集積回路装置の製造工程中の部分断面図
である。
を有する半導体集積回路装置の製造工程中の部分断面図
である。
【図２４】図２３に続く従来のラテラルバイポーラ素子
を有する半導体集積回路装置の製造工程中の部分断面図
である。
を有する半導体集積回路装置の製造工程中の部分断面図
である。
【図２５】図２４に続く従来のラテラルバイポーラ素子
を有する半導体集積回路装置の製造工程中の部分断面図
である。
を有する半導体集積回路装置の製造工程中の部分断面図
である。
１ａ エミッタ・コレクタ自己整合パターン形成工程
１ｂ エミッタ・コレクタ自己整合パターンから半導
体層への不純物拡散工程 １ｃ エミッタ・コレクタ自己整合パターン表面の分
離用絶縁膜の形成工程 １ｄ ベース自己整合パターン用ポリＳｉ膜の形成工
程１ｅ ベース自己整合パターン部から半導体層への
不純物拡散工程 ２ ＳＯＩ基板 ３ 絶縁層 ４ 半導体層 ５ａ フィールド絶縁膜 ５ｂ フィールド絶縁膜 ５ｃ フィールド絶縁膜 ６ ゲート酸化膜 ６ａ 酸化膜（ゲート酸化膜） ７ａ ポリＳｉ膜（第一ドープトポリＳｉ膜）７ｂ
ポリＳｉ膜（第二ドープトポリＳｉ膜）７ｂ１
ベース電極部（ベース自己整合パターン部）８ ラテ
ラルバイポーラ素子 ８ａ エミッタ電極（エミッタ自己整合パターン）８
ｂ コレクタ電極（コレクタ自己整合パターン）８ｃ
エミッタ拡散層 ８ｄ コレクタ拡散層 ８ｅ ベース拡散層 ８ｆ ベース電極 ８ｇ エミッタ引出し電極 ８ｈ コレクタ引出し電極 ８ｉ エミッタ自己整合パターン ８ｊ コレクタ自己整合パターン ８ｋ ベース自己整合パターン（ベース自己整合パタ
ーン部） ８ｍ 拡散層 ８ｎ 拡散層 ９ ｎＭＯＳ素子（ＭＯＳ・ＦＥＴ）９ａ ゲート
電極 ９ｂ ソース拡散層 ９ｃ ドレイン拡散層 ９ｄ ソース引出し電極 ９ｅ ドレイン引出し電極 １０ａ レジストパターン １０ｂ レジストパターン １１ 絶縁膜 １１ａ 分離用絶縁膜 １２ 絶縁膜 １３ 接続孔 １４ 金属膜 １５ ｐＭＯＳ素子（ＭＯＳ・ＦＥＴ）１５ａ ゲ
ート電極 １５ｂ ソース拡散層 １５ｃ ドレイン拡散層 ５０ ＳＯＩ基板 ５１ 絶縁層 ５２ 半導体層 ５２ｂ ベース拡散層 ５２ｃ コレクタ拡散層 ５２ｅ エミッタ拡散層 ５３ 絶縁膜 ５４ 接続孔 ５５ ポリＳｉ膜 ５５ａ ベース電極
１ｂ エミッタ・コレクタ自己整合パターンから半導
体層への不純物拡散工程 １ｃ エミッタ・コレクタ自己整合パターン表面の分
離用絶縁膜の形成工程 １ｄ ベース自己整合パターン用ポリＳｉ膜の形成工
程１ｅ ベース自己整合パターン部から半導体層への
不純物拡散工程 ２ ＳＯＩ基板 ３ 絶縁層 ４ 半導体層 ５ａ フィールド絶縁膜 ５ｂ フィールド絶縁膜 ５ｃ フィールド絶縁膜 ６ ゲート酸化膜 ６ａ 酸化膜（ゲート酸化膜） ７ａ ポリＳｉ膜（第一ドープトポリＳｉ膜）７ｂ
ポリＳｉ膜（第二ドープトポリＳｉ膜）７ｂ１
ベース電極部（ベース自己整合パターン部）８ ラテ
ラルバイポーラ素子 ８ａ エミッタ電極（エミッタ自己整合パターン）８
ｂ コレクタ電極（コレクタ自己整合パターン）８ｃ
エミッタ拡散層 ８ｄ コレクタ拡散層 ８ｅ ベース拡散層 ８ｆ ベース電極 ８ｇ エミッタ引出し電極 ８ｈ コレクタ引出し電極 ８ｉ エミッタ自己整合パターン ８ｊ コレクタ自己整合パターン ８ｋ ベース自己整合パターン（ベース自己整合パタ
ーン部） ８ｍ 拡散層 ８ｎ 拡散層 ９ ｎＭＯＳ素子（ＭＯＳ・ＦＥＴ）９ａ ゲート
電極 ９ｂ ソース拡散層 ９ｃ ドレイン拡散層 ９ｄ ソース引出し電極 ９ｅ ドレイン引出し電極 １０ａ レジストパターン １０ｂ レジストパターン １１ 絶縁膜 １１ａ 分離用絶縁膜 １２ 絶縁膜 １３ 接続孔 １４ 金属膜 １５ ｐＭＯＳ素子（ＭＯＳ・ＦＥＴ）１５ａ ゲ
ート電極 １５ｂ ソース拡散層 １５ｃ ドレイン拡散層 ５０ ＳＯＩ基板 ５１ 絶縁層 ５２ 半導体層 ５２ｂ ベース拡散層 ５２ｃ コレクタ拡散層 ５２ｅ エミッタ拡散層 ５３ 絶縁膜 ５４ 接続孔 ５５ ポリＳｉ膜 ５５ａ ベース電極
Claims (7)
- 【請求項１】 半導体基板の少なくとも一部にラテラ
ルバイポーラ素子を形成する際、前記半導体基板上に第
一不純物の導入された第一ドープトポリシリコン膜から
なるエミッタ自己整合パターンおよびコレクタ自己整合
パターンを形成した後、前記エミッタ自己整合パターン
およびコレクタ自己整合パターンから前記半導体基板に
前記第一不純物を拡散させてエミッタ拡散層およびコレ
クタ拡散層を自己整合的に形成する工程と、前記エミッ
タ自己整合パターンおよびコレクタ自己整合パターンの
表面のみを分離用絶縁膜によって被覆する工程と、前記
半導体基板上に第二不純物の導入された第二ドープトポ
リシリコン膜を形成した後、前記第二ドープトポリシリ
コン膜のベース自己整合パターン部から前記半導体基板
に前記第二不純物を拡散させてベース拡散層を自己整合
的に形成する工程とを順に行うことを特徴とする半導体
集積回路装置の製造方法。 - 【請求項２】 前記半導体基板にＭＯＳ・ＦＥＴを形
成する際には、前記ＭＯＳ・ＦＥＴの素子領域の半導体
基板上にゲート酸化膜を形成した後、そのゲート酸化膜
形成工程によって前記ラテラルバイポーラ素子の素子領
域の半導体層上に形成された酸化膜を除去する工程と、
前記第一ドープトポリシリコン膜を半導体基板上に形成
した後、前記第一ドープトポリシリコン膜から前記エミ
ッタ自己整合パターン、コレクタ自己整合パターンおよ
び前記ＭＯＳ・ＦＥＴのゲート電極を同時にパターン形
成する工程とを順に行うことを特徴とする請求項１記載
の半導体集積回路装置の製造方法。 - 【請求項３】 前記半導体基板にＭＯＳ・ＦＥＴを形
成する際には、前記ＭＯＳ・ＦＥＴの素子領域の半導体
上にゲート酸化膜を形成した後、前記半導体基板上に前
記エミッタ自己整合パターン、コレクタ自己整合パター
ンおよび前記ＭＯＳ・ＦＥＴのゲート電極を形成するた
めのノンドープトポリシリコン膜を堆積し、前記ノンド
ープトポリシリコン膜において前記ＭＯＳ・ＦＥＴのゲ
ート電極が形成される領域に、前記エミッタ自己整合パ
ターンおよびコレクタ自己整合パターンが形成される領
域に導入される不純物よりも拡散係数の低い不純物を導
入することを特徴とする請求項１記載の半導体集積回路
装置の製造方法。 - 【請求項４】 前記分離用絶縁膜をエッチバック法、
前記半導体基板上のポリシリコンのみを酸化する方法ま
たはそれらを組合せた方法によって形成することを特徴
とする請求項１，２または３記載の半導体集積回路装置
の製造方法。 - 【請求項５】 前記半導体基板に代えて絶縁層上に半
導体層が形成されたＳＯＩ基板を用いたことを特徴とす
る請求項１，２，３または４記載の半導体集積回路装置
の製造方法。 - 【請求項６】 半導体基板に並設されたエミッタ拡散
層、コレクタ拡散層およびベース拡散層からなるラテラ
ルバイポーラ素子を有する半導体集積回路装置であって
、前記エミッタ拡散層およびコレクタ拡散層上に、それ
ぞれの拡散層を自己整合的に形成するための第一ドープ
トポリシリコン膜からなるエミッタ自己整合パターンお
よびコレクタ自己整合パターンを配置させ、かつ、前記
ベース拡散層上に、その拡散層を自己整合的に形成する
ための第二ドープトポリシリコン膜からなるベース自己
整合パターンを配置させ、前記エミッタ自己整合パター
ンおよびコレクタ自己整合パターンと、前記ベース自己
整合パターンとを、前記エミッタ自己整合パターンおよ
びコレクタ自己整合パターンの表面を被覆する分離用絶
縁膜によって電気的に分離させたことを特徴とする半導
体集積回路装置。 - 【請求項７】 前記半導体基板に代えて絶縁層上に半
導体層を有するＳＯＩ基板を用いたことを特徴とする請
求項６記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7274991A JPH04307940A (ja) | 1991-04-05 | 1991-04-05 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7274991A JPH04307940A (ja) | 1991-04-05 | 1991-04-05 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307940A true JPH04307940A (ja) | 1992-10-30 |
Family
ID=13498314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7274991A Pending JPH04307940A (ja) | 1991-04-05 | 1991-04-05 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307940A (ja) |
-
1991
- 1991-04-05 JP JP7274991A patent/JPH04307940A/ja active Pending
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