JPH10223915A - 電圧安定化素子及びその製造方法 - Google Patents
電圧安定化素子及びその製造方法Info
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- JPH10223915A JPH10223915A JP9025185A JP2518597A JPH10223915A JP H10223915 A JPH10223915 A JP H10223915A JP 9025185 A JP9025185 A JP 9025185A JP 2518597 A JP2518597 A JP 2518597A JP H10223915 A JPH10223915 A JP H10223915A
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Abstract
(57)【要約】
【課題】ツェナーダイオード等の電圧安定化素子のＰ形
領域とＮ形領域との境界の位置合わせずれに伴う特性の
ばらつきを防止し、特性のばらつきの少ない電圧安定化
素子及びその容易な製造方法を提供する。 【解決手段】ＥＥＰＲＯＭの製造工程において、埋め込
みＮ+ 拡散層４を形成する工程、及び埋め込みＮ+ 拡散
層４上に酸化膜５を形成しこれを開孔する工程では、Ｅ
ＥＰＲＯＭ素子領域１ａに対して処理を行うと共に、ツ
ェナーダイオード素子領域１ｂの所定領域に、埋め込み
Ｎ+ 拡散層４を形成し、この埋め込みＮ+拡散層４上に
酸化膜５を形成してこれを開孔する。そして、ツェナー
ダイオード素子領域１ｂの酸化膜５をマスクとし、開孔
を通してイオン注入を行い、セルフアラインにより埋め
込みＮ+ 領域４にＰ+ 拡散層１５を形成することによ
り、ツェナーダイオードを形成する。
領域とＮ形領域との境界の位置合わせずれに伴う特性の
ばらつきを防止し、特性のばらつきの少ない電圧安定化
素子及びその容易な製造方法を提供する。 【解決手段】ＥＥＰＲＯＭの製造工程において、埋め込
みＮ+ 拡散層４を形成する工程、及び埋め込みＮ+ 拡散
層４上に酸化膜５を形成しこれを開孔する工程では、Ｅ
ＥＰＲＯＭ素子領域１ａに対して処理を行うと共に、ツ
ェナーダイオード素子領域１ｂの所定領域に、埋め込み
Ｎ+ 拡散層４を形成し、この埋め込みＮ+拡散層４上に
酸化膜５を形成してこれを開孔する。そして、ツェナー
ダイオード素子領域１ｂの酸化膜５をマスクとし、開孔
を通してイオン注入を行い、セルフアラインにより埋め
込みＮ+ 領域４にＰ+ 拡散層１５を形成することによ
り、ツェナーダイオードを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧安定化素子及
びその製造方法に関し、特に、Ｎ形拡散領域とＰ形拡散
領域との境界の位置合わせのずれの発生を回避し、特性
のばらつきを抑えることの可能な電圧安定化素子及びそ
の製造方法に関する。
びその製造方法に関し、特に、Ｎ形拡散領域とＰ形拡散
領域との境界の位置合わせのずれの発生を回避し、特性
のばらつきを抑えることの可能な電圧安定化素子及びそ
の製造方法に関する。
【０００２】
【従来の技術】例えば電波を用いた個体識別システム
（以下、ＲＦ−ＩＤという。）用のＬＳＩ等は、ＥＥＰ
ＲＯＭ（Electrically Erasable Programmable ROM）と
電力発生回路とがチップ上に搭載されて形成される。一
般に電力発生回路には、電力発生回路の安定化のため
に、電圧安定化素子が必須となっている。
（以下、ＲＦ−ＩＤという。）用のＬＳＩ等は、ＥＥＰ
ＲＯＭ（Electrically Erasable Programmable ROM）と
電力発生回路とがチップ上に搭載されて形成される。一
般に電力発生回路には、電力発生回路の安定化のため
に、電圧安定化素子が必須となっている。
【０００３】このＲＦ−ＩＤ用のＬＳＩに、電圧安定化
素子としてツェナーダイオードを搭載する場合には、例
えば図３に示すような工程で形成されている。まず、酸
化雰囲気中でシリコン基板等の半導体基板２１表面を酸
化して、半導体基板２１上に酸化シリコンの薄膜２２を
形成した後、Ｓｉ3 Ｎ4 （ナイトライド）等の窒化シリ
コン膜２３のマスクを作り、これを酸化雰囲気中で酸化
することにより、露出したシリコン表面領域に厚いシリ
コン酸化膜を形成してフィールド酸化膜２４を形成する
（図３（ａ））。次に、窒化シリコン膜２３を除去した
素子領域にＰ形領域形成用のレジスト２５を形成して例
えばＢＦ2 等のアクセプタをイオン注入する（図３
（ｂ））。
素子としてツェナーダイオードを搭載する場合には、例
えば図３に示すような工程で形成されている。まず、酸
化雰囲気中でシリコン基板等の半導体基板２１表面を酸
化して、半導体基板２１上に酸化シリコンの薄膜２２を
形成した後、Ｓｉ3 Ｎ4 （ナイトライド）等の窒化シリ
コン膜２３のマスクを作り、これを酸化雰囲気中で酸化
することにより、露出したシリコン表面領域に厚いシリ
コン酸化膜を形成してフィールド酸化膜２４を形成する
（図３（ａ））。次に、窒化シリコン膜２３を除去した
素子領域にＰ形領域形成用のレジスト２５を形成して例
えばＢＦ2 等のアクセプタをイオン注入する（図３
（ｂ））。
【０００４】これにより、Ｐ形領域２６が形成され、次
いで、Ｐ形領域形成用のレジスト２５を除去した後、Ｐ
形領域２６をマスクするようにＮ形領域形成用のレジス
ト２７を形成し、例えばＰ及びＡｓ等のドナーをイオン
注入する（図３（ｃ））。
いで、Ｐ形領域形成用のレジスト２５を除去した後、Ｐ
形領域２６をマスクするようにＮ形領域形成用のレジス
ト２７を形成し、例えばＰ及びＡｓ等のドナーをイオン
注入する（図３（ｃ））。
【０００５】これにより、Ｐ形領域２６を挟んでＮ形領
域２８が形成される。そして、Ｎ形領域形成用のレジス
ト２７を除去した後、絶縁層２９及びコンタクト穴３０
を形成し、メタル配線３１を行うようになっている（図
３（（ｄ））。
域２８が形成される。そして、Ｎ形領域形成用のレジス
ト２７を除去した後、絶縁層２９及びコンタクト穴３０
を形成し、メタル配線３１を行うようになっている（図
３（（ｄ））。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の電圧安定化素子の製造方法においては、図３（ｂ）
の工程において形成したＰ形領域２６に合わせてＮ形領
域形成用のレジスト２７を形成する必要があるため、ア
クティブ領域かＬＯＣＯＳ領域に形成された位置合わせ
用のマークにＰ形領域形成用のレジスト２５及びＮ形領
域形成用のレジスト２７を合わせて形成するようにして
いる。そのため、Ｐ形領域２６とＮ形領域２８との境界
は、Ｐ形領域形成用のレジスト２５と位置合わせ用のマ
ークとの位置合わせ精度、及びＮ形領域形成用のレジス
ト２７と位置合わせ用のマークとの位置合わせ精度に応
じて決まることになり、二重に位置合わせ精度の影響を
受けることになる。よって、Ｎ形領域形成用のレジスト
２７とＰ形領域２６との位置がずれた場合には、図４
（ａ）に示すように、Ｐ形領域２６とＮ形領域２８とが
重なり合い、このとき、Ｐ形及びＮ形領域のイオン打ち
込み量が同量である場合には、この部分が相殺し合って
中性となる。逆に、図４（ｂ）に示すように、Ｐ形領域
２６とＮ形領域２８とがオフセットされて形成される
と、オフセット部分にはイオンが注入されないことにな
る。
来の電圧安定化素子の製造方法においては、図３（ｂ）
の工程において形成したＰ形領域２６に合わせてＮ形領
域形成用のレジスト２７を形成する必要があるため、ア
クティブ領域かＬＯＣＯＳ領域に形成された位置合わせ
用のマークにＰ形領域形成用のレジスト２５及びＮ形領
域形成用のレジスト２７を合わせて形成するようにして
いる。そのため、Ｐ形領域２６とＮ形領域２８との境界
は、Ｐ形領域形成用のレジスト２５と位置合わせ用のマ
ークとの位置合わせ精度、及びＮ形領域形成用のレジス
ト２７と位置合わせ用のマークとの位置合わせ精度に応
じて決まることになり、二重に位置合わせ精度の影響を
受けることになる。よって、Ｎ形領域形成用のレジスト
２７とＰ形領域２６との位置がずれた場合には、図４
（ａ）に示すように、Ｐ形領域２６とＮ形領域２８とが
重なり合い、このとき、Ｐ形及びＮ形領域のイオン打ち
込み量が同量である場合には、この部分が相殺し合って
中性となる。逆に、図４（ｂ）に示すように、Ｐ形領域
２６とＮ形領域２８とがオフセットされて形成される
と、オフセット部分にはイオンが注入されないことにな
る。
【０００７】そのため、逆方向特性が大きくばらついて
しまうという問題があり、これを回避するために、例え
ば電圧安定化素子を形成するために、専用のインプラ工
程を設けることも考えられるが、例えば、ＲＤ−ＩＦ用
のＬＳＩの製造工程の場合等のように、ＥＥＰＲＯＭの
製造工程にさらに、電圧安定化素子の製造工程を追加す
ると、ＬＳＩの製造工程が複雑になってしまうという問
題がある。
しまうという問題があり、これを回避するために、例え
ば電圧安定化素子を形成するために、専用のインプラ工
程を設けることも考えられるが、例えば、ＲＤ−ＩＦ用
のＬＳＩの製造工程の場合等のように、ＥＥＰＲＯＭの
製造工程にさらに、電圧安定化素子の製造工程を追加す
ると、ＬＳＩの製造工程が複雑になってしまうという問
題がある。
【０００８】そこで、この発明は上記従来の未解決の課
題に着目してなされたものであり、逆方向特性のばらつ
きの少ない高性能な電圧安定化素子を容易に形成するこ
との可能な電圧安定化素子の製造方法を提供することを
目的としている。
題に着目してなされたものであり、逆方向特性のばらつ
きの少ない高性能な電圧安定化素子を容易に形成するこ
との可能な電圧安定化素子の製造方法を提供することを
目的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係る電圧安定化素子は、第１の
導電形の埋め込み伝導領域と、当該埋め込み伝導領域上
に形成された不純物非透過性の酸化膜に形成した開孔を
通して前記埋め込み伝導領域に形成され且つ前記第１の
導電形とは反対の第２の導電形の伝導領域と、を含むこ
とを特徴としている。
に、本発明の請求項１に係る電圧安定化素子は、第１の
導電形の埋め込み伝導領域と、当該埋め込み伝導領域上
に形成された不純物非透過性の酸化膜に形成した開孔を
通して前記埋め込み伝導領域に形成され且つ前記第１の
導電形とは反対の第２の導電形の伝導領域と、を含むこ
とを特徴としている。
【００１０】この発明によれば、ツェナーダイオード等
の電圧安定化素子は、例えばＮ形の第１の導電形の埋め
込み伝導領域と、第１の導電形とは反対の例えばＰ形の
導電形の伝導領域とを含んで形成され、この第２の導電
形の伝導領域は、埋め込み伝導領域上に形成された、例
えば厚い酸化膜等の不純物非透過性の酸化膜に形成した
開孔を通して埋め込み伝導領域に形成される。このと
き、第２の導電形の伝導領域はセルフアラインによっ
て、第１の導電形の埋め込み伝導領域に形成されること
になるから、第１の導電形の埋め込み伝導領域と第２の
導電形の伝導領域との境界はオフセットも重なりもない
構造となる。よって、第１の導電形の埋め込み伝導領域
と第２の導電形の伝導領域との境界の状態による影響を
うけて、電圧安定化素子の特性がばらつくことが回避さ
れる。
の電圧安定化素子は、例えばＮ形の第１の導電形の埋め
込み伝導領域と、第１の導電形とは反対の例えばＰ形の
導電形の伝導領域とを含んで形成され、この第２の導電
形の伝導領域は、埋め込み伝導領域上に形成された、例
えば厚い酸化膜等の不純物非透過性の酸化膜に形成した
開孔を通して埋め込み伝導領域に形成される。このと
き、第２の導電形の伝導領域はセルフアラインによっ
て、第１の導電形の埋め込み伝導領域に形成されること
になるから、第１の導電形の埋め込み伝導領域と第２の
導電形の伝導領域との境界はオフセットも重なりもない
構造となる。よって、第１の導電形の埋め込み伝導領域
と第２の導電形の伝導領域との境界の状態による影響を
うけて、電圧安定化素子の特性がばらつくことが回避さ
れる。
【００１１】また、本発明の請求項２に係る電圧安定化
素子の製造方法は、半導体基板に、第１の導電形の埋め
込み伝導領域を形成する第１工程と、前記埋め込み伝導
領域上に不純物非透過性の酸化膜を形成しこれを開孔す
る第２工程と、前記開孔を通して前記第１の導電形とは
反対の第２の導電形の伝導領域を、前記埋め込み伝導領
域に形成する第３工程と、を含むことを特徴としてい
る。
素子の製造方法は、半導体基板に、第１の導電形の埋め
込み伝導領域を形成する第１工程と、前記埋め込み伝導
領域上に不純物非透過性の酸化膜を形成しこれを開孔す
る第２工程と、前記開孔を通して前記第１の導電形とは
反対の第２の導電形の伝導領域を、前記埋め込み伝導領
域に形成する第３工程と、を含むことを特徴としてい
る。
【００１２】この発明によれば、半導体基板に第１の導
電形の埋め込み伝導領域を形成し、この埋め込み伝導領
域上に例えば厚い酸化膜等で形成される不純物非透過性
の酸化膜を形成する。そして、この不純物非透過性の酸
化膜にエッチング等によって開孔し、この開孔を通して
イオン注入等を行うことによって、第１の導電形の埋め
込み伝導領域に第２の導電形の伝導領域が形成される。
電形の埋め込み伝導領域を形成し、この埋め込み伝導領
域上に例えば厚い酸化膜等で形成される不純物非透過性
の酸化膜を形成する。そして、この不純物非透過性の酸
化膜にエッチング等によって開孔し、この開孔を通して
イオン注入等を行うことによって、第１の導電形の埋め
込み伝導領域に第２の導電形の伝導領域が形成される。
【００１３】このとき、不純物非透過性の酸化膜に形成
した開孔を通してイオン注入等を行い第２の導電形の伝
導領域を形成することによって、第２の導電形の伝導領
域はセルフアラインによって形成されることになるか
ら、第１の導電形の埋め込み伝導領域と第２の導電形の
伝導領域との境界はオフセットも重なりもない構造に形
成される。よって、第１の導電形の埋め込み伝導領域と
第２の導電形の伝導領域との境界の状態の影響をうけ
て、電圧安定化素子の特性がばらつくことが回避され、
ばらつきの少ない電圧安定化素子が形成される。
した開孔を通してイオン注入等を行い第２の導電形の伝
導領域を形成することによって、第２の導電形の伝導領
域はセルフアラインによって形成されることになるか
ら、第１の導電形の埋め込み伝導領域と第２の導電形の
伝導領域との境界はオフセットも重なりもない構造に形
成される。よって、第１の導電形の埋め込み伝導領域と
第２の導電形の伝導領域との境界の状態の影響をうけ
て、電圧安定化素子の特性がばらつくことが回避され、
ばらつきの少ない電圧安定化素子が形成される。
【００１４】さらに、本発明の請求項３に係る電圧安定
化素子の製造方法は、ＥＥＰＲＯＭと共に半導体基板上
に配置される電圧安定化素子の製造方法であって、前記
ＥＥＰＲＯＭの製造工程のうちＮ形の埋め込み伝導領域
を形成する工程の際に、前記半導体基板上の電圧安定化
素子領域にも前記Ｎ形の埋め込み伝導領域を形成し、前
記ＥＥＰＲＯＭの製造工程のうち前記埋め込み伝導領域
上に不純物非透過性の酸化膜を形成しこれにトンネル酸
化膜形成用の開孔を形成する工程の際に、前記電圧安定
化素子領域の埋め込み伝導領域上にも不純物非透過性の
酸化膜を形成して開孔し、その後、前記電圧安定化素子
領域の前記開孔を通して前記Ｎ形の埋め込み伝導領域に
Ｐ形の伝導領域を形成するようにしたことを特徴として
いる。
化素子の製造方法は、ＥＥＰＲＯＭと共に半導体基板上
に配置される電圧安定化素子の製造方法であって、前記
ＥＥＰＲＯＭの製造工程のうちＮ形の埋め込み伝導領域
を形成する工程の際に、前記半導体基板上の電圧安定化
素子領域にも前記Ｎ形の埋め込み伝導領域を形成し、前
記ＥＥＰＲＯＭの製造工程のうち前記埋め込み伝導領域
上に不純物非透過性の酸化膜を形成しこれにトンネル酸
化膜形成用の開孔を形成する工程の際に、前記電圧安定
化素子領域の埋め込み伝導領域上にも不純物非透過性の
酸化膜を形成して開孔し、その後、前記電圧安定化素子
領域の前記開孔を通して前記Ｎ形の埋め込み伝導領域に
Ｐ形の伝導領域を形成するようにしたことを特徴として
いる。
【００１５】この発明によれば、ＥＥＰＲＯＭの製造工
程においてＮ形の埋め込み伝導領域を形成する工程で
は、ＥＥＰＲＯＭの素子領域に対して処理を行うと共
に、半導体基板上の電圧安定化素子領域の所定の位置に
もＮ形の埋め込み伝導領域が形成される。また、ＥＥＰ
ＲＯＭの製造工程において埋め込み伝導領域上に不純物
非透過性の酸化膜を形成しこれにトンネル酸化膜形成用
の開孔を形成する工程では、電圧安定化素子領域のＮ形
の埋め込み伝導領域上にも不純物非透過性の酸化膜が形
成され、これにＰ形の伝導領域形成用の開孔が形成され
る。そして、電圧安定化素子領域のＰ形の伝導領域形成
用の開孔を通してＮ形の埋め込み伝導領域にＰ形の伝導
領域が形成される。
程においてＮ形の埋め込み伝導領域を形成する工程で
は、ＥＥＰＲＯＭの素子領域に対して処理を行うと共
に、半導体基板上の電圧安定化素子領域の所定の位置に
もＮ形の埋め込み伝導領域が形成される。また、ＥＥＰ
ＲＯＭの製造工程において埋め込み伝導領域上に不純物
非透過性の酸化膜を形成しこれにトンネル酸化膜形成用
の開孔を形成する工程では、電圧安定化素子領域のＮ形
の埋め込み伝導領域上にも不純物非透過性の酸化膜が形
成され、これにＰ形の伝導領域形成用の開孔が形成され
る。そして、電圧安定化素子領域のＰ形の伝導領域形成
用の開孔を通してＮ形の埋め込み伝導領域にＰ形の伝導
領域が形成される。
【００１６】よって、Ｐ形の伝導領域は、不純物非透過
性の酸化膜をマスクとしてセルフアラインにより形成さ
れることになるから、Ｎ形の埋め込み伝導領域とＰ形の
伝導領域との境界は、オフセットも重なりもない状態に
形成される。よって、Ｎ形の埋め込み伝導領域とＰ形の
伝導領域との境界の状態の影響をうけて、電圧安定化素
子の特性がばらつくことが回避され、ばらつきの少ない
電圧安定化素子が形成されると共に、ＥＥＰＲＯＭの製
造工程においてＥＥＰＲＯＭの製造過程において同時に
電圧安定化素子を形成することが可能となる。
性の酸化膜をマスクとしてセルフアラインにより形成さ
れることになるから、Ｎ形の埋め込み伝導領域とＰ形の
伝導領域との境界は、オフセットも重なりもない状態に
形成される。よって、Ｎ形の埋め込み伝導領域とＰ形の
伝導領域との境界の状態の影響をうけて、電圧安定化素
子の特性がばらつくことが回避され、ばらつきの少ない
電圧安定化素子が形成されると共に、ＥＥＰＲＯＭの製
造工程においてＥＥＰＲＯＭの製造過程において同時に
電圧安定化素子を形成することが可能となる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。図１及び図２は、本発明に係る電圧安定化素子の
製造工程の一部を示す部分断面図であり、この実施の形
態は、半導体素子としてのＥＥＰＲＯＭの製造工程にお
いて、ツェナーダイオードからなる電圧安定化素子を形
成するようにしたものである。
する。図１及び図２は、本発明に係る電圧安定化素子の
製造工程の一部を示す部分断面図であり、この実施の形
態は、半導体素子としてのＥＥＰＲＯＭの製造工程にお
いて、ツェナーダイオードからなる電圧安定化素子を形
成するようにしたものである。
【００１８】図１（ａ）に示す工程では、例えばＰ- 形
の半導体基板１を高温の酸化雰囲気中にさらすこと等に
よってシリコン酸化膜を成長させ、このシリコン酸化膜
の所定の部分にＮウェル領域をパターンニングし、この
部分にリン等を熱拡散させてＮウェル層を形成する（図
示せず。）。次いで、その部分に再度酸化膜（膜厚５０
０Å）を成長させ、さらに、Ｓｉ3 Ｎ4 （ナイトライ
ド）膜（膜厚１５００Å）２を成長させる。
の半導体基板１を高温の酸化雰囲気中にさらすこと等に
よってシリコン酸化膜を成長させ、このシリコン酸化膜
の所定の部分にＮウェル領域をパターンニングし、この
部分にリン等を熱拡散させてＮウェル層を形成する（図
示せず。）。次いで、その部分に再度酸化膜（膜厚５０
０Å）を成長させ、さらに、Ｓｉ3 Ｎ4 （ナイトライ
ド）膜（膜厚１５００Å）２を成長させる。
【００１９】そして、Ｐ- 形基板領域にＳｉ3 Ｎ4 膜２
をパターンニングし、ＥＥＰＲＯＭ素子領域１ａとツェ
ナーダイオード素子領域１ｂとを分離するフィールド酸
化膜領域のＳｉ3 Ｎ4 膜を除去し、パターンニングされ
たフィールド酸化膜領域にイオン注入を行った後これを
熱拡散させ、チャネルストッパが形成されたフィールド
酸化膜３を形成する。
をパターンニングし、ＥＥＰＲＯＭ素子領域１ａとツェ
ナーダイオード素子領域１ｂとを分離するフィールド酸
化膜領域のＳｉ3 Ｎ4 膜を除去し、パターンニングされ
たフィールド酸化膜領域にイオン注入を行った後これを
熱拡散させ、チャネルストッパが形成されたフィールド
酸化膜３を形成する。
【００２０】次いで、Ｓｉ3 Ｎ4 膜２をパターンニング
して、ＥＥＰＲＯＭ素子領域１ａ及びツェナーダイオー
ド素子領域１ｂのＢＮ+ （埋め込みＮ+ ）領域のＳｉ3
Ｎ4膜２を除去し、例えばドナーとしてＡｓ+ を使用
し、エネルギー８０ＫｅＶ，ドーズ量５．０Ｅ１４の条
件でイオン注入し、ＥＥＰＲＯＭ及びツェナーダイオー
ドのＢＮ+ （埋め込みＮ+ ）拡散層４（第１の導電形の
埋め込み伝導領域）を形成する（第１工程）。
して、ＥＥＰＲＯＭ素子領域１ａ及びツェナーダイオー
ド素子領域１ｂのＢＮ+ （埋め込みＮ+ ）領域のＳｉ3
Ｎ4膜２を除去し、例えばドナーとしてＡｓ+ を使用
し、エネルギー８０ＫｅＶ，ドーズ量５．０Ｅ１４の条
件でイオン注入し、ＥＥＰＲＯＭ及びツェナーダイオー
ドのＢＮ+ （埋め込みＮ+ ）拡散層４（第１の導電形の
埋め込み伝導領域）を形成する（第１工程）。
【００２１】次いで、図１（ｂ）に示す工程では、半導
体基板１を酸化雰囲気中にさらし、ＢＮ+ 拡散層４上に
酸化膜（膜厚３６００Å）５（不純物非透過性の厚い酸
化膜）を形成する。
体基板１を酸化雰囲気中にさらし、ＢＮ+ 拡散層４上に
酸化膜（膜厚３６００Å）５（不純物非透過性の厚い酸
化膜）を形成する。
【００２２】次いで、図１（ｃ）に示す工程では、Ｓｉ
3 Ｎ4 膜２を除去し、ゲート酸化膜（膜厚４８０Å）６
を形成した後、ＥＥＰＲＯＭ素子領域１ａ及びツェナー
ダイオード素子領域１ｂの酸化膜５にトンネル窓７（開
孔）を形成し（第２工程）、トンネル酸化膜（膜厚１０
０Å）８を形成する。
3 Ｎ4 膜２を除去し、ゲート酸化膜（膜厚４８０Å）６
を形成した後、ＥＥＰＲＯＭ素子領域１ａ及びツェナー
ダイオード素子領域１ｂの酸化膜５にトンネル窓７（開
孔）を形成し（第２工程）、トンネル酸化膜（膜厚１０
０Å）８を形成する。
【００２３】次いで、図１（ｄ）に示す工程では、減圧
ＣＶＤ法等によってポリシリコン膜（膜厚３７００Å）
を形成し、これにＰＨＯＳをドーピングした後、パター
ンニングしてＥＥＰＲＯＭ素子領域１ａにフローティン
グゲート９を形成する。
ＣＶＤ法等によってポリシリコン膜（膜厚３７００Å）
を形成し、これにＰＨＯＳをドーピングした後、パター
ンニングしてＥＥＰＲＯＭ素子領域１ａにフローティン
グゲート９を形成する。
【００２４】図１（ｄ）に示す工程に続いて、図２
（ａ）に示す工程では、半導体基板１を酸化雰囲気中で
酸化して、フローティングゲート９上に絶縁用酸化膜
（膜厚４００Å）１０を形成する。そして、再度ポリシ
リコン膜（膜厚４５００Å）を形成し、これにＰＨＯＳ
をドーピングした後、パターンニングして絶縁用酸化膜
１０上にコントロールゲート１１を形成する。
（ａ）に示す工程では、半導体基板１を酸化雰囲気中で
酸化して、フローティングゲート９上に絶縁用酸化膜
（膜厚４００Å）１０を形成する。そして、再度ポリシ
リコン膜（膜厚４５００Å）を形成し、これにＰＨＯＳ
をドーピングした後、パターンニングして絶縁用酸化膜
１０上にコントロールゲート１１を形成する。
【００２５】次いで、図２（ｂ）に示す工程では、ツェ
ナーダイオード素子領域１ｂのトンネル窓７部にレジス
ト１２を形成した後、例えばＰ及びＡｓをドナーとして
イオン注入し、ＥＥＰＲＯＭ素子領域１ａ及びツェナー
ダイオード素子領域１ｂにＮ + 拡散層１３を形成する。
ナーダイオード素子領域１ｂのトンネル窓７部にレジス
ト１２を形成した後、例えばＰ及びＡｓをドナーとして
イオン注入し、ＥＥＰＲＯＭ素子領域１ａ及びツェナー
ダイオード素子領域１ｂにＮ + 拡散層１３を形成する。
【００２６】次いで、図２（ｃ）に示す工程では、ＥＥ
ＰＲＯＭ素子領域１ａからツェナーダイオード素子領域
１ｂのＮ+ 拡散層１３部にかけてレジスト１４を形成し
た後、例えばＢＦ2 をドナーとして使用し、エネルギー
７０ＫｅＶ，ドーズ量７．５Ｅ１５の条件でイオン注入
し、ツェナーダイオード素子領域１ｂのＢＮ+ 領域４に
Ｐ+ 拡散層１５（第２の導電形の伝導領域）を形成する
（第３工程）。
ＰＲＯＭ素子領域１ａからツェナーダイオード素子領域
１ｂのＮ+ 拡散層１３部にかけてレジスト１４を形成し
た後、例えばＢＦ2 をドナーとして使用し、エネルギー
７０ＫｅＶ，ドーズ量７．５Ｅ１５の条件でイオン注入
し、ツェナーダイオード素子領域１ｂのＢＮ+ 領域４に
Ｐ+ 拡散層１５（第２の導電形の伝導領域）を形成する
（第３工程）。
【００２７】次いで、図２（ｄ）に示す工程では、ＥＥ
ＰＲＯＭ素子領域１ａ及びツェナーダイオード素子領域
１ｂに、ＴＥＯＳ（テトラエトキシシラン），ＰＳＧ
（Ｐｈｓｐｈ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ），ＳＯ
Ｇ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）等からなる層間絶縁
膜１６を形成した後、各コンタクト孔１７を形成する。
そして、Ｍｏ−Ｓｉ膜或いはＡｌ−Ｓｉ−Ｃｕ膜を形成
し、これをエッチングする等によって所望の金属配線１
８を形成した後、ＰＳＧ或いはＳｉＮによって保護膜を
形成し、ボンディングパッドを形成する。
ＰＲＯＭ素子領域１ａ及びツェナーダイオード素子領域
１ｂに、ＴＥＯＳ（テトラエトキシシラン），ＰＳＧ
（Ｐｈｓｐｈ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ），ＳＯ
Ｇ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）等からなる層間絶縁
膜１６を形成した後、各コンタクト孔１７を形成する。
そして、Ｍｏ−Ｓｉ膜或いはＡｌ−Ｓｉ−Ｃｕ膜を形成
し、これをエッチングする等によって所望の金属配線１
８を形成した後、ＰＳＧ或いはＳｉＮによって保護膜を
形成し、ボンディングパッドを形成する。
【００２８】以上の工程により、半導体基板１のＥＥＰ
ＲＯＭ素子領域１ａにはＥＥＰＲＯＭが形成され、ツェ
ナーダイオード素子領域１ｂにはツェナーダイオードが
形成された。
ＲＯＭ素子領域１ａにはＥＥＰＲＯＭが形成され、ツェ
ナーダイオード素子領域１ｂにはツェナーダイオードが
形成された。
【００２９】上記の工程によれば、Ｎ+ 拡散層４を形成
した後、トンネル窓７を形成した酸化膜５をマスクとし
てセルフアラインによりＰ+ 拡散層１５を形成している
から、ツェナーダイオードを形成するＮ+ 拡散層４とＰ
+ 拡散層１５との境界にオフセット或いは重なり等が発
生することを回避することができる。よって、中性領域
の発生が回避され、これによる特性のばらつき、つま
り、ブレークダウン電圧のばらつきを抑えることができ
る。また、ブレークダウン電圧のばらつきを抑えること
ができるから、ブレークダウン電圧を２〜３Ｖとして形
成することができ、低電圧に対応した設計のデバイスの
電源電圧安定化素子として有効な電圧安定化素子を得る
ことができ、また、ＲＦ−ＩＤ用のＬＳＩ等において
は、ＥＥＰＲＯＭと直列に接続することによりＥＥＲＯ
Ｍの昇圧電位或いは書き込み基準電位等の各種基準電圧
の設定にも利用することができる。
した後、トンネル窓７を形成した酸化膜５をマスクとし
てセルフアラインによりＰ+ 拡散層１５を形成している
から、ツェナーダイオードを形成するＮ+ 拡散層４とＰ
+ 拡散層１５との境界にオフセット或いは重なり等が発
生することを回避することができる。よって、中性領域
の発生が回避され、これによる特性のばらつき、つま
り、ブレークダウン電圧のばらつきを抑えることができ
る。また、ブレークダウン電圧のばらつきを抑えること
ができるから、ブレークダウン電圧を２〜３Ｖとして形
成することができ、低電圧に対応した設計のデバイスの
電源電圧安定化素子として有効な電圧安定化素子を得る
ことができ、また、ＲＦ−ＩＤ用のＬＳＩ等において
は、ＥＥＰＲＯＭと直列に接続することによりＥＥＲＯ
Ｍの昇圧電位或いは書き込み基準電位等の各種基準電圧
の設定にも利用することができる。
【００３０】また、上記実施の形態の製造工程によれ
ば、Ｎ+ 拡散層４と、このＮ+ 拡散層４に形成されるＰ
+ 拡散層１５とからツェナーダイオードを構成するよう
にしたから、例えば新たにツェナーダイオード製造用の
マスクを形成する工程を追加する必要はなく、ＥＥＰＲ
ＯＭの製造工程において、その製造工程を利用してツェ
ナーダイオードをも製造することができる。よって、製
造工程が複雑となることなく、ＥＥＰＲＯＭと共にツェ
ナーダイオードを容易に製造することができ、例えばＥ
ＥＰＲＯＭと電圧安定化素子とを備えたＬＳＩを製造す
る場合でも、その製造工程はＥＥＰＲＯＭの工程とほぼ
同一であるから、電圧安定化素子の製造に伴うコストの
上昇を抑制することができ、この種のＬＳＩのコストダ
ウンを図ることができる。
ば、Ｎ+ 拡散層４と、このＮ+ 拡散層４に形成されるＰ
+ 拡散層１５とからツェナーダイオードを構成するよう
にしたから、例えば新たにツェナーダイオード製造用の
マスクを形成する工程を追加する必要はなく、ＥＥＰＲ
ＯＭの製造工程において、その製造工程を利用してツェ
ナーダイオードをも製造することができる。よって、製
造工程が複雑となることなく、ＥＥＰＲＯＭと共にツェ
ナーダイオードを容易に製造することができ、例えばＥ
ＥＰＲＯＭと電圧安定化素子とを備えたＬＳＩを製造す
る場合でも、その製造工程はＥＥＰＲＯＭの工程とほぼ
同一であるから、電圧安定化素子の製造に伴うコストの
上昇を抑制することができ、この種のＬＳＩのコストダ
ウンを図ることができる。
【００３１】なお、上記実施の形態においては、Ｐ- 形
の半導体基板１にＢＮ+ 拡散層４を形成し、このＢＮ+
拡散層４にツェナーダイオードを形成するようにした場
合について説明したが、例えばＰ- 形の半導体基板１に
Ｎウェル層を形成し、Ｎウェル層にツェナーダイオード
を形成するようにしてもよい。
の半導体基板１にＢＮ+ 拡散層４を形成し、このＢＮ+
拡散層４にツェナーダイオードを形成するようにした場
合について説明したが、例えばＰ- 形の半導体基板１に
Ｎウェル層を形成し、Ｎウェル層にツェナーダイオード
を形成するようにしてもよい。
【００３２】
【発明の効果】以上説明したように、本発明の請求項１
に係る電圧安定化素子によれば、半導体基板に形成した
第１の導電形の埋め込み伝導領域と、この埋め込み伝導
領域上に形成した不純物非透過性の酸化膜に開孔を形成
し、この開孔を通して第１の導電形の埋め込み伝導領域
に形成した第２の導電形の伝導領域とを含んで電圧安定
化素子を形成するようにしたから、第２の導電形の伝導
領域はセルフアラインにより形成されることになり、埋
め込み伝導領域と第２の導電領域との境界にオフセット
や重なりが生じることを回避することができ、電圧安定
化素子の特性のばらつきを抑制することができる。
に係る電圧安定化素子によれば、半導体基板に形成した
第１の導電形の埋め込み伝導領域と、この埋め込み伝導
領域上に形成した不純物非透過性の酸化膜に開孔を形成
し、この開孔を通して第１の導電形の埋め込み伝導領域
に形成した第２の導電形の伝導領域とを含んで電圧安定
化素子を形成するようにしたから、第２の導電形の伝導
領域はセルフアラインにより形成されることになり、埋
め込み伝導領域と第２の導電領域との境界にオフセット
や重なりが生じることを回避することができ、電圧安定
化素子の特性のばらつきを抑制することができる。
【００３３】また、請求項２に係る電圧安定化素子の製
造方法によれば、半導体基板に第１の導電形の埋め込み
伝導領域を形成し、この埋め込み伝導領域上に不純物非
透過性の酸化膜を形成して開孔し、この開孔を通して第
１の導電形の埋め込み伝導領域に、第２の導電形の伝導
領域を形成するようにしたから、第２の導電形の伝導領
域はセルフアラインによって形成されることになり、第
１の導電形の埋め込み伝導領域と第２の導電形の伝導領
域との境界をオフセットも重なりもない構造に形成する
ことができる。よって、第１の導電形の埋め込み伝導領
域と第２の導電形の伝導領域との境界の状態の影響をう
けて、電圧安定化素子の特性がばらつくことを回避する
ことができる。
造方法によれば、半導体基板に第１の導電形の埋め込み
伝導領域を形成し、この埋め込み伝導領域上に不純物非
透過性の酸化膜を形成して開孔し、この開孔を通して第
１の導電形の埋め込み伝導領域に、第２の導電形の伝導
領域を形成するようにしたから、第２の導電形の伝導領
域はセルフアラインによって形成されることになり、第
１の導電形の埋め込み伝導領域と第２の導電形の伝導領
域との境界をオフセットも重なりもない構造に形成する
ことができる。よって、第１の導電形の埋め込み伝導領
域と第２の導電形の伝導領域との境界の状態の影響をう
けて、電圧安定化素子の特性がばらつくことを回避する
ことができる。
【００３４】さらに、請求項３に係る電圧安定化素子の
製造方法によれば、不純物非透過性の酸化膜に形成した
開孔を通してＮ形の埋め込み伝導領域にＰ形の伝導領域
を形成することによって、セルフアラインによりＰ形の
伝導領域を形成するようにしたから、電圧安定化素子の
特性のばらつきを抑制することができると共に、ＥＥＰ
ＲＯＭの製造過程において、同時に電圧安定化素子をも
製造することができ、製造工程が複雑となることなく、
容易にＥＥＰＲＯＭと共に電圧安定化素子を製造するこ
とができる。
製造方法によれば、不純物非透過性の酸化膜に形成した
開孔を通してＮ形の埋め込み伝導領域にＰ形の伝導領域
を形成することによって、セルフアラインによりＰ形の
伝導領域を形成するようにしたから、電圧安定化素子の
特性のばらつきを抑制することができると共に、ＥＥＰ
ＲＯＭの製造過程において、同時に電圧安定化素子をも
製造することができ、製造工程が複雑となることなく、
容易にＥＥＰＲＯＭと共に電圧安定化素子を製造するこ
とができる。
【図１】本発明の実施の形態における電圧安定化素子の
製造工程の一部を示す部分断面図である。
製造工程の一部を示す部分断面図である。
【図２】本発明の実施の形態における電圧安定化素子の
製造工程の一部を示す部分断面図である。
製造工程の一部を示す部分断面図である。
【図３】従来の電圧安定化素子の製造工程の一部を示す
部分断面図である。
部分断面図である。
【図４】Ｎ形領域とＰ形領域との境界の説明図である。
１ 半導体基板 １ａ ＥＥＰＲＯＭ素子領域 １ｂ ツェナーダイオード素子領域 ２ Ｓｉ3 Ｎ4 （ナイトライド）膜 ３ フィールド酸化膜 ４ ＢＮ+ （埋め込みＮ+ ）拡散層（第１の導電形の埋
め込み伝導領域） ７ トンネル窓（開孔） ８ トンネル酸化膜 １２，１４ レジスト １３ Ｎ+ 拡散層 １５ Ｐ+ 拡散層（第２の導電形の伝導領域）
め込み伝導領域） ７ トンネル窓（開孔） ８ トンネル酸化膜 １２，１４ レジスト １３ Ｎ+ 拡散層 １５ Ｐ+ 拡散層（第２の導電形の伝導領域）
Claims (3)
- 【請求項１】 第１の導電形の埋め込み伝導領域と、当
該埋め込み伝導領域上に形成された不純物非透過性の酸
化膜に形成した開孔を通して前記埋め込み伝導領域に形
成され且つ前記第１の導電形とは反対の第２の導電形の
伝導領域と、を含む電圧安定化素子。 - 【請求項２】 半導体基板に、第１の導電形の埋め込み
伝導領域を形成する第１工程と、前記埋め込み伝導領域
上に不純物非透過性の酸化膜を形成しこれを開孔する第
２工程と、前記開孔を通して前記第１の導電形とは反対
の第２の導電形の伝導領域を、前記埋め込み伝導領域に
形成する第３工程と、を含むことを特徴とする電圧安定
化素子の製造方法。 - 【請求項３】 ＥＥＰＲＯＭと共に半導体基板上に配置
される電圧安定化素子の製造方法であって、前記ＥＥＰ
ＲＯＭの製造工程のうちＮ形の埋め込み伝導領域を形成
する工程の際に、前記半導体基板上の電圧安定化素子領
域にも前記Ｎ形の埋め込み伝導領域を形成し、前記ＥＥ
ＰＲＯＭの製造工程のうち前記埋め込み伝導領域上に不
純物非透過性の酸化膜を形成しこれにトンネル酸化膜形
成用の開孔を形成する工程の際に、前記電圧安定化素子
領域の埋め込み伝導領域上にも不純物非透過性の酸化膜
を形成して開孔し、その後、前記電圧安定化素子領域の
前記開孔を通して前記Ｎ形の埋め込み伝導領域にＰ形の
伝導領域を形成するようにしたことを特徴とする電圧安
定化素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02518597A JP4027452B2 (ja) | 1997-02-07 | 1997-02-07 | 電圧安定化素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02518597A JP4027452B2 (ja) | 1997-02-07 | 1997-02-07 | 電圧安定化素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223915A true JPH10223915A (ja) | 1998-08-21 |
| JP4027452B2 JP4027452B2 (ja) | 2007-12-26 |
Family
ID=12158934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02518597A Expired - Fee Related JP4027452B2 (ja) | 1997-02-07 | 1997-02-07 | 電圧安定化素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4027452B2 (ja) |
-
1997
- 1997-02-07 JP JP02518597A patent/JP4027452B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP4027452B2 (ja) | 2007-12-26 |
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