KR100502376B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents
반도체 기억 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100502376B1 KR100502376B1 KR10-2002-0041908A KR20020041908A KR100502376B1 KR 100502376 B1 KR100502376 B1 KR 100502376B1 KR 20020041908 A KR20020041908 A KR 20020041908A KR 100502376 B1 KR100502376 B1 KR 100502376B1
- Authority
- KR
- South Korea
- Prior art keywords
- well
- insulating film
- region
- peripheral
- peripheral region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 92
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 230000002093 peripheral effect Effects 0.000 claims abstract description 88
- 230000015654 memory Effects 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 238000002955 isolation Methods 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 78
- 239000012535 impurity Substances 0.000 claims description 47
- 238000005530 etching Methods 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims 6
- 229920002120 photoresistant polymer Polymers 0.000 description 71
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 48
- 229910052814 silicon oxide Inorganic materials 0.000 description 48
- 238000000206 photolithography Methods 0.000 description 21
- 238000009792 diffusion process Methods 0.000 description 19
- 239000007772 electrode material Substances 0.000 description 17
- 239000000463 material Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 7
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
반도체 기억 장치는 제1 도전형의 반도체 기판의 표면 내에 선택적으로 형성된 제2 도전형의 제1 웰과, 제1 웰의 표면 내에 선택적으로 형성된 제1 도전형의 제2 웰을 포함한다. 제2 웰의 표면 내에, 메모리 셀 영역과 주변 영역을 분리하는 제1 소자 분리 절연막이 형성된다. 셀 영역 내의 제2 웰 내에 셀 트랜지스터가 배치된다. 주변 영역 내의 제1 웰의 표면 내에, 제1 웰에 전위를 공급하기 위한 제2 도전형의 제1 컨택트층이 형성된다. 주변 영역 내의 제2 웰의 표면 내에, 제2 웰에 전위를 공급하기 위한 제1 도전형의 제2 컨택트층이 형성된다.
Description
본 발명은 메모리 셀과 주변 회로가 혼재된 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 플래시 메모리 등의 반도체 기억 장치는 칩 내부에 메모리 셀 외에, 그 동작에 필요한 논리 회로 등의 주변 회로를 구비하고 있다. 따라서, 이들 주변 회로를 구성하는 저항, 트랜지스터 등의 소자도 칩 내부에 형성되어 있다.
상기한 바와 같은 구성의 플래시 메모리를 제조할 때, 제조 비용을 저감하기 위해서, 제조 프로세스의 효율화가 요구된다. 이 때문에, 메모리 셀을 구성하는 셀 트랜지스터와, 주변 회로를 구성하는 트랜지스터는 거의 동일한 제조 프로세스를 이용하여 제조된다. 이와 같이 하여, 효율화가 도모된다.
도 21a는 종래의 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)을 위로부터 바라본 평면도이다. 도 21에 도시한 바와 같이 이 플래시 메모리는 셀 영역과 주변 영역을 갖는다. 셀 영역에는 도시하지 않는 메모리 셀이 형성된다. 주변 영역에는 주변 회로를 구성하는, 예를 들면 도시하지 않는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)가 형성된다. 반도체 기판(31) 내에 N 웰(32a)이 형성되고, 이 N 웰(32a) 내에 P 웰(33)이 형성된다. 참조 부호(34a)는 실리콘 산화막으로, N 웰(32a)의 주위를 둘러싸도록 형성된다. 이 실리콘 산화막(34a)은 셀 영역과 주변 영역을 분리한다.
도 21b는 도 21a에 도시한 플래시 메모리의 XXIB-XXIB선을 따라 절취한 단면도이다. 실리콘 산화막(34)에 의해 소자 영역이 분리되고, 실리콘 산화막(34a)에 의해 셀 영역과 주변 영역이 분리된다. 실리콘 산화막(34a)을 경계로 하여, 후술하는 바와 같이 셀 영역과 주변 영역에서의 공정이 다르다. 반도체 기판(31) 표면 상에 셀 트랜지스터(37)가 형성된다. 주변 영역의 반도체 기판(31) 표면 상에 N형의 MOSFET(44)가 형성된다.
도 22 내지 도 29는 상기 구성의 플래시 메모리의 제조 공정을 도시하고 있다. 도 22에 도시한 바와 같이 반도체 기판(31) 표면 내에 N 웰(32a, 32b)이 형성되고, N 웰(32a) 표면 내에 P 웰(33)이 형성된다. 다음으로, 반도체 기판(31) 표면 상에 실리콘 산화막(34, 34a)이 형성된다. 다음으로, 게이트 절연막재(40a), 제1 게이트 전극재(41a), 게이트 전극간 절연막재(42a)가 반도체 장치 전면 상에 형성된다. 다음으로, 주변 영역의 게이트 전극간 절연막재(42a), 제1 게이트 전극재(41a), 게이트 절연막재(40a)가 제거될 뿐만 아니라, 실리콘 산화막(34a)의 상부도 일부 제거된다. 다음으로, 주변 영역에 게이트 절연막재(46a)가 형성된 후, 반도체 장치 상의 전면에 제2 게이트 전극재(43a)가 형성된다.
다음으로, 도 23에 도시한 바와 같이 포토리소그래피에 의해, 포토레지스트(54)가 형성된다. 포토레지스트(54)는 셀 영역의 게이트 패턴을 갖고, 또한 주변 영역으로부터 실리콘 산화막(34a)의 주변 영역측 대략 4분의 1까지 덮는다.
다음으로, 도 24에 도시한 바와 같이 포토리소그래피에 의해, 포토레지스트(54)를 마스크로 하여 상기 제2 게이트 전극재(43a), 게이트 전극간 절연막(42a), 제1 게이트 전극재(41a)가 에칭된다. 이 결과, 게이트 전극(39)이 형성된다.
다음으로, 도 25에 도시한 바와 같이 포토리소그래피에 의해, 포토레지스트(55)가 형성된다. 포토레지스트(55)는 MOSFET(44)의 게이트 패턴을 갖고, 또한 셀 영역을 덮는다.
다음으로, 도 26에 도시한 바와 같이 포토레지스트(55)를 마스크로 하여, 상기 제2 게이트 전극재(43a)가 에칭된다. 이 결과, 게이트 전극(47)이 형성된다.
다음으로, 도 27에 도시한 바와 같이 포토레지스트(55)가 제거된다. 다음으로, 포토리소그래피 공정에 의해, 포토레지스트(56)가 형성된다. 이어서, 포토레지스트(56)를 마스크로 하여, 소스·드레인 영역(38a, 38b)이 형성된다.
다음으로, 도 28에 도시한 바와 같이 포토레지스트(56)가 제거된다. 다음으로, 포토리소그래피 공정에 의해, 포토레지스트(57)가 형성된다. 이어서, 포토레지스트(57)를 마스크로 하여, N형 불순물 확산층(35)이 형성된다.
다음으로, 도 29에 도시한 바와 같이 포토레지스트(57)가 제거된다. 다음으로, 포토리소그래피 공정에 의해, 포토레지스트(58)가 형성된다. 이어서, 포토레지스트(58)를 마스크로 하여, P 웰(33)의 표면에 P형 불순물 확산층(36)이 형성될 뿐만 아니라, 소스·드레인 영역(45a, 45b)도 형성된다.
다음으로, 도 21에 도시한 바와 같이 포토레지스트(58)가 제거된 후, 반도체 장치 전면 상에 도시하지 않는 BPSG 또는 PSG막이 피복된다. 다음으로, PSG 또는 BPSG막에 컨택트홀이 형성된다. 이어서, 배선 패턴, 컨택트 등이 형성된다.
그런데, 상기 구성의 플래시 메모리는 도 21a, 도 21b에 도시한 바와 같이 셀 영역과 주변 영역을 분리하는 실리콘 산화막(34a)이 N 웰(32a)을 둘러싸도록 형성된다. 이 때문에, 이 플래시 메모리를 상기 제조 공정에 의해 형성하면 다음과 같은 문제가 있다. 즉, 도 22에 도시한 공정 후, 도 27에 도시한 바와 같이 게이트 전극(39, 47), 및 셀 트랜지스터(37)의 소스·드레인 영역(38a, 38b)이 형성될 때까지 수회의 포토리소그래피 공정을 필요로 한다. 반도체 기억 장치의 제조에 있어서 공정 수를 삭감하는 것은 제조 프로세스의 효율을 높이기 위해서 중요하다. 이 때문에, 하나라도 많은 공정을 줄이는 것이 요구된다.
본 발명의 제1 시점에 따른 반도체 기억 장치는, 셀 트랜지스터가 형성되는 메모리 셀 영역과 주변 회로가 형성되는 주변 영역을 포함하는 반도체 기억 장치로서, 제1 도전형의 반도체 기판과, 상기 반도체 기판의 표면 내에 선택적으로 형성된 제2 도전형의 제1 웰과, 상기 제1 웰의 표면 내에 선택적으로 형성된 제1 도전형의 제2 웰과, 상기 제2 웰의 표면 내에 형성된, 상기 메모리 셀 영역과 상기 주변 영역을 분리하는 제1 소자 분리 절연막과, 상기 셀 영역 내의 상기 제2 웰 내에 배치된 셀 트랜지스터와, 상기 셀 트랜지스터는 상기 제2 웰 상에 게이트 절연막을 사이에 두고 배치된 게이트 전극과, 상기 게이트 전극 아래의 영역을 사이에 두고 상기 제2 웰 내에 형성된 소스/드레인층을 구비하며, 상기 주변 영역 내의 상기 제1 웰의 표면 내에 형성된, 상기 제1 웰에 전위를 공급하기 위한 제2 도전형의 제1 컨택트층과, 상기 주변 영역 내의 상기 제2 웰의 표면 내에 형성된, 상기 제2 웰에 전위를 공급하기 위한 제1 도전형의 제2 컨택트층을 구비한다.
본 발명의 제2 시점에 따른 반도체 기억 장치의 제조 방법은, 셀 트랜지스터가 형성되는 메모리 셀 영역과 주변 회로를 구성하는 주변 트랜지스터가 형성되는 주변 영역을 포함하는 반도체 기억 장치의 제조 방법으로서, 반도체 기판의 표면 내에 웰을 형성하는 공정과, 상기 웰의 평면에서 상기 메모리 셀 영역을 둘러싸도록 상기 웰 내에, 상기 메모리 셀 영역과 그 주위의 상기 주변 영역을 소자 분리하는 소자 분리 절연막을 형성하는 공정과, 상기 메모리 셀 영역 내의 상기 웰의 표면 상에 제1 게이트 절연막, 제1 도전막, 제1 절연막을 순차적으로 형성하는 공정과, 상기 주변 영역 내의 상기 웰의 외부에 제2 게이트 절연막을 형성하는 공정과, 상기 제1 절연막 상으로부터 상기 제2 게이트 절연막 상에 걸쳐 제2 도전막을 형성하는 공정과, 상기 제2 도전막 상에, 상기 셀 트랜지스터의 게이트 패턴을 가짐과 함께 상기 주변 영역을 덮는 마스크층을 형성하는 공정과, 상기 메모리 셀 영역의 상기 제2 도전막, 상기 제1 절연막, 및 상기 제1 도전막을 상기 마스크층을 마스크로 에칭하여, 상기 셀 트랜지스터의 게이트 구조를 형성하는 공정과, 상기 마스크층을 마스크로 하여 상기 반도체 기판의 표면에 불순물을 주입하여, 상기 셀 트랜지스터의 소스/드레인 영역을 형성하는 공정과, 상기 주변 트랜지스터의 게이트 구조 및 소스/드레인 영역을 형성하는 공정을 구비한다.
〈실시예〉
본 발명자들은 본 발명의 개발의 과정에서, 도 22∼도 29를 참조하여 설명한 제조 공정을 삭감할 수 있는 플래시 메모리 및 그 제조 방법에 대하여 연구하였다. 그 결과, 본 발명자들은 이하에 설명하는 바와 같은 지견을 얻었다.
즉, 이하에 나타내는 공정에 의해, 공정 수의 삭감이 도모될 것이 생각된다. 우선, 도 24에 도시한 공정에서, 포토리소그래피 공정에 의해 게이트 전극(39)의 게이트 패턴이 형성된다. 이 후, 포토레지스트(54)가 다음의 공정에서 제거되기 전에, 포토레지스트(54)를 마스크로 하여 반도체 기판(31) 표면에 N형 불순물이 이온 주입된다. 이 이온 주입에 의해, 도 21b에 도시한 소스·드레인 영역(38a, 38b), N형 불순물 확산층(35)이 형성된다. 이러한 공정에 따르면, 도 27에 도시한 공정, 즉 포토레지스트(56)가 형성되는 공정 및 포토리소그래피 공정에 의해 포토레지스트에 패턴이 전사되는 공정을 삭감할 수 있다.
그러나, 상기 방법에 따르면, N형의 불순물을 주입할 때, 도 21b의 P형 불순물 확산층(36)이 형성되는 영역에도 N형 불순물이 주입된다. 이 때문에, 도 28에 도시한 공정에서, 이 영역에 P형 불순물이 주입되어도, 충분한 농도를 얻을 수 없다. 따라서, 후의 공정에서, 이 P형 불순물 확산층(36)에 있어서 컨택트를 취할 수 없는 경우가 생긴다. 이러한 문제점은 도 21b에 도시한 P형 불순물 확산층(36)의 불순물 농도가 소스·드레인 영역(38a, 38b)의 불순물 농도의 8배 이하인 경우, 특히 현저하다.
이하에, 이러한 지견에 기초하여 구성된 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 또, 이하의 설명에서, 대략 동일한 기능 및 구성을 갖는 구성 요소에 대해서는 동일 부호를 붙이고, 필요한 경우에만 반복 설명한다.
도 1a는 본 발명의 실시예에 따른 플래시 EEPROM을 위로부터 바라 본 평면도이다. 도 1a에 도시한 바와 같이 이 플래시 메모리는 셀 영역(메모리 셀 영역)과 주변 영역을 갖는다. 셀 영역에는 메모리 셀의 셀 트랜지스터(도시 생략)가 형성된다. 주변 영역에는 주변 회로를 구성하는 예를 들면 M0SFET(도시 생략) 등의 주변 트랜지스터가 형성된다. 반도체 기판(1) 내에 대략 사각형 형상의 N 웰(2)이 형성되고, 이 N 웰(2) 내에 대략 사각형 형상의 P 웰(3)이 형성된다. P 웰(3)의 평면 내에 대략 사각형 형상의 실리콘 산화막(4a)이 형성된다. 실리콘 산화막(4a)에 의해 둘러싸인 영역은 셀 영역으로 되어, 주변 영역과 소자 분리된다.
도 1b는 도 1a에 도시한 플래시 메모리의 IB-IB선을 따라 절취한 단면도이다. 도 1b에 도시한 바와 같이 P형의, 예를 들면 실리콘에 의한 반도체 기판(1)의 표면 내에 N 웰(2a, 2b)이 서로 소정 간격 이격하여 형성되고, N 웰(2a)의 표면 내에 P 웰(3)이 형성된다. 반도체 기판(1)의 표면 상에 있어서, N 웰(2a, 2b)의 각 단부 및 N 웰(2a)과 P 웰(3)과의 경계에 실리콘 산화막(4)이 형성된다. 실리콘 산화막(4)은 소자 분리 절연막으로서 기능하며, 소자 영역을 분리한다.
반도체 기판(1) 표면 상의 P 웰(3) 내에, 실리콘 산화막(4a)이 형성된다. 실리콘 산화막(4a)은 셀 영역과 주변 영역과의 경계에 형성되고, 이들 영역을 분리하는 절연막으로서 기능한다. 실리콘 산화막(4a)은 상부 일부분에 대략 오목 형상의 홈을 갖는다. 또한, 실리콘 산화막(4a)은 다른 실리콘 산화막(4)보다 넓은 폭을 가지며, 또한 소정의 크기를 갖고 형성된다. 그 이유는 실리콘 산화막(4a)을 경계로 하여 셀 영역과 주변 영역과의 각 리소그래피 공정의 패턴이 상위하고, 포토레지스트의 가공 정밀도, 위치 정렬 정밀도 등을 고려할 필요가 있기 때문이다. 셀 영역과 주변 영역과의 각 리소그래피 공정의 패턴이 상이한 이유는, 후술하는 바와 같이 셀 영역과 주변 영역에 있어서 게이트 구조가 상이하기 때문이다.
주변 영역의 N 웰(2a) 내에, N형 불순물 확산층(N 웰 컨택트층)(5)이 형성된다. N 웰(2a)과 P 웰(3)과의 경계의 실리콘 산화막(4)과 실리콘 산화막(4a) 사이에, P형 불순물 확산층(6)(P 웰 컨택트층)이 형성된다. P형 불순물 확산층(6)의 불순물 농도는 예를 들면 2×1016㎝-3이다. 반도체 기판(1) 표면 상의 실리콘 산화막(4a)에 인접한 부분에 메모리 셀의 셀 트랜지스터(7)가 형성된다. 셀 트랜지스터(7)는 소스·드레인 영역(8a, 8b) 및 게이트 전극(9)으로 구성된다. 소스·드레인 영역(8a, 8b)은 반도체 기판(1) 표면 내에 서로 소정 간격 이격하여 형성되고, 불순물 농도가 예를 들면 5×1014㎝-3이다. 게이트 전극(9)은 부유 게이트 전극(11), 게이트 전극간 절연막(12), 제어 게이트 전극(13)을 구비한다. 또한, 게이트 전극(9)은 소스·드레인 영역(8a, 8b) 사이의 반도체 기판(1) 상의 게이트 절연막(10) 상에 형성된다.
N 웰(2b) 내의 반도체 기판(1) 표면 상에, 예를 들면 N형의 MOSFET(14)가 형성된다. MOSFET(14)는 주변 회로를 구성한다. MOSFET(14)는 소스·드레인 영역(15a, 15b), 게이트 전극(17)을 구비한다. 소스·드레인 영역(15a, 15b)은 반도체 기판(1) 표면 내에 서로 소정 간격 이격하여 형성된다. 게이트 전극(17)은 소스·드레인 영역(15a, 15b) 사이의 반도체 기판(1) 상의 게이트 절연막(16) 상에 형성된다.
도 2 내지 도 19는, 상기 구성의 플래시 메모리의 제조 공정을 순서대로 도시한 도면이다. 이하, 도 2 내지 도 19를 참조하여 상기 플래시 메모리의 제조 방법을 설명한다.
도 2에 도시한 바와 같이 반도체 기판(1) 표면 내에, 예를 들면 인이 주입된다. 다음으로, 고온 어닐링 처리를 이용하여 인을 확산(드라이브인)시킨다. 이 결과, 서로 소정 간격 이격하는 N 웰(2a, 2b)이 선택적으로 형성된다. 다음으로, N 웰(2a)에, 예를 들면 붕소가 주입된 후, 고온 어닐링 처리를 이용하여 붕소를 확산시킨다. 이 결과, N 웰(2a) 표면 내에 P 웰(3)이 선택적으로 형성된다.
다음으로, 도 3에 도시한 바와 같이 반도체 기판(1) 상의 전면에 실리콘 산화막(20)이 형성된다. 이 형성은 예를 들면 열 산화에 의해 행해진다. 다음으로, 실리콘 산화막(20) 상에, 예를 들면 CVD법에 의해 실리콘 질화막(21)이 형성된다.
다음으로, 도 4에 도시한 바와 같이 실리콘 질화막(21) 상에 도시하지 않는 포토레지스트가 형성된다. 이 포토레지스트에, 포토리소그래피 공정에 의해, P 웰(3)의 일부 및 P 웰(3)의 단부 및 N 웰(2a, 2b)의 단부에 개구부를 포함하는 패턴이 전사된다. 다음으로, 이 포토레지스트를 마스크로 하여, 실리콘 질화막(21) 및 실리콘 산화막(20)의 일부가 제거된다. 이 제거에는, 예를 들면 RIE법 등의 이방성 에칭이 이용된다. 이 결과, 개구부에 대응하여 반도체 기판(1)의 표면이 노출된다. 이어서, 포토레지스트가 제거된다.
다음으로, 도 5에 도시한 바와 같이 예를 들면 1000℃ 정도의 수분을 포함한 분위기 속에서 반도체 장치가 산화된다. 이 결과, 노출한 반도체 기판(1) 표면 상에, 실리콘 산화막(4, 4a)이 형성된다. 실리콘 산화막(4, 4a)의 두께는 예를 들면 약 1㎛이다.
다음으로, 도 6에 도시한 바와 같이 실리콘 질화막(21)이 제거된다. 이 제거는 예를 들면 180℃로 가열한 인산 용액을 이용한 웨트 에칭에 의해 행해진다. 다음으로, 예를 들면 NH4F 등을 이용한 웨트 에칭에 의해 실리콘 산화막(20)이 제거된다. 이 결과, 실리콘 산화막(4, 4a)이 형성되어 있지 않는 영역의 반도체 기판(1) 표면이 노출된다. 이어서, 반도체 장치 상의 전면에 도시하지 않는 실리콘 산화막이 형성된다. 다음으로, 셀 트랜지스터(7) 및 MOSFET(14)가 형성될 영역에 불순물을 도입한다. 이 불순물의 도입은 셀 트랜지스터(7) 및 MOSFET(14)의 임계치가 원하는 값이 되는 조건으로 행해진다. 이어서, 실리콘 산화막이 제거된다. 다음으로, 노출된 반도체 기판(1) 표면에, 예를 들면 열 산화에 의해 게이트 절연막재(10a)가 형성된다. 이 게이트 절연막재(10a)를 이용하여, 후의 공정에서 메모리 셀의 셀 트랜지스터(7)의 게이트 절연막(10)이 형성된다.
다음으로, 도 7에 도시한 바와 같이 반도체 장치 상의 전면에, 예를 들면 불순물로서 인이 도입된 폴리실리콘에 의한 제1 게이트 전극재(11a)를 형성한다. 이 형성에는 예를 들면 CVD법이 이용된다. 이 제1 게이트 전극재(11a)를 이용하여, 후의 공정에서 메모리 셀 트랜지스터의 부유 게이트 전극(11)이 형성된다.
다음으로, 도 8에 도시한 바와 같이 반도체 장치 상의 전면에 도시하지 않는 포토레지스트가 퇴적된다. 다음으로, 이 포토레지스트에 포토리소그래피 공정을 이용하여, 상기 실리콘 산화막(4a)의 대략 중앙부에 홈을 갖는 형상의 패턴이 전사된다. 다음으로, 이 포토레지스트를 마스크로 하여, 제1 게이트 전극재(11a) 및 실리콘 산화막(4a)에 이방성 에칭이 실시된다. 이 에칭에는 예를 들면 RIE법 등이 이용된다. 이 결과, 상기 패턴의 홈에 대응하여, 제1 게이트 전극재(11a)의 일부가 제거됨과 함께, 실리콘 산화막(4a)의 상부 일부분이 대략 오목 형상으로 에칭되어 슬릿(22)이 형성된다. 계속해서, 포토레지스트가 제거된다.
다음으로, 도 9에 도시한 바와 같이 반도체 장치 상의 전면에, 예를 들면 CVD법을 이용하여 게이트 전극간 절연막재(12a)가 퇴적 형성된다. 이 게이트 전극간 절연막재(12a)는 예를 들면 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 적층 구조로 이루어진다. 게이트 전극간 절연막재(12a)를 이용하여, 후의 공정에서 메모리 셀의 셀 트랜지스터(7)의 게이트 전극간 절연막(12)이 형성된다.
다음으로, 도 10에 도시한 바와 같이 반도체 장치 상의 전면에 포토레지스트(23)가 퇴적된다. 다음으로, 포토리소그래피 공정을 이용하여, 셀 영역부터 상기 슬릿(22)의 대략 중앙부까지 포토레지스트(23)가 잔존하는 패턴이 포토레지스트(23)에 전사된다.
다음으로, 도 11에 도시한 바와 같이 포토레지스트(23)를 마스크로 하여, 게이트 전극간 절연막재(12a)의 일부가 제거된다. 이 제거에는, 예를 들면 RIE법 등의 이방성 에칭이 이용된다. 다음으로, 포토레지스트(23)를 마스크로 하여 제1 게이트 전극재(11a)의 일부가 CDE법에 의해 제거된다. 다음으로, 게이트 절연막(10a)의 일부가 예를 들면 NH4F 등을 이용한 웨트 에칭에 의해 제거된다.
다음으로, 도 12에 도시한 바와 같이 포토레지스트(23)가 제거된다. 이어서, 주변 영역의 반도체 기판(1) 상에 게이트 절연막재(16a)가 형성된다. 이 게이트 절연막재(16a)를 이용하여, 후의 공정에 의해 MOSFET(14)의 게이트 절연막(16)이 형성된다. 다음으로, 반도체 장치 상의 전면에, 예를 들면 CVD법을 이용하여 제2 게이트 전극재(13a)가 퇴적된다. 이 제2 게이트 전극재(13a)를 이용하여, 후의 공정에 의해 셀 트랜지스터(7)의 제어 게이트 전극(13)이 형성되고, MOSFET(14)의 게이트 전극(17)이 형성된다.
다음으로, 도 13에 도시한 바와 같이 반도체 장치 전면 상에 포토레지스트(24)가 퇴적된다. 계속해서, 포토리소그래피 공정을 이용하여, 포토레지스트(24)에 패턴이 전사된다. 이 패턴은 셀 영역에서는, 실리콘 산화막(4a)으로부터 소정 간격 이격한 위치에 게이트 전극이 형성되는 패턴이다. 또한, 주변 영역에서는, 주변 영역부터 실리콘 산화막(4a) 상의 주변 영역측 대략 4분의 1까지 포토레지스트가 잔존하는 패턴이다.
다음으로, 도 14에 도시한 바와 같이 포토레지스트(24)를 마스크로 하여, 제2 게이트 전극재(13a), 게이트 전극간 절연막재(12a), 제1 게이트 전극재(11a)가 에칭된다. 이 결과, 셀 트랜지스터(7)의 게이트 전극(9)이 형성된다.
다음으로, 도 15에 도시한 바와 같이 포토레지스트(24) 및 게이트 전극(9)을 마스크로 하여, 반도체 기판(1) 표면에 이온이 주입된다. 이 결과, 이온이 자기 정합적으로 확산하고, 게이트 전극(9)의 근방에 소스·드레인 영역(8a, 8b)이 형성된다.
다음으로, 도 16에 도시한 바와 같이 포토레지스트(24)가 제거된다. 이어서, 반도체 장치 상의 전면에 포토레지스트(25)가 퇴적된다. 계속해서, 포토리소그래피 공정을 이용하여, 포토레지스트(25)에 패턴이 전사된다. 이 패턴은 주변 영역에서는 MOSFET(14)의 게이트 패턴이다. 또한, 셀 영역에서는 셀 영역부터 실리콘 산화막(4a)의 메모리 셀측 대략 4분의 1까지 포토레지스트가 잔존하는 패턴이다.
다음으로, 도 17에 도시한 바와 같이 포토레지스트(25)를 마스크로 하여, 상기 제2 게이트 전극재(13a)가 에칭된다. 이 에칭에는, 예를 들면 RIE법 등의 이방성 에칭이 이용된다. 이 에칭의 결과, MOSFET(14)의 게이트 전극(17)이 형성된다.
다음으로, 도 18에 도시한 바와 같이 포토레지스트(25)가 제거된다. 이어서, 반도체 장치 상의 전면에 포토레지스트(26)가 퇴적된다. 계속해서, 포토리소그래피 공정을 이용하여, N 웰(2b)이 개구하는 패턴이 포토레지스트(26)에 전사된다. 다음으로, 이 포토레지스트(26) 마스크로 하여 이온 주입함으로써, N형 불순물 확산층(5)이 형성된다. 또한, 동시에 이 이온 주입에 의해 도시하지 않는 N형 MOSFET의 소스·드레인 영역이 형성된다.
다음으로, 도 19에 도시한 바와 같이 포토레지스트(26)가 제거된다. 다음으로, 반도체 장치 상의 전면에 포토레지스트(27)가 퇴적된다. 계속해서, 포토리소그래피 공정을 이용하여, 패턴이 포토레지스트(27)에 전사된다. 이 패턴은 실리콘 산화막(4a)과 이에 인접하는 실리콘 산화막(4) 사이 및 MOSFET(14)가 형성될 예정인 영역이 개구하는 패턴이다. 다음으로, 이 포토레지스트(27)를 마스크로 하여 이온이 주입된다. 이 결과, P 웰(3)의 표면에 P형 불순물 확산층(6)이 형성됨과 함께, P형의 MOSFET(14)의 소스·드레인 영역(15a, 15b)이 형성된다.
다음으로, 도 1b에 도시한 바와 같이 포토레지스트(27)가 제거된다. 다음으로, 반도체 장치 전면 상에 도시하지 않는 BPSG 또는 PSG막이 형성된다. 계속해서, BPSG 또는 PSG막 상에 도시하지 않는 포토레지스트가 퇴적된다. 다음으로, 포토리소그래피 공정을 이용하여, 포토레지스트에 전극 배선 형성용 컨택트홀의 패턴이 전사된다. 다음으로, 이 포토레지스트를 마스크로 하여 PSG 또는 BPSG막이, 예를 들면 RIE법에 의해 에칭된다. 이 결과, 컨택트홀이 형성된다. 컨택트홀 형성 시에, 소스·드레인 영역(8a, 8b) 상의 게이트 절연막재(10a) 및 N형 불순물 확산층(5) 상과 P형 불순물 확산층(6) 상과 소스·드레인 영역(15a, 15b) 상의 게이트 절연막재(16a)가 제거된다. 이어서, 포토레지스트가 제거된다.
다음으로, 반도체 장치 전면 상에 도시하지 않는 Al 배선막이, 예를 들면 스퍼터링법에 의해 퇴적된다. 이 때, 상기 컨택트홀이 Al 배선막에 의해 매립된다. 계속해서, Al 배선막 상에 도시하지 않는 포토레지스트가 퇴적된다. 이 포토레지스트에 포토리소그래피 공정을 이용하여, 배선 패턴이 전사된다. 다음으로, 이 포토레지스트를 마스크로 하여 Al 배선막이, 예를 들면 RIE법에 의해 에칭된다. 이 결과, 배선 패턴이 형성된다. 이 후, 포토레지스트가 제거된다.
다음으로, 반도체 장치 전면 상에 도시하지 않는 PSG가 퇴적된다. 이어서, PE-CVD법에 의해 도시하지 않는 실리콘 질화막이 퇴적된다. 계속해서, 실리콘 질화막 상에 도시하지 않는 포토레지스트가 퇴적된다. 다음으로, 포토리소그래피 공정을 이용하여, 포토레지스트에 본딩 패드용 개구부를 갖는 패턴이 전사된다. 이 포토레지스트를 마스크로 하여, PSG 및 실리콘 질화막이, 예를 들면 RIE법에 의해 에칭된다. 이어서, 포토레지스트가 제거되어, 웨이퍼로서 완성한다.
상기 실시예에 따르면, 셀 영역과 주변 영역을 분리하는 실리콘 산화막(4a)은 P 웰(3)의 내부에 형성된다. 따라서, 도 14에 도시한, 게이트 전극(9)을 형성하기 위한 패턴을 갖는 포토레지스트(24)를 마스크로 하여 이온을 주입함으로써, 소스·드레인 영역(8a, 8b)을 형성할 수 있다. 이 때문에, 종래예에 비하여, 셀 트랜지스터의 게이트 전극(9)을 형성한 후, 셀 트랜지스터의 소스·드레인 영역(8a, 8b)을 형성하기 위해서 행하는 포토리소그래피 공정을 삭감할 수 있다.
또한, 도 14에 도시한 포토레지스트(24)는 주변 영역부터 실리콘 산화막(4a)까지 덮는다. 즉, P형 불순물 확산층(6)이 형성될 예정인 영역은 포토레지스트(24)에 의해 덮여 있다. 이 때문에, 이 포토레지스트(24)를 이용하여 소스·드레인 영역(8a, 8b)을 형성할 때, P형 불순물 확산층(6)이 형성될 예정인 영역에 N형 불순물이 주입되지 않는다. 따라서, 상기한 바와 같이 포토리소그래피 공정을 삭감할 수 있음과 함께, 소망의 불순물 농도를 갖는 P형 불순물 확산층(6)을 얻을 수 있다.
또한, P형 불순물 확산층(6)의 불순물 농도가 소스·드레인 영역(8a, 8b)의 불순물 농도의 8배 이하인 반도체 기억 장치에 본 발명의 실시예를 적용한 경우, 상기 효과는 특히 현저하게 된다.
도 20a는 본 실시예에 따른 반도체 기억 장치의 N 웰(2a), P 웰(3), 실리콘 산화막(4a)을 반도체 기판(1) 상에 복수 형성하였을 때의 평면도이다. 도 20b는 종래의 반도체 장치의 복수의 N 웰(32a) 및 P 웰(33), 실리콘 산화막(34b)을 반도체 기판(31) 상에 형성하였을 때의 평면도이다.
도 20a에 도시한 바와 같이 본 실시예를 적용함으로써, 소정의 크기를 필요로 하는 실리콘 산화막(4a)이 형성되는 면적의 총합은, 도 20b에 도시한 종래예에 비하여 원칙적으로 커진다. 그러나, 예를 들면 셀 영역과 주변 영역이 동일한 기판 상에 형성된 혼재 소자에 본 발명의 실시예를 적용하는 경우, 그 효과는 특히 현저하게 된다. 그 이유는 다음과 같다. 혼재 소자에 있어서는 통상, 셀 영역은 주변 영역에 비하여 사이즈가 작다. 이 때문에, 셀 영역만 형성된 기억 소자에 대하여, 혼재 소자에서의 실리콘 산화막(4a)의 점유 면적이 증대하는 영향은 거의 없기 때문이다.
또, 본 실시예에서, 제2 게이트 전극재(13a)로서, 폴리실리콘막을 사용한다. 그러나, 이것에 한정하지 않고, 예를 들면 텅스텐 실리사이드, 또는 몰리브덴 실리사이드를 사용하거나, 살리사이드(Self-Aligned Silicide process) 기술을 이용하거나 할 수도 있다.
또한, 본 실시예에서, LOCOS(Local Oxidation of Silicon) 기술을 이용하여 소자 분리 절연막(4, 4a)을 형성한다. 그러나, 이것에 한정하지 않고, 예를 들면 STI(Shallow Trench Isolation) 기술을 이용하여 형성할 수도 있다.
또한, 도 15에 도시한 공정에서 셀 트랜지스터(7)의 소스·드레인 영역(8a, 8b)을 형성할 때, 포켓 이온 주입이라고 불리는 P형의 불순물 이온을 주입할 수도 있다. 이렇게 함에 따라, 셀 트랜지스터(7)의 펀치 스루를 방지하여, 메모리 셀의 기입 특성을 개선할 수 있다.
또한, 상기 실시예에서, 셀 트랜지스터(7)로서 N형의 MOSFET를 사용하였다. 그러나, P형의 MOSFET를 사용하여, 본 발명의 실시예를 적용할 수도 있다.
이상, 본 발명에 따른 실시예에 대하여 설명하였지만, 본 기술 분야의 숙련된 자는 상술한 특징 및 이점 이외에 추가의 이점 및 변경이 가능함을 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 상술한 특정한 실시예 및 대표적인 실시예만으로 한정되는 것이 아니며, 첨부한 특허 청구의 범위에 의해 정의된 일군의 발명 개념의 정신 또는 영역과 그들의 등가물로부터 벗어남없이 다양한 변경이 이루어질 수 있다.
본 발명에 따르면, 상기한 바와 같이 포토리소그래피 공정을 삭감할 수 있음과 함께, 소망의 불순물 농도를 갖는 P형 불순물 확산층을 얻을 수 있다.
도 1a는 본 발명의 실시예에 따른 플래시 메모리를 도시하는 평면도이고, 도 1b는 도 1a의 플래시 메모리의 단면도.
도 2는 도 1a, 도 1b에 도시한 플래시 메모리의 제조 공정을 도시하는 단면도.
도 3은 도 2에 계속되는 공정을 도시하는 단면도.
도 4는 도 3에 계속되는 공정을 도시하는 단면도.
도 5는 도 4에 계속되는 공정을 도시하는 단면도.
도 6은 도 5에 계속되는 공정을 도시하는 단면도.
도 7은 도 6에 계속되는 공정을 도시하는 단면도.
도 8은 도 7에 계속되는 공정을 도시하는 단면도.
도 9는 도 8에 계속되는 공정을 도시하는 단면도.
도 10은 도 9에 계속되는 공정을 도시하는 단면도.
도 11은 도 10에 계속되는 공정을 도시하는 단면도.
도 12는 도 11에 계속되는 공정을 도시하는 단면도.
도 13은 도 12에 계속되는 공정을 도시하는 단면도.
도 14는 도 13에 계속되는 공정을 도시하는 단면도.
도 15는 도 14에 계속되는 공정을 도시하는 단면도.
도 16은 도 15에 계속되는 공정을 도시하는 단면도.
도 17은 도 16에 계속되는 공정을 도시하는 단면도.
도 18은 도 17에 계속되는 공정을 도시하는 단면도.
도 19는 도 18에 계속되는 공정을 도시하는 단면도.
도 20a는 본 발명의 실시예에 따른 플래시 메모리의 평면도이고, 도 20b는 종래의 플래시 메모리의 평면도.
도 21a는 종래의 플래시 메모리를 도시하는 평면도이고, 도 21b는 도 21a의 플래시 메모리의 단면도.
도 22는 도 21a, 도 21b에 도시한 플래시 메모리의 제조 공정을 도시하는 단면도.
도 23은 도 22에 계속되는 공정을 도시하는 단면도.
도 24는 도 23에 계속되는 공정을 도시하는 단면도.
도 25는 도 24에 계속되는 공정을 도시하는 단면도.
도 26은 도 25에 계속되는 공정을 도시하는 단면도.
도 27은 도 26에 계속되는 공정을 도시하는 단면도.
도 28은 도 27에 계속되는 공정을 도시하는 단면도.
도 29는 도 28에 계속되는 공정을 도시하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2a, 2b : N 웰
3 : P 웰
4a : 실리콘 산화막
5 : N형 불순물 확산층(N 웰 컨택트층)
6 : P형 불순물 확산층(P 웰 컨택트층)
7 : 셀 트랜지스터
8a, 8b : 소스·드레인 영역
9 : 게이트 전극
14 : MOSFET
15a, 15b : 소스·드레인 영역
16 : 게이트 절연막
17 : 게이트 전극
Claims (19)
- 셀 트랜지스터가 형성되는 메모리 셀 영역과 주변 회로가 형성되는 주변 영역을 포함하는 반도체 기억 장치에 있어서,제1 도전형의 반도체 기판과,상기 반도체 기판의 표면 내에 선택적으로 형성된 제2 도전형의 제1 웰과,상기 제1 웰의 표면 내에 선택적으로 형성된 제1 도전형의 제2 웰과,상기 제2 웰의 표면 내에 형성된, 상기 메모리 셀 영역과 상기 주변 영역을 분리하는 제1 소자 분리 절연막과,상기 셀 영역 내의 상기 제2 웰 내에 배치된 셀 트랜지스터-상기 셀 트랜지스터는 상기 제2 웰 상에 게이트 절연막을 사이에 두고 배치된 게이트 전극과, 상기 게이트 전극 아래의 영역을 사이에 두고 상기 제2 웰 내에 형성된 소스/드레인층을 구비함-와,상기 주변 영역 내의 상기 제1 웰의 표면 내에 형성된, 상기 제1 웰에 전위를 공급하기 위한 제2 도전형의 제1 컨택트층과,상기 주변 영역 내의 상기 제2 웰의 표면 내에 형성된, 상기 제2 웰에 전위를 공급하기 위한 제1 도전형의 제2 컨택트층을 포함하는 반도체 기억 장치.
- 제1항에 있어서, 상기 제1 소자 분리 절연막은 상부에 형성된 대략 오목 형상의 홈을 갖는 반도체 기억 장치.
- 제1항에 있어서,상기 장치는 상기 주변 영역 내의 상기 제1 웰의 외부에 배치된, 주변 회로를 구성하는 주변 트랜지스터를 더 구비하고,상기 주변 트랜지스터는 반도체 기판 상에 게이트 절연막을 사이에 두고 배치된 게이트 전극과, 상기 게이트 전극 아래의 영역을 사이에 두고 상기 반도체 기판 내에 형성된 소스/드레인층을 포함하는 반도체 기억 장치.
- 제3항에 있어서,상기 셀 트랜지스터의 상기 게이트 전극은 제1 도전재로부터 유래하는 제1 도전막과, 상기 제1 도전막의 상방에 배치된 제2 도전재로부터 유래하는 제2 도전막을 포함하고,상기 주변 영역의 상기 게이트 전극은 상기 제2 도전재로부터 유래하는 제3 도전막을 포함하는 반도체 기억 장치.
- 제1항에 있어서, 상기 제2 컨택트층의 불순물 농도는 상기 셀 트랜지스터의 상기 소스/드레인층의 불순물 농도보다 8배 낮은 반도체 기억 장치.
- 제1항에 있어서, 상기 제1, 제2 웰의 각각의 경계에 형성된 제2 소자 분리 절연막을 더 포함하고, 상기 제1 소자 분리 절연막의 단면적은 상기 제2 소자 분리 절연막의 단면적보다 큰 반도체 기억 장치.
- 제1항에 있어서, 상기 제1, 제2 웰과, 상기 제1 소자 분리 절연막과, 상기 셀 트랜지스터와, 상기 제1, 제2 컨택트층과 같은 복수의 구조를 구비하고, 상기 제1, 제2 웰과, 상기 제1 소자 분리 절연막과, 상기 셀 트랜지스터와, 상기 제1, 제2 컨택트층은 상기 반도체 기판 상에 형성되는 반도체 기억 장치.
- 셀 트랜지스터가 형성되는 메모리 셀 영역과 주변 회로가 형성되는 주변 영역을 포함하는 반도체 기억 장치에 있어서,제1 도전형의 반도체 기판과,상기 반도체 기판의 표면 내에 선택적으로 형성된 제2 도전형의 제1 웰과,상기 제1 웰의 표면 내에 선택적으로 형성된 제1 도전형의 제2 웰과,상기 제2 웰의 평면에서 상기 메모리 셀 영역을 둘러싸도록 형성되고, 상기 메모리 셀 영역과 그 주위의 상기 주변 영역을 소자 분리하는 제1 소자 분리 절연막과,상기 메모리 셀 영역 내에 배치된 셀 트랜지스터 -상기 셀 트랜지스터는 상기 제2 웰 상에 게이트 절연막을 사이에 두고 배치된 게이트 전극과, 상기 게이트 전극의 아래의 영역을 사이에 두고 상기 제2 웰 내에 형성된 소스/드레인층을 구비함- 와,상기 주변 영역 내의 상기 제1 웰의 표면 내에 형성된, 상기 제1 웰에 전위를 공급하기 위한 제2 도전형의 제1 컨택트와,상기 주변 영역 내의 상기 제2 웰의 표면 내에 형성된, 상기 제2 웰에 전위를 공급하기 위한 제1 도전형의 제2 컨택트층을 포함하는 반도체 기억 장치.
- 제8항에 있어서, 상기 제1 소자 분리 절연막은 상부에 형성된 대략 오목 형상의 홈을 갖는 반도체 기억 장치.
- 제8항에 있어서,상기 장치는 상기 주변 영역 내의 상기 제1 웰의 외부에 배치된, 주변 회로를 구성하는 주변 트랜지스터를 더 구비하고,상기 주변 트랜지스터는 반도체 기판 상에 게이트 절연막을 사이에 두고 배치된 게이트 전극과, 상기 게이트 전극 아래의 영역을 사이에 두고 상기 반도체 기판 내에 형성된 소스/드레인층을 포함하는 반도체 기억 장치.
- 제10항에 있어서,상기 셀 트랜지스터의 상기 게이트 전극은 제1 도전재로부터 유래하는 제1 도전막과, 상기 제1 도전막의 상방에 배치된 제2 도전재로부터 유래하는 제2 도전막을 구비하고,상기 주변 영역의 상기 게이트 전극은 상기 제2 도전재로부터 유래하는 제3 도전막을 포함하는 반도체 기억 장치.
- 제8항에 있어서, 상기 제2 컨택트층은 상기 셀 트랜지스터의 상기 소스/드레인층의 불순물 농도보다 8배 낮은 불순물 농도를 갖는 반도체 기억 장치.
- 제8항에 있어서, 상기 제1, 제2 웰의 각각의 경계에 형성된 제2 소자 분리 절연막을 더 구비하고, 상기 제1 소자 분리 절연막의 단면적은 상기 제2 소자 분리 절연막의 단면적보다 큰 반도체 기억 장치.
- 제8항에 있어서,상기 제1, 제2 웰과, 상기 제1 소자 분리 절연막과, 상기 셀 트랜지스터와, 상기 제1, 제2 컨택트층과 같은 복수의 구조를 구비하고,상기 제1, 제2 웰과, 상기 제1 소자 분리 절연막과, 상기 셀 트랜지스터와, 상기 제1, 제2 컨택트층은 상기 반도체 기판 상에 형성되는 반도체 기억 장치.
- 셀 트랜지스터가 형성되는 메모리 셀 영역과 주변 회로를 구성하는 주변 트랜지스터가 형성되는 주변 영역을 포함하는 반도체 기억 장치의 제조 방법에 있어서,반도체 기판의 표면 내에 웰을 형성하는 공정과,상기 웰의 평면에서 상기 메모리 셀 영역을 둘러싸도록 상기 웰 내에, 상기 메모리 셀 영역과 그 주위의 상기 주변 영역을 소자 분리하는 소자 분리 절연막을 형성하는 공정과,상기 메모리 셀 영역 내의 상기 웰의 표면 상에 제1 게이트 절연막, 제1 도전막, 제1 절연막을 순차적으로 형성하는 공정과,상기 주변 영역 내의 상기 웰의 외부에 제2 게이트 절연막을 형성하는 공정과,상기 제1 절연막 상으로부터 상기 제2 게이트 절연막 상에 걸쳐 제2 도전막을 형성하는 공정과,상기 제2 도전막 상에, 상기 셀 트랜지스터의 게이트 패턴을 가짐과 함께 상기 주변 영역을 덮는 마스크층을 형성하는 공정과,상기 메모리 셀 영역의 상기 제2 도전막, 상기 제1 절연막 및 상기 제1 도전막을 상기 마스크층을 마스크로 하여 에칭하여, 상기 셀 트랜지스터의 게이트 구조를 형성하는 공정과,상기 마스크층을 마스크로 하여 상기 반도체 기판의 표면에 불순물을 주입하여, 상기 셀 트랜지스터의 소스/드레인 영역을 형성하는 공정과,상기 주변 트랜지스터의 게이트 구조 및 소스/드레인 영역을 형성하는 공정을 포함하는 반도체 기억 장치의 제조 방법.
- 제15항에 있어서,상기 메모리 셀 영역 내의 상기 웰의 표면 상에 제1 게이트 절연막, 제1 도전막, 제1 절연막을 순차적으로 형성하는 공정은,상기 메모리 셀 영역 및 상기 주변 영역 내에 상기 제1 도전막을 형성한 후, 상기 소자 분리 절연막의 상부에 대략 오목 형상의 홈이 형성될 때까지, 상기 소자 분리 절연막 상에서 상기 제1 도전막을 상방으로부터 에칭하는 공정을 포함하는 반도체 기억 장치의 제조 방법.
- 셀 트랜지스터가 형성되는 메모리 셀 영역과 주변 회로가 형성되는 주변 영역을 포함하는 반도체 기억 장치의 제조 방법에 있어서,제1 도전형의 반도체 기판의 표면 내에 제2 도전형의 제1 웰을 형성하는 공정과,상기 제1 웰의 표면 내에 제1 도전형의 제2 웰을 형성하는 공정과,상기 제2 웰의 평면에서 상기 메모리 셀 영역을 둘러싸도록 상기 웰 내에, 상기 메모리 셀 영역과 그 주위의 상기 주변 영역을 소자 분리하는 소자 분리 절연막을 형성하는 공정과,상기 메모리 셀 영역 내의 상기 제2 웰의 표면 상에 제1 게이트 절연막, 제1 도전막, 제1 절연막을 순차적으로 형성하는 공정과,상기 주변 영역 내의 상기 제1 웰의 외부에 제2 게이트 절연막을 형성하는 공정과,상기 제1 절연막 상으로부터 상기 제2 게이트 절연막 상에 걸쳐 제2 도전막을 형성하는 공정과,상기 제2 도전막 상에, 상기 셀 트랜지스터의 게이트 패턴을 가짐과 함께 적어도 상기 주변 영역을 덮는 마스크층을 형성하는 공정과,상기 메모리 셀 영역의 상기 제2 도전막, 상기 제1 절연막 및 상기 제1 도전막을 상기 마스크층을 마스크로 하여 에칭하여, 상기 셀 트랜지스터의 게이트 구조를 형성하는 공정과,상기 마스크층을 마스크로 하여 상기 반도체 기판의 표면에 불순물을 주입하여, 상기 셀 트랜지스터의 소스/드레인 영역을 형성하는 공정과,상기 주변 트랜지스터의 게이트 구조 및 소스/드레인 영역을 형성하는 공정과,상기 주변 영역 내의 상기 제1 웰의 표면 내에 제2 도전형의 불순물을 주입하여, 상기 제1 웰에 전위를 공급하기 위한 제2 도전형의 제1 컨택트층을 형성하는 공정과,상기 주변 영역 내의 상기 제2 웰의 표면 내에 제1 도전형의 불순물을 주입하여, 상기 제2 웰에 전위를 공급하기 위한 제1 도전형의 제2 컨택트층을 형성하는 공정을 포함하는 반도체 기억 장치의 제조 방법.
- 제17항에 있어서,상기 메모리 셀 영역 내의 상기 제1 웰의 표면 상에 제1 게이트 절연막, 제1 도전막, 제1 절연막을 순차적으로 형성하는 공정은,상기 메모리 셀 영역 및 상기 주변 영역 내에 상기 제1 도전막을 형성한 후, 상기 소자 분리 절연막의 상부에 대략 오목 형상의 홈이 형성될 때까지, 상기 소자 분리 절연막 상에서 상기 제1 도전막을 상방으로부터 에칭하는 공정을 포함하는 반도체 기억 장치의 제조 방법.
- 제17항에 있어서, 상기 제2 컨택트층은 불순물 농도가 상기 셀 트랜지스터의 소스/드레인 영역의 불순물 농도보다 8배 낮게 되도록 형성되는 반도체 기억 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001220189A JP2003031770A (ja) | 2001-07-19 | 2001-07-19 | 半導体記憶装置及びその製造方法 |
| JPJP-P-2001-00220189 | 2001-07-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030009189A KR20030009189A (ko) | 2003-01-29 |
| KR100502376B1 true KR100502376B1 (ko) | 2005-07-20 |
Family
ID=19054047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0041908A KR100502376B1 (ko) | 2001-07-19 | 2002-07-18 | 반도체 기억 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030015751A1 (ko) |
| JP (1) | JP2003031770A (ko) |
| KR (1) | KR100502376B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101128708B1 (ko) | 2005-03-02 | 2012-03-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005075070A1 (ja) | 2004-02-05 | 2005-08-18 | Nippon Shokubai Co., Ltd. | 粒子状吸水剤及びその製造方法並びに吸水性物品 |
| JP4789754B2 (ja) * | 2006-08-31 | 2011-10-12 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| CN114284285B (zh) * | 2021-06-02 | 2024-04-16 | 青岛昇瑞光电科技有限公司 | 一种nor型半导体存储器件及其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297301A (ja) * | 1994-04-26 | 1995-11-10 | Nippon Precision Circuits Kk | 半導体装置の製造方法 |
| KR19980063337A (ko) * | 1996-12-20 | 1998-10-07 | 세끼자와다다시 | 반도체장치 및 그 제조방법 |
| KR19990055066A (ko) * | 1997-12-27 | 1999-07-15 | 윤종용 | 트리플웰 구조를 갖는 반도체 메모리장치 및 그 제조방법 |
-
2001
- 2001-07-19 JP JP2001220189A patent/JP2003031770A/ja not_active Abandoned
-
2002
- 2002-07-18 KR KR10-2002-0041908A patent/KR100502376B1/ko active IP Right Grant
- 2002-07-18 US US10/197,586 patent/US20030015751A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297301A (ja) * | 1994-04-26 | 1995-11-10 | Nippon Precision Circuits Kk | 半導体装置の製造方法 |
| KR19980063337A (ko) * | 1996-12-20 | 1998-10-07 | 세끼자와다다시 | 반도체장치 및 그 제조방법 |
| KR19990055066A (ko) * | 1997-12-27 | 1999-07-15 | 윤종용 | 트리플웰 구조를 갖는 반도체 메모리장치 및 그 제조방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101128708B1 (ko) | 2005-03-02 | 2012-03-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030009189A (ko) | 2003-01-29 |
| US20030015751A1 (en) | 2003-01-23 |
| JP2003031770A (ja) | 2003-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100905209B1 (ko) | 스트랩 영역들과 주변 논리 장치 영역을 가진 플로우팅 게이트 메모리 셀들의 반도체 어레이를 형성하는 방법 | |
| US5742095A (en) | Method of fabricating planar regions in an integrated circuit | |
| KR100600681B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| US20080315281A1 (en) | Flash Memory Device and Method of Manufacturing the Same | |
| US6747321B2 (en) | Semiconductor memory device with a silicide layer formed on regions other than source regions | |
| KR100510541B1 (ko) | 고전압 트랜지스터 및 그 제조 방법 | |
| US6589842B2 (en) | Manufacturing method of a gate-split flash memory | |
| JP2619340B2 (ja) | 半導体素子の高電圧トランジスタ構造及びその製造方法 | |
| KR100222185B1 (ko) | 반도체장치의 제조방법 | |
| KR100280167B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100502376B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| JP4266089B2 (ja) | 半導体記憶装置の製造方法 | |
| KR19990065891A (ko) | 통합 반도체 소자의 제조방법 | |
| KR100480408B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| KR100293052B1 (ko) | 반도체 소자 제조 방법 | |
| US5716886A (en) | Method of fabricating a high voltage metal-oxide semiconductor (MOS) device | |
| US20040217411A1 (en) | Non-volatile semiconductor memory device and manufacturing method therefor | |
| EP0035690B1 (en) | Semiconductor device using component insulation and method of manufacturing the same | |
| US20020033536A1 (en) | Semiconductor device and manufacturing method thereof | |
| US20230402114A1 (en) | Semiconductor device with programmable feature | |
| KR100486120B1 (ko) | Ｍｏｓ 트랜지스터의 형성 방법 | |
| JPH08321593A (ja) | リード・オンリ・メモリ装置とその製造方法 | |
| US6646295B2 (en) | Semiconductor device | |
| KR100259347B1 (ko) | 모스트랜지스터의 구조 및 그 제조방법 | |
| EP0987763A1 (en) | Diode connected transistor and related process of fabrication |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130620 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140630 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150619 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20160624 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20170616 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20190617 Year of fee payment: 15 |