KR100222185B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 MOSFET를 갖춘 반도체장치의 제조방법에 관한 것이다.
본 발명에 따른 반도체장치의 제조방법은, 게이트전극을 덮는 제2절연막과 소오스영역 및 드레인영역의 표면이 노출되도록 제2절연막과 반도체기판의 표면을 덮는 제1절연막에 개구부를 형성하는 공정과, 상기 개구부의 내부에 도전성 재료를 매립하는 공정 및, 상기 제2절연막의 표면이 노출할 때까지 상기 도전성 재료를 에칭하는 공정을 구비한 것을 특징으로 한다.
Description
본 발명은 MOSFET를 갖춘 반도체장치의 제조방법에 관한 것이다.
반도체장치의 집적화가 높아져 감에 따라 MOS형의 트랜지스터는 점점 미세화되는 경향에 있다.
제1(a)도 및 제1(b)도는 종래의 MOS형 트랜지스터의 구조를 나타낸 평면도 및 단면도이다. 종래의 MOS형 트랜지스터는, 반도체기판(1)의 소자영역 위에 게이트절연막(3)을 매개해서 형성된 게이트전극(4), 소오스 또는 드레인확산층(8) 및 이 소오스 또는 드레인확산층(8)에 접속하도록 형성된 접속구멍 전극(11)으로 구성된다. 또, 제1도에 나타낸 MOS형 트랜지스터는 접속구멍 전극(11)에 접속되는 배선층(12)을 구비하고 있다. 이 배선층(12) 및 접속구멍 전극(11)과, 게이트전극(4)은 층간절연막(9)에 의해 전기적으로 격리되어 있다. 또, 소오스 또는 드레인영역은 게이트전극(4) 이외의 소자영역 표면에 불순물을 확산함으로써 형성된 제1확산층(6)과, 게이트전극(4) 및 그 측벽에 형성된 절연막(7)이 형성된 영역 이외의 소자영역 표면에 불순물을 확산함으로써 형성된 제2확산층(8)으로 구성된다. 이 소오스 또는 드레인영역은 상기의 구성으로부터, 소위 LDD(Lightly Doped Drain) 구조라고 불리우고 있다.
이러한 구조의 종래의 MOS형 트랜지스터에 있어서는, 접속구멍 전극(11)과 게이트전극(4) 사이의 단락을 방지하기 위해 이들 전극간의 거리(a)를 크게 할 필요가 있다. 이 때문에, 반도체장치 전체에서의 MOS형의 트랜지스터가 필요로 하는 면적의 비율이 커진다. 따라서, 반도체장치의 집적화를 높게 할 수 없다. 또, 접속구멍 전극(11)과 게이트전극(4) 사이의 거리(a)가 크기 때문에, 소오스 또는 드레인확산층(8)에 의한 기생저항이 커져 버린다. 트랜지스터가 미세화됨에 따라 채널 저항은 감소하기 때문에, 채널저항에 대한 이 기생저항의 비율은 커진다. 따라서, 상기 기생저항에 의한 트랜지스터의 구동능력의 열화를 무시할 수 없게 된다.
이러한 문제를 해결하기 위해서, 제2도에 나타낸 반도체장치에서는 접속구멍 전극(11)의 위치가 게이트전극(4)에 대해 정합(align)되어 있다. 이 구조는 SAC(Self Align Contact) 구조라고 불리우고 있다. 제2(a)도는 SAC 구조를 갖는 MOS형 트랜지스터의 평면도, 제2(b)도는 그 단면도이다. 절연막(5) 및 측벽절연막(7)이 게이트전극(4)을 덮음으로써, 접속구멍 전극(11)과 게이트전극(4)이 단락하는 것을 방지하고 있다.
제3도는 SAC 구조의 MOS형 트랜지스터를 제조하는 방법을 나타낸 단면도이다. 소자분리영역(2)이 형성된 반도체기판(1) 위에, 게이트절연막(3), 게이트전극(4) 및 절연막(5)을 이 순서로 형성한다. 이후, 이온주입법에 의해 게이트전극(4) 및 절연막(5) 이외의 부분에 제1확산층(6)을 형성한다(제3(a)도).
다음에, 예컨대 게이트전극(4)을 덮도록 절연막을 퇴적한다. 절연막 형성후 이방성 에칭기술을 이용하여 반도체기판(1) 위의 절연막을 제거함으로써, 게이트전극(4)의 측벽에 절연막(7)을 형성한다. 더욱이, 예컨대 이온주입법에 의해 제2확산층(8)을 형성한다(제3(b)도).
이후, 층간절연막(9)을 반도체기판(1) 전면에 형성한다. 더욱이, 통상의 리소그래피법과 이방성 에칭기술을 이용하여 층간절연막(9)에 접속구멍(10a,10b)을 개구한다(제3(c)도). 여기서, 이 이방성 에칭은 절연막 5 및 7에 대한 에칭속도가 층간절연막(9)에 대한 에칭속도에 비해 느려지는 조건으로 행한다. 이로부터, 제3(c)도에 나타낸 바와 같이 절연막 5 및 7을 잔존시킬 수 있다. 이 때문에, 접속구멍(10a,10b)의 오버레이 오프셋(overlay offset)(정합어긋남:접속구멍(10a,10b)의 개구예정영역과 실제의 개구영역과의 어긋남)이 생긴다고 해도, 이 오버레이 오프셋을 고려하여 접속구멍(10a,10b)과 게이트전극 사이의 거리를 크게 할 필요가 없다.
이후는, 텅스텐 등을 접속구멍(10a,10b)의 내부에 매립함으로써, 접속구멍 전극(11)을 형성한다. 더욱이, 이 접속구멍 전극(11)의 상부에 Al 등에 의해 배선(12)을 형성하여, 제2(b)도에 나타낸 바와 같은 MOS형 트랜지스터를 완성한다.
이와 같이, SAC 구조를 갖는 종래의 MOS형 트랜지스터에서는, 접속구멍(10a,10b)과 게이트전극(4) 사이의 거리를 단축할 수 있기 때문에, MOS형 트랜지스터를 미세화하는 것이 가능하다. 또, MOS형 트랜지스터의 채널영역과 접속구멍 전극(11) 사이의 거리가 단축되기 때문에, 기생저항을 저감할 수 있다. 특히, 제2(a)도에 나타낸 바와 같이 접속구멍(10)의 패턴을 게이트전극(4)의 패턴과 겹치도록 형성함으로써, 채널영역과 접속구멍 전극(11) 사이의 거리를 측벽절연막(7)의 폭과 같게 할 수 있다. 이 때문에, 소오스 또는 드레인확산층(8)에 의한 기생저항을 최소한으로 할 수 있다.
그러나, 이와 같이 기생저항을 최소한으로 하기 위해서는, 제2(a)도에 나타낸 바와 같이 접속구멍(10a,10b)과 게이트전극(4)을, 적어도 상기 접속구멍(10a,10b)의 오버레이 오프셋의 거리(b)만큼 겹치게 할 필요가 있다. 이때, 접속구멍 10a와 10b 사이의 거리(c)는, 게이트전극(4)의 폭을 d로 한 경우에, c=d-2×b로 나타낼 수 있다.
일반적으로, 트랜지스터를 미세화하기 위해 게이트전극(4)의 폭(d)을 게이트 전극의 패턴형성이 가능한 한계최소치수로 하는 경우가 많다. 이 때문에, 접속구멍 10a와 10b 사이의 거리는 게이트전극가공의 한계최소치수보다 작아져서 접속구멍(10a,10b)을 동시에 패터닝하는 것이 대단히 곤란해진다.
설령, 접속구멍 10a와 10b를 따로 패터닝한다고 해도, 제조공정수가 증가하는 문제가 발생한다. 더욱이, 접속구멍(10a,10b) 사이의 층간절연막(9)의 단면이 제2(b)도와 같이 직사각형으로 되어 있다고 하는 보증은 없기 때문에, 이들 접속구멍(10a,10b)의 내부에 형성되는 접속구멍 전극 11a와 11b가 단락할 가능성이 생긴다.
본 발명자들은, 이상 기재한 문제를 방지하기 위한 대책을 새로이 강구할 필요가 있었다.
이와 같이, 종래의 반도체장치의 제조방법에서는, 게이트전극의 양측에 위치할 예정의 접속구멍을 게이트전극에 대해 동시에 정합하는 것이 곤란하였다.
본 발명의 목적은, 게이트전극에 대해 소오스전극용 및 드레인전극용의 접속구멍을 동시에 형성할 수 있는 반도체장치의 제조방법을 제공하는 것이다.
제1도는 종래의 MOSFET의 제1구조를 나타낸 평면도 및 단면도.
제2도는 종래의 MOSFET의 제2구조를 나타낸 평면도 및 단면도.
제3도는 종래의 MOSFET의 제2구조를 제조하는 공정을 나타낸 단면도.
제4도는 본 발명의 제1실시형태에 따른 반도체장치의 구조를 나타낸 평면도 및 단면도.
제5도는 본 발명의 제1실시형태에 따른 반도체장치를 제조하는 공정을 나타낸 단면도.
제6도는 본 발명의 제2실시형태에 따른 반도체장치를 제조하는 공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 소자분리영역
3 : 게이트절연막 4 : 게이트전극
5,7 : 절연막 6,8 : 소오스 또는 드레인확산층
9 : 층간절연막 10 : 접속구멍
11 : 접속구멍 전극 12 : 배선층
13,14 : 실리사이드막
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 제조방법은, 게이트전극을 덮는 제2절연막과 소오스영역 및 드레인영역의 표면이 노출되도록 제2절연막과 반도체기판의 표면을 덮는 제1절연막에 개구부를 형성하는 공정과, 상기 개구부의 내부에 도전성 재료를 매립하는 공정 및, 상기 제2절연막의 표면이 노출할 때까지 상기 도전성 재료를 에칭하는 공정을 구비한 것을 특징으로 한다.
[발명의 실시의 형태]
이하, 첨부된 예시도면을 참조하여 본 발명의 실시형태를 설명한다.
제4(a)도 본 발명의 제1실시형태에 의해 제조된 반도체장치의 구조를 나타낸 평면도, 제4(b)도는 그 단면도이다.
제4(a)도에 나타낸 바와 같이, 본 실시형태에서는 접속구멍(10)이 게이트전극(4)의 양측에 분할하여 존재하는 패턴으로서 형성되는 종래의 제조방법과 달리, 접속구멍(10)이 게이트전극(4)의 양측에 걸치는 1개의 패턴으로서 형성되어 있다.
또, 종래에서는 접속구멍 전극(11a,11b)이 층간절연막(9)에 의해 분리되어 있지만, 이 실시형태에서는 제4(b)도에 나타낸 바와 같이 접속구멍 전극(11a,11b)은 게이트전극(4), 절연막(5) 및 절연막(7)에 의해 분리되어 있다. 제2도에 나타낸 종래의 MOS형 트랜지스터에서는, 전술한 바와 같이, 게이트전극(4)의 폭(d)이 한계최소치수로 되어 있었다. 이 때문에, 절연막(5) 위의 층간절연막(9)의 폭은 상기 한계최소치수 이하로 된다. 따라서, 실제로는 절연막(5) 위의 층간절연막(9)의 단면은 제2도중의 점선으로 나타낸 바와 같은 형상을 갖고 있고, 절연막(5)의 층간절연막(9)의 상부는 c미만의 폭밖에 갖지 않는다. 결과로서, 접속구멍 전극(11a,11b) 사이의 절연을 유지하는 것이 어렵다. 한편, 이 실시형태에서는, 제4도에 나타낸 바와 같이 접속구멍 전극(11a,11b) 사이의 절연을 보증하는 것이 가능하다.
다음에는 제5도를 참조하여 본 발명의 제1실시형태에 따른 반도체장치의 제조방법에 대해 설명한다.
소자분리영역(2)이 형성된 반도체기판(1) 위에, 게이트절연막(3), 게이트전극(4) 및 절연막(5)이 이 순서로 형성된다. 게이트전극(4) 및 절연막(5)의 측면에는 측벽절연막(7)이 형성된다. 이 측벽절연막(7) 및 게이트전극(4)에 의해 덮여있지 않은 소자영역 표면에는 소오스 또는 드레인영역(8)이 형성된다. 더욱이, 반도체기판(1) 전면에는 층간절연막(9)이 형성된다. 보다 상세하게는, 이하와 같은 공정으로 형성된다.
p형 Si 등의 반도체기판(1)에 홈을 형성하고, 산화막(SiO2) 등의 절연물을 매립함으로써 소자분리영역(2)을 형성한다. 이 홈은 얕은 홈 및 깊은 홈을 조합시켜 형성하는 소위 얕은 트렌치(shallow trench) 기술로 형성된 홈을 포함하는 것은 물론이다. 이 소자분리영역은 선택산화법(LOCOS(Local oxidation)법)에 의해 형성하는 것도 가능하다.
다음에, 예컨대 반도체기판(1)을 950℃ 정도로 가열함으로써, 반도체기판(1)의 표면에 10nm 정도의 막두께의 열산화막(게이트절연막(3))을 형성한다. 이 게이트절연막(3) 위에, 인 등의 n형의 불순물이 첨가된 100nm 정도의 막두께의 다결정실리콘막을 LP-CVD(Low-pressure CVD)법 등에 의해 형성한다. 더욱이, 150nm 정도의 실리콘질화막을 LP-CVD법 등에 의해 형성한다. 이들 다결정실리콘막, 실리콘질화막은 원료가스를 바꿈으로써, 동일의 챔버내에서 형성하는 것이 가능하다.
이후, 통상의 리소그래피법에 의해 상기 실리콘질화막 위에 상기 레지스트 등의 재질의 에칭 마스크를 형성한다. 그리고 RIE(Reactive Ion Etching) 등의 이방성 에칭기술(anisotropic etching method)을 이용하여 상기 에칭 마스크로 덮여 있지 않은 실리콘질화막 및 다결정실리콘막을 에칭함으로써, 게이트전극(4), 절연막(5)을 형성한다. 절연막(5)은, 예컨대 텅스텐(W) 등의 고융점 금속막, 또는 예컨대 텅스텐실리사이드(WSi) 등의 실리사이드막 등에 의해 형성하는 것도 가능하다.
다음에, 인 등의 n형 불순물을 반도체기판(1) 전면에 주입한다. 이때 절연막(5)과 게이트전극(4)은 n형 불순물의 반도체기판(1)으로의 주입에 대한 마스크로서 작용한다. 이와 같이해서 제1확산층(6)이 형성된다.
이후, 예컨대 50nm의 막두께의 실리콘질화막이 LP-CVD법 등에 의해 게이트전극(4) 위를 포함하는 반도체기판 전면에 퇴적된다. 그리고 RIE 등의 이방성 에칭기술에 의해 절연막(5) 위의 실리콘질화막을 제거하여 측벽절연막(7)을 형성한다. 이후, 필요에 따라 비소 n형 불순물을 이온주입함으로써, 제2절연막(8)을 형성한다.
다음에, 예컨대 TEOS[테트라에톡시실란(tetraethoxysilane)] 등을 반응(열분해)시킴으로써, SiO2로 이루어진 절연막(층간절연막(9))이 막두께 400nm 정도 퇴적된다.
이후, 제1(a)도에 나타낸 바와 같이 게이트전극(4)의 양측에 걸치는 패턴(2의 윤곽선)의 형상의 개구부를 갖는 레지스트막을 형성한다. 이후, 이 레지스트막을 에칭 마스크로 하여 이방성 에칭기술 등을 이용해 층간절연막(9)을 에칭함으로써, 소오스 또는 드레인확산층(8)을 노출시킨다. 이와 같이 해서 접속구멍(10)이 형성된다(제5(a)도). 이때, 층간절연막(9)의 에칭속도에 비해, 절연막(5,7)의 에칭속도가 느려지는 조건으로 에칭을 행함으로써, 게이트전극(4)을 덮는 절연막 5 및 7을 잔존시킨 상태에서 접속구멍을 형성할 수 있다.
다음에, 이 접속구멍(10)내에 텅스텐 등의 도전성 전극재료를, 층간절연막(9) 위에 텅스텐이 성장하지 않는 조건에서의 선택적 CVDDP 의해 매립한다(제5(b)도).
더욱이, CMP(Chemical Mechanical Polishing)법을 이용하여 텅스텐과 층간절연막(9)이, 절연막(5)이 노출할 때까지 연마된다. 이 연마에 의해, 매립된 텅스텐이 절연막(5) 및 측벽절연막(7)에 의해 분단되어 접속구멍 전극(11a,11b)이 형성된다(제5(c)도). 이 CMP에 의한 연마에 있어서, 텅스텐과 TEOS의 열분해에 의해 형성되는 SiO2는 연마되지만, 절연막(5)의 재료인 질화실리콘은 연마되지 않는다. 따라서 이 실시형태에 있어서, 질화실리콘은 CMP에서의 스톱퍼막으로서 작용하는 것이 바람직하다. 예컨대, CMP의 최초의 시기에 있어서는, TEOS의 열분해에 의해 형성되는 SiO2와 텅스텐에서 동등의 에칭속도가 얻어지는 과황산암모늄을 주체로 하는 연마제를 사용한다. 이 연마제에 의해 절연막(5) 근방까지 상기 SiO2와 텅스텐을 연마한다. 그후, 텅스텐의 에칭량이 많지만, 상기 SiO2와 실리콘질화막의 에칭량은 극단적으로 적은 질산화철을 주체로 하는 연마제를 사용하여 절연막(5)의 표면이 노출할 때까지 텅스텐 및 상기 SiO2를 연마한다.
한편, 이 실시형태에서는 절연막(5)의 표면을 노출시키는 방법으로서 CMP가 이용되었지만, RIE 등의 이방성 에칭기술에 의해 층간절연막(9)의 전면을 절연막(5)의 표면이 노출할 때까지 에칭한다고 하는 방법도 유효하다. 이 경우, 절연막(5) 및 측벽절연막(7; 실리콘질화막)의 에칭속도가 느려지는 조건, 예컨대 C4F8+CO의 가스에 의한 반응성 이온에칭을 행함으로써, 텅스텐 및 층간절연막(9)을 에칭하면서 게이트전극(4)을 덮는 절연막 5 및 7을 잔존시킬 수 있다. 절연막(5)의 표면을 노출시키는 방법으로서 반응성 이온에칭을 이용하는 경우, 게이트전극(4)을 덮는 것이 절연막(5) 및 측벽절연막(7)뿐이다. 이 때문에, 게이트전극(4)을 덮는 것이 절연막(5) 및 측벽절연막(7) 이외에 층간절연막(9)이 존재하는 종래의 제조방법에 비해, 이 실시형태에서는 반응성 이온에칭에서의 이온충격에 따른 게이트산화막의 파괴가 염려된다. 이 문제를 해결하기 위해, 예컨대 자계를 변화시킴으로써 반도체 웨이퍼(wafer) 위에 가하는 전압을 균일하게 할 수 있는 기능을 갖춘 마그네트론 에칭(magnetron etching)장치를 사용하는 등의 배려가 필요하게 된다.
이후, 접속구멍 전극(11a,11b)과 층간절연막(9)의 위에, 200nm 정도의 막두께의 Al(Al-0.5%Cu)막 등을 고온스퍼터에 의해 퇴적시킨다. 이후, 통상의 리소그래피법에 의해 상기 Al막 위에 상기 레지스트 등의 재질의 에칭 마스크를 형성한다. 그리고 RIE 등의 이방성 에칭기술을 이용하여 상기 에칭 마스크로 덮여 있지 않은 Al막을 에칭함으로써, 배선(12)의 패턴을 형성한다. 이상으로 MOS형 트랜지스터가 완성된다(제4(b)도).
이와 같이 이 실시형태는, 층간절연막에 1개의 접속구멍(10)만이 형성되는 것이 특징이다. 종래에서는, 게이트전극(4)의 양측에 2개의 접속구멍(10a,10b)이 형성되었다. 이들 접속구멍을 형성하기 위해, 각각의 접속구멍에 대응하는 별개의 개구패턴을 갖는 에칭 마스크를 이용하여 층간절연막(9)을 에칭했다. 이들 접속구멍(10a,10b) 사이는 절연막(5) 위에 남긴 층간절연막(9)에 의해 분리되었다. 종래에 있어서, 이들 접속구멍(10a,10b)을 게이트전극(4)에 대해 정합하는 경우는, 절연막(5) 위에 위치하는 층간절연막(9)을 잔존시키도록 이 2개의 접속구멍(10a,10b)을 형성할 필요가 있었다. 이 때문에, 2개의 접속구멍(10a,10b)을 동시에 개구하는 경우에는, 게이트전극(4)보다도 좁은 폭의 패턴을 형성할 필요가 있었다. 그에 반해, 이 실시형태에서는, 접속구멍(10)을 게이트전극(4) 양측이 소오스 또는 드레인확산층(8)에 걸치는 1개의 패턴으로 함으로써, 접속구멍의 패턴을 에칭에 의해 형성할 때, 다음과 같은 문제가 생기는 일은 없다.
1. 에칭 마스크의 재료인 레지스트의 패턴을 형성하는 공정중에, 레지스트를 굽는 공정이 있지만, 구운 후 레지스트가 수축하는 등 패턴이 변형한다고 하는 문제.
2. 상기 레지스트를 노광할 때, 레지스트의 광의 투과율이 무한대가 아님으로써, 레지스트 위면에서의 노광영역과 레지스트의 아래면에서의 노광영역이 달라진다. 이로부터, 소망하는 패턴치수를 갖는 에칭 마스크가 얻어지지 않는다고 하는 문제.
3. 완성된 상기 마스크를 이용하여 에칭할 때, 접속구멍(10a)의 패턴과 접속구멍(10b)의 패턴이 근접하고 있음으로써, 절연막(5) 위에 남은 층간절연막(9)의 일부가 제2(b)도의 점선과 같은 형상으로 되어 버린다고 하는 문제.
또, 이 접속구멍(10)에 텅스텐 등의 전극재료를 매립하고, 게이트전극(4) 위에 절연막(5)이 노출할 때까지 이 텅스텐 및 층간절연막(9)의 연마를 행한다. 이 연마에 의해, 2개의 접속구멍 전극(11a,11b) 사이가 절연막(5,7)에 의해 분리되게 된다. 따라서, 종래와 같이 절연막(5) 위에 층간절연막(9)의 일부를 남겨 두고, 이것을 접속구멍 전극(11a,11b)의 경계로 할 필요는 없다.
또, 상기와 같이 절연막(5) 및 측벽절연막(7)의 에칭속도가 층간절연막(9)의 에칭속도보다도 느려지도록 에칭조건을 설정하고 에칭을 행함으로써, 게이트전극에 걸치는 1개의 에칭 마스크의 패턴을 이용하여 층간절연막(9)내에 접속구멍(10)을 개구하는 경우에도, 절연막 5 및 7을 확실히 잔존시킬 수 있다. 이 때문에, 이 절연막(5)에 의해, 게이트전극의 양측에 위치하는 2개의 접속구멍 전극(11)을 분리할 수 있다. 또, 측벽절연막(7)에 의해 게이트전극(4)과 접속구멍 전극(11)을 분리할 수 있다.
또, 종래의 방법에서는, 제2(a)도에 나타낸 바와 같이 게이트전극(4)과 접속구멍(10a,10b) 사이의 오버레이 오프셋에 대한 여유(b)를 충분히 확보하지 않는 경우에는, 절연막(5) 위의 층간절연막(9)이 측벽절연막(7) 및 반도체기판(1) 위에도 잔존하기 때문에, 게이트전극(4)과 접속구멍 전극(11) 사이의 거리가 게이트전극(4)의 양측에서 달라질 가능성이 생긴다. 따라서 소오스영역의 기생저항이 드레인영역의 기생저항과 달라질 가능성이 생긴다. 그러나, 본 실시형태에서는, 접속구멍(10)의 형성시에 게이트전극(4)을 덮는 절연막(5), 측벽절연막(7) 위를 노출시키고 있기 때문에, 접속구멍(10)을 게이트전극(4)에 대해 오버레이 오프셋에 관계없이 확실히 정합시킬 수 있다. 이상에 의해, 접속구멍 전극(11)과 게이트전극(4) 사이의 거리는 항시 측벽절연막(7)의 폭과 같게 할 수 있기 때문에, 소오스영역의 기생저항의 드레인영역의 기생저항과 달라질 가능성을 방지하고, 기생저항을 최소한으로 저감할 수 있다.
더욱이, 이 실시형태에서는, 도전성 전극재료를 접속구멍(10)의 내부에 매립하고, 접속구멍 전극(11a,11b)이 게이트전극(4), 절연막(5), 측벽절연막(7)에 의해 서로 분리되도록 도전성 전극재료 및 층간절연막(9)을, 절연막(5)의 표면이 노출할 때까지 에칭한다. 이 때문에, 접속구멍 전극(11)을 형성한 후에는 표면이 평탄하게 되어 새삼 평탄화공정을 행할 필요가 없다. 이와 같이, 본 실시형태에서는 공정을 간략화할 수 있다.
한편, 이 실시형태에서는 접속구멍 전극(11)을 구성하는 도전성 전극재료로서 텅스텐을 사용했지만, n형의 불순물이 첨가된 다결정실리콘막을 사용하는 것도 가능하다. 또, WSi 등의 금속실리사이드막, 혹은 Al 또는 Cu막 등의 다른 금속을 사용하는 것도 가능하다. 접속구멍 전극(11)에 폴리실리콘을 사용하는 경우, 전술한 CMP 공정에 이용하는 슬러리(slurry)는, 실리카를 사용하는 것이 바람직하다. 그 이유는, 실리카는 TEOS의 열분해에 의해 형성되는 SiO2와 폴리실리콘에 대해 동등의 연마속도를 가지면서, 실리콘질화막에 대한 상기 SiO2, 폴리실리콘의 연마속도의 선택비가 높기 때문이다.
절연막(5)은 게이트전극 가공시 및 접속구멍(10)을 형성할 때 없어지지 않는 것이 상층배관과의 단락을 발생시키지 않는 최저한도의 조건이다. 이 실시형태에서는, 게이트전극의 막두께를 a, 층간절연막(9)의 막두께를 b, 절연막(5)의 막두께를 c로 하고, 접속구멍(10)의 에칭, 및 접속구멍 전극(11) 및 층간절연막(9)의 CMP의 과에칭(over etching)량을 일률적으로 50%로 한다. 더욱이 접속구멍(10)을 형성할 때의 실리콘질화막에 대한 SiO2의 선택비를 α, CMP에 의해 층간절연막 및 접속구멍 전극재료를 연마할 때의 실리콘질화막에 대한 텅스텐의 선택비를 β로 한다. 접속구멍(10)의 형성후에 조금이라도 절연막(5)이 잔존하기 위해서는,
인 것이 필요하게 된다. 배선간의 절연내압을 생각하면, 현재의 기술에서는 층간절연막(9)은 500Å정도 필요하므로, 위의 식으로부터
예컨대 a=2000Å
b=3000Å
으로 하고, 상술한 선택비를
α=50
β=10
으로 하면,
707<c
절연막(5)의 퇴적막두께는, 이 경우 707Å 이하로 된다.
더욱이, 상기한 실시형태는, 접속구멍 전극(11)을 텅스텐만에 의해 구성했지만, 텅스텐과 소오스 또는 드레인확산층 사이에, 예컨대 TiSi 등의 실리사이드막을 형성하여 접속저항을 저감하는 것도 가능하다.
이러한 경우의 반도체장치의 제조방법의 제2실시형태를 제6도에 나타낸다. 반도체기판(1) 위에 게이트전극(4)과 절연막(5,7) 및 층간절연막(9)을 형성하고, 게이트전극(4)의 양측에 걸치는 패턴을 이용해 층간절연막(9)을 에칭하여 절연막(5) 및 소오스 또는 드레인확산층(8)의 표면을 노출시키는 것까지는, 전술한 실시형태와 마찬가지로 행한다.
이후, 노출된 소오스 또는 드레인확산층(8), 절연막(5), 측벽절연막(7) 및 층간절연막(9) 위에 예컨대 Ti(13)를 퇴적한다(제6(a)도). 다음에, 열처리에 의해 접촉하는 반도체기판(1)과 Ti(13)를 반응시켜 접속구멍(10)의 밑면(소오스 또는 드레인확산층(8)이 노출하고 있음) 영역에 TiSi를 형성한다. 이후, Ti만이 에칭되고 TiSi는 에칭되지 않는 에칭액을 이용하여 Ti를 에칭한다. 이상에 의해, 소오스 또는 드레인확산층(8)의 노출부분에 실리사이드막(14)이 형성된다.
이후는, 전술한 실시형태와 마찬가지로 하여 접속구멍(10)에 텅스텐을 매립하고, TiSi와 이 텅스텐에 의해 접속구멍 전극(11)을 구성한다. 더욱이, 예컨대 Al배선(12)을 형성하여, MOS형 트랜지스터를 완성한다(제6(b)도).
이러한 제조방법에는, 접속구멍 전극재료로서의 텅스텐(11)과 반도체기판(1)내의 확산층(8)과의 사이에 실리사이드막(14)을 형성하기 때문에, 전술한 제1실시형태의 효과에 부가하여, 접속구멍 저항을 더 저감할 수 있고, 소오스 또는 드레인영역의 기생저항을 보다 저감하는 것이 가능하게 된다.
접속구멍 전극(11)을 구성하는 도전성 전극재료로서 Al을 사용한 경우에는, Si가 Al내에 석출되는 것과, Al이 소오스 또는 드레인확산층(8)으로 뚫고 나가는 것을 방지하기 위해, 적어도 소오스 또는 드레인확산층(8) 위에 예컨대 TiN 등의 장벽금속층(barriier metal layer)을 형성하는 것도 가능하다. 여기서, 장벽금속층은 전술한 실리사이드막(14)과 같이 확산층(8) 위에만 선택적으로 형성하는 것도 가능하지만, 확산층(8) 위만이 아니라 접속구멍(10)의 측벽면과 층간절연막(9) 위와 절연막 5 및 7 위에도 형성하는 것이 가능하다. 이 경우, 예컨대 Al 등의 도전성 전극재료와 층간절연막(9)을 연마하여 절연막(5)의 표면을 노출시킬 때, 층간절연막(9) 위 및 절연막(5) 위의 장벽금속층도 동시에 제거되기 때문에, 접속구멍 전극 11a와 11b가 단락하는 일은 없다. 이와 같이해서, 장벽금속층을 형성함으로써, 반도체기판내의 Si가 접속구멍 안의 Al내에 석출되는 것을 방지하여 접속구멍 저항을 저감할 수 있다. 또, Al이 소오스 또는 드레인확산층(8)을 뚫고 나가는 것을 방지할 수 있기 때문에, 접속구멍 전극(11)과 반도체기판(1)의 단락을 방지할 수 있다.
이상과 같이 본 발명에 따른 반도체장치의 제조방법에서는, 게이트전극을 매개해서 양측에 위치하는 접속구멍을 게이트전극에 대해 정합하고, 반도체장치의 확산층에 기인하는 기생저항을 저감하면서 반도체장치를 미세화하는 것이 가능하게 된다.
그외, 본 발명의 요지를 이탈하지 않는 범위내에서 여러 가지로 변형하여 실시할 수 있다.
이상 설명한 바와 같이 본 발명의 반도체장치의 제조방법에 의하면, 게이트전극을 매개해서 양측에 위치하는 접속구멍을 게이트전극에 대해 정합하고, 반도체장치의 확산층에 기인하는 기생저항을 저감하면서 반도체장치를 미세화하는 것이 가능하게 된다.
Claims (13)
- 게이트전극을 덮는 제2절연막과 소오스영역 및 드레인영역의 표면이 노출되도록 제2절연막과 반도체기판의 표면을 덮는 제1절연막에 개구부를 형성하는 공정과, 상기 개구부의 내부에 도전성 재료를 매립하는 공정 및, 상기 제2절연막의 표면이 노출할 때까지 상기 도전성 재료를 에칭하는 공정을 구비한 것을 특징으로 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1절연막의 에칭속도는 상기 제2절연막의 에칭속도보다도 빠른 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 개구부는, 상기 게이트전극에 걸쳐 제1개구부를 갖는 에칭 마스크를 이용한 이방성 에칭기술에 의해 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1절연막은 TEOS(tetraethoxysilane)로부터 형성되는 SiO2막인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제2절연막은 실리콘질화막인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 에칭공정은 CMP(chemical mechanical polishing)에 의해 수행되는 것을 특징으로 하는 반도체장치의 제조방법.
- 상기 반도체기판 위에 게이트절연막을 매개해서 게이트전극 재료를 퇴적하는 공정과, 상기 게이트전극 재료 위에 제1절연막을 퇴적하는 공정, 상기 게이트전극 재료 및 상기 제1절연막을 에칭함으로써 게이트전극을 형성하는 공정, 상기 게이트전극의 측벽에 제2절연막을 형성하는 공정, 상기 반도체기판의 표면에 소오스영역 및 드레인영역을 형성하는 공정, 상기 게이트전극 및 상기 반도체기판 위에 제3절연막을 퇴적하는 공정, 상기 제1 및 제2절연막과 상기 소오스영역의 표면의 일부 및 상기 드레인영역의 표면의 일부가 노출되도록 상기 제3절연막에 개구부를 형성하는 공정, 상기 개구부에 도전성 재료를 매립하는 공정 및, 상기 제2절연막의 표면이 노출할 때까지 상기 도전성 재료를 에칭하여 2개의 부분으로 분할하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 제1 및 제2절연막의 에칭속도는 상기 제3절연막의 에칭속도보다도 빠른 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 게이트전극과 상기 제1절연막의 총 두께가 상기 제3절연막의 막두께와 같은 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 분할공정은 CMP(chemical mechanical polishing)에 의해 수행되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 소오스영역의 표면의 일부 위 및 상기 드레인영역의 표면의 일부 위에 도전성 막을 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체장치의 제조방법.
- 제11항에 있어서, 상기 도전성 막의 재료는 고융점 금속이고, 상기 도전성 막은 실리사이드막인 것을 특징으로 하는 반도체장치의 제조방법.
- 제11항에 있어서, 상기 도전성 막의 재료는 알루미늄이고, 상기 도전성 막은 장벽금속층인 것을 특징으로 하는 반도체장치의 제조방법.
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