DE69724859T2

DE69724859T2 - Verfahren zur Herstellung von Kontakten auf einem Halbleiterbauelement

Info

Publication number: DE69724859T2
Application number: DE69724859T
Authority: DE
Inventors: Akira Minato-ku Sudo
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-03-22
Filing date: 1997-03-24
Publication date: 2004-07-08
Anticipated expiration: 2017-03-25
Also published as: JPH09260655A; US5863837A; EP0797250A3; EP0797250B1; DE69724859D1; JP3215320B2; KR100222185B1; EP0797250A2

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiters mit einem MOSFET.
HINTERGRUND DER ERFINDUNG
Mit dem starken Erhöhen bezüglich einer Halbleitervorrichtungsintegration gibt es die Tendenz, dass MOS-Transistoren weiter miniaturisiert werden.
1(a) und (b) zeigen eine Draufsicht bzw. eine Schnittansicht für eine herkömmliche MOS-Transistorstruktur. Der herkömmliche MOS-Transistor besteht aus den folgenden Elementen:

1. Gateelektrode 4, die auf dem Vorrichtungsgebiet eines Halbleitersubstrats 1 über eine Gateoxidschicht 3 ausgebildet ist;
2. Sourcebereich und Drainbereich 8; und
3. Kontaktelektrode 11, die ausgebildet ist, um an den Sourcebereich und den Drainbereich 8 anzuschließen.

Zusätzlich ist der in 1 gezeigte MOS-Transistor mit einer Verdrahtungsschicht 12 ausgestattet, um an eine Kontaktelektrode 11 anzuschließen. Die Verdrahtungsschicht 12, die Kontaktelektrode 11 und die Gateelektrode 4 sind durch eine Zwischenschicht-Isolierschicht 9 elektrisch isoliert. Der Sourcebereich und der Drainbereich 8 bestehen aus den folgenden Elementen:
Der ersten Diffusionsschicht 6, die durch Diffundieren von Störstellen auf der Vorrichtungsgebietsoberfläche ausgebildet ist, die eine andere als die Gateelektrode 4 ist, und der zweiten Diffusionsschicht 8, die durch Diffundieren von Störstellen auf der Vorrichtungsgebietsoberfläche ausgebildet ist, die eine andere als der Bereich ist, wo eine Isolierschicht 7, die an der Seitenwand der Gateelektrode 4 ausgebildet ist, aufgewachsen ist. Der Sourcebereich und der Drainbereich 8 werden für die obige Struktur leicht dotierte Drainstruktur genannt.
Bei einem herkömmlichen MOS-Transistor mit einer solchen Struktur ist es erforderlich, die Separation bzw. Trennung zwischen der Kontaktelektrode 11 und der Gateelektrode 4 zu erhöhen, um ein Kurzschließen zwischen zwei Elektroden zu verhindern. Demgemäß benötigt der MOS-Transistor einen größeren Anteil des Oberflächengebiets verglichen mit der gesamten Halbleitervorrichtung. Daher ist es unmöglich, eine höhere Halbleitervorrichtungsintegration zu erreichen. Weiterhin ist die Separation zwischen der Kontaktelektrode 11 und der Gateelektrode 4 so groß, dass sie den parasitären Widerstandswert aufgrund des Sourcebereichs oder des Drainbereichs 8 erhöht. Wenn Transistoren miniaturisiert werden, wird ein Widerstandswert des Kanalbereichs kleiner. Somit erhöht sich der Anteil des parasitären Widerstandswerts am Widerstandswert des Kanalbereichs. Anders ausgedrückt veranlasst der obige parasitäre Widerstandswert eine ungewöhnliche Verschlechterung bezüglich der Antriebsleistung für Transistoren.
Zum Lösen der vorgenannten Probleme ist die Position der Kontaktelektrode 11 mit der Gateelektrode 4 in der in 2 gezeigten Halbleitervorrichtung ausgerichtet. Diese Struktur wird SAC-(Selbstausrichtungskontakt-)Struktur genannt. 2(a) zeigt eine Draufsicht und (b) zeigt eine Schnittansicht für MOS-Transistoren mit der SAC-Struktur. Die Isolierschicht 5 und die Seitenwand-Isolierschicht 7 bedecken die Gateelektrode 4 zum Verhindern eines Kurzschließens zwischen der Kontaktelektrode 11 und der Gateelektrode 4.
3 zeigt eine Schnittansicht für ein Verfahren, durch welches der MOS-Transistor mit der SAC-Struktur herzustellen ist. Die Gate-Isolierschicht 3, die Gateelektrode 4 und die Isolierschicht 5 sind in Aufeinanderfolge auf dem Halbleitersubstrat 1 ausgebildet, wobei ein Vorrichtungsisoliergebiet 2 ausgebildet wurde. Danach wird die erste Diffusionsschicht 6 auf einem Teil ausgebildet, der ein anderer als diese Gateelektrode 4 und diese Isolierschicht 5 ist, und zwar unter Verwendung des Ionenimplantationsverfahrens. (3(a)).
Als Nächstes werden beispielsweise Isolierschichten gestapelt, um die Gateelektrode 4 zu bedecken. Nachdem die Isolierschichten ausgebildet sind, werden die Isolierschichten auf dem Halbleitersubstrat 1 unter Verwendung des anisotropen Ätzverfahrens entfernt, um dadurch die Isolierschicht 7 an der Seitenwand der Gateelektrode 4 auszubilden. Weiterhin kann die zweite Diffusionsschicht 8 beispielsweise unter Verwendung des Ionenimplantationsverfahrens ausgebildet werden. (3(b)).
Danach wird die Zwischenschicht-Isolierschicht 9 über der gesamten Oberfläche eines Halbleitersubstrats 1 ausgebildet. Weiterhin werden Kontaktlöcher 10a und 10b innerhalb der Zwischenschicht-Isolierschicht 9 durch die normale Lithografietechnik und das anisotrope Ätzverfahren geöffnet (3(c)). Zu dieser Zeit sollte das anisotrope Ätzen unter der Bedingung durchgeführt werden, unter welcher eine Ätzgeschwindigkeit zu den Isolierschichten 5 und 7 niedriger als diejenige zu der Zwischenschicht-Isolierschicht 9 ist. Dies ermöglicht, dass die Isolierschichten 5 und 7 bleiben, wie es in 3(c) gezeigt ist. Daher gibt es keine Notwendigkeit zum Erhöhen der Separation zwischen den Kontaktlöchern 10a, 10b und der Gateelektrode 4, auch wenn ein Überlagerungsversatz (ein Überlagerungsversatz zwischen einem vorbestimmten Freiraumbereich der Kontaktlöcher 10a und 10b und dem aktuellen Freiraumbereich) auftritt.
Darauf folgend wird die Kontaktelektrode 11 durch Einbetten von Wolfram, etc., in die Kontaktlöcher 10a und 10b ausgebildet. Eine Verdrahtung 12 wird auf dem oberen Bereich der Kontaktelektrode 11 unter Verwendung von Al, etc. ausgebildet, um dadurch den MOS-Transistor zu erzeugen, wie es in 2(b) gezeigt ist.
Wie es oben beschrieben ist, kann der herkömmliche MOS-Transistor mit der SAC-Struktur die Separation zwischen den Kontaktlöchern 10a/10b und der Elektrode 4 reduzieren, was den MOS-Transistor miniaturisieren kann. Andererseits wird die Separation zwischen dem Kanalbereich und der Kontaktelektrode 11 des MOS-Transistors verkürzt, so dass der parasitäre Widerstandswert reduziert werden kann. Insbesondere wird, wie es in 2(a) gezeigt ist, das Muster für das Kontaktloch 10 derart ausgebildet, dass es mit dem Muster der Gateelektrode 4 überlappt, was zulässt, dass die Separation zwischen dem Kanalbereich und der Kontaktelektrode 11 gleich der Breite der Seitenwand-Isolierschicht 7 wird. Daher kann der parasitäre Widerstandswert aufgrund des Sourcebereichs oder des Drainbereichs 8 miniaturisiert werden.
Zwischenzeitlich ist es zum Minimieren des parasitären Widerstandswerts, wie es oben beschrieben ist, erforderlich, die Verbindungslöcher 10a, 10b und die Gateelektrode 4 jeweils einander zu überlagern, wie es in 2(a) gezeigt ist, und zwar um wenigstens eine Überlagerungsversatz-Separation b für die vorgenannten Kontaktlöcher 10a und 10b. Zu dieser Zeit wird die Separation c zwischen den Kontaktlöchern 10a und 10b durch die folgende Gleichung ausgedrückt: c = d – 2 × b in dem Fall, in welchem die Breite der Gateelektrode 4 mit d spezifiziert ist.
Allgemein stellen viele Fälle, die zum Miniaturisieren des Transistors verwendet werden, die Breite für die Gateelektrode 4 mit einer kritischen minimalen Größe zur Verfügung, so dass das Muster der Gateelektrode ausgebildet werden kann. Daher wird die Separation zwischen den Kontaktlöchern 10a und 10b kürzer als eine kritische minimale Größe zur Herstellung einer Gateelektrode sein, was es sehr schwierig macht, die Kontaktlöcher 10a und 10b gleichzeitig zu mustern.
Unter der Annahme eines diskreten Musterns der Kontaktlöcher 10a und 10b wird ein Problem auftreten, bei welchem die Anzahl von Herstellungsprozessen größer wird. Weiterhin kann es nicht sichergestellt werden, dass der Querschnitt der Zwischenschicht-Isolierschicht 9 zwischen den Kontaktlöchern 10a und 10b in einer rechteckigen Form erscheint, wie es in 2(b) gezeigt ist, was dazu führt, die Kontaktelektroden 11a und 11b, die innerhalb der Löcher 10a und 10b ausgebildet sind, zu verkürzen. Somit ist es nötig, neue Maßnahmen vorzunehmen, um die vorgenannten Probleme zu vermeiden.
Wie es oben beschrieben ist, wurde herausgefunden, dass es das herkömmliche Herstellungsverfahren, das für eine Halbleitervorrichtung verwendet wird, schwierig macht, gleichzeitig vorbestimmte Kontaktlöcher, die an beiden Enden der Gateelektrode angeordnet sind, für die Gateelektrode auszurichten.
Verschiedene Techniken zum Herstellen von MOSFET-Transistoren sind bereits bekannt, welche zum Lösen der vorgenannten Probleme bestimmt sind.
In DE-4445796, welches Dokument die Merkmale des Oberbegriffs des Anspruchs 1 zeigt, ist eine Halbleitervorrichtungsstruktur offenbart, die zum Vorsehen eines erhöhten Ausrichtungsspielraums für eine Maske ohne irgendeine Erhöhung bezüglich des Bereichs der Halbleitervorrichtung fähig ist. Dies enthält ein Ausbilden eines Kontaktsteckers an einem Drainanschluss, während ein Kontakt-Anschlussflecken an einem Sourceanschluss ausgebildet wird, ohne die Kontaktstecker an sowohl dem Sourceanschluss als auch dem Drainanschluss auf eine gleichzeitige Weise auszubilden. Der Kontakt-Anschlussflecken hat einen oberen Teil, der einen Teil eines Isolierfilms teilweise überlappt, der ein Kontaktloch umgibt, in welchem der Kontakt-Anschlussflecken vergraben ist.
In US-A-4737828 ist ein Randdefinierungsverfahren beschrieben, das bei der Herstellung von schmalen elektrischen Mustern für VLSI-Schaltkreisen verwendet wird. Das Verfahren ist insbesondere bei der Ausbildung von Inlay-MOSFET-Transistoren mit extrem schmaler Gatebreite anwendbar.
In US-A-4221045 sind Techniken beschrieben, die selbstausrichtende Gateanschlüsse und Kontakte für FET-Vorrichtungen enthalten. Maskenausrichtungstoleranzen werden erhöht und unkritisch gemacht.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist eine Aufgabe der vorliegenden Erfindung, eine Öffnung für eine Sourceelektrode und für eine Drainelektrode zu einer Gateelektrode in einem Schritt auszurichten.
Zum Erreichen der obigen Aufgabe stellt die vorliegende Erfindung ein Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten zur Verfügung: Vorsehen einer ersten Isolierschicht, die eine Gateelektrode bedeckt;
Ausbilden einer zweiten Isolierschicht entlang entgegengesetzter Seitenflächen der Gateelektrode;
Vorsehen einer dritten Isolierschicht, die die erste Isolierschicht und eine Oberfläche eines Halbleitersubstrats bedeckt;
Ausbilden einer Öffnung in der dritten Isolierschicht, so dass die erste Isolierschicht und eine Oberfläche eines Sourcebereichs und eines Drainbereichs freigelegt sind;
Vergraben eines leitenden Materials in der Öffnung; und
Aufteilen des leitenden Materials in zwei Teile durch ein Ätzen des leitenden Materials, so dass eine Oberfläche der ersten Isolierschicht freigelegt wird.
Andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung offensichtlich werden. Es sollte jedoch verstanden werden, dass die detaillierte Beschreibung und spezifische Beispiele, während sie bevorzugte Ausführungsbeispiele der Erfindung anzeigen, nur anhand einer Illustration angegeben sind, da verschiedene Änderungen und Modifikationen innerhalb des Schutzumfangs der Erfindung Fachleuten auf dem Gebiet aus dieser detaillierten Beschreibung offensichtlich werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Eine vollständigere Abschätzung der vorliegenden Erfindung und vieler von ihren zugehörigen Vorteilen wird ohne weiteres durch Bezugnahme auf die folgende detaillierte Beschreibung erhalten werden, und zwar gesehen in Zusammenhang mit den beigefügten Zeichnungen, wobei:
1 eine Draufsicht und eine Schnittansicht einer ersten Struktur eines herkömmlichen MOSFET ist;
2 eine Draufsicht und eine Schnittansicht einer zweiten Struktur eines herkömmlichen MOSFET ist;
3 eine Draufsicht und eine Schnittansicht eines jeweiligen Schritts zum Herstellen der zweiten Struktur eines herkömmlichen MOSFET ist;
4 eine Draufsicht und eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß einem ersten Ausführungsbeispiel ist;
5 eine Draufsicht und eine Schnittansicht eines jeweiligen Schritts zum Herstellen der Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel ist;
6 eine Draufsicht und eine Schnittansicht eines jeweiligen Schritts zum Herstellen einer Halbleitervorrichtung gemäß einem zweiten Ausführungsbeispiel ist.
DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSBEISPIELE
Nun werden Ausführungsbeispiele der vorliegenden Erfindung detailliert unter Bezugnahme auf die Zeichnungen beschrieben.
4(a) zeigt eine Draufsicht für die Struktur einer Halbleitervorrichtung, die gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung hergestellt ist, während 4(b) eine Schnittansicht davon zeigt.
Bei diesem Ausführungsbeispiel sind Kontaktlöcher 10 als ein Muster ausgebildet, wobei beide Enden der Gateelektrode 4 gekreuzt sind, wie es in 4(a) gezeigt ist, was ungleich dem herkömmlichen Herstellungsverfahren ist, bei welchem Kontaktlöcher 10 als ein Muster ausgebildet werden, welches separat an beiden Enden der Gateelektrode 4 existiert.
Weiterhin sind gemäß dem herkömmlichen Verfahren die Kontaktelektroden 11a und 11b durch die Zwischenschicht-Isolierschicht 9 isoliert, während gemäß diesem Ausführungsbeispiel, wie es in 4(b) gezeigt ist, die Kontaktelektroden 11a und 11b durch die Gateelektrode 4, die Isolierschicht 5 und die Isolierschicht 7 isoliert sind. Bei dem herkömmlichen MOS-Transistor, wie er in 2 gezeigt ist, wird die Breite d der Gateelektrode 4 als die kritische minimale Größe angesehen, wie es oben beschrieben ist. Somit ist die Breite der Zwischenschicht-Isolierschicht 9 auf der Isolierschicht 5 kleiner als die kritische minimale Größe. Demgemäß hat tatsächlich ein Querschnitt der Zwischenschicht-Isolierschicht 9 auf der Isolierschicht 5 die Form, die in 2 mit gestrichelten Linien angezeigt ist, während der obere Teil der Zwischenschicht-Isolierschicht 9 auf der Isolierschicht 5 nur eine Breite hat, die kleiner als c ist. Als Ergebnis ist es schwierig, eine Isolierung zwischen den Kontaktelektroden 11a und 11b aufrechtzuerhalten. Andererseits ist bei diesem Ausführungsbeispiel eine Separation zwischen den Kontaktelektroden 11a und 11b wenigstens die Breite der Gateelektrode 4.
Daher ist es möglich, eine Isolierung zwischen den Kontaktelektroden 11a und 11b sicherzustellen.
Als Nächstes wird ein Herstellungsverfahren für eine Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel dieser Erfindung unter Bezugnahme auf 5 erklärt werden.
Ein Vorrichtungsisolierfeld 2 wurde auf dem Halbleitersubstrat 1 zum Separieren der Oberfläche des Halbleitersubstrats 1 ausgebildet. Der Teil einer Oberfläche zwischen dem Vorrichtungsisolierfeld 2 wird als Vorrichtungsfeld bzw. Vorrichtungsgebiet verwendet. Die Gateoxidschicht 3, die Gateelektrode 4 und die Isolierschicht 5 werden in Aufeinanderfolge auf der Oberfläche des Vorrichtungsfelds ausgebildet. Die Seitenwand-Isolierschicht 7 wird entlang der Seitenfläche der Gateelektrode 4 und der Isolierschicht 5 ausgebildet. Der Sourcebereich und der Drainbereich 8 werden auf der Vorrichtungsfeldoberfläche ausgebildet, welche nicht mit der Seitenwand-Isolierschicht 7 und der Gateelektrode 4 bedeckt ist. Weiterhin wird die Zwischenschicht-Isolierschicht 9 über der gesamten Oberfläche des Halbleitersubstrats 1 ausgebildet. Ausbildungsprozesse sind in den Schritten detailliert beschrieben, wie sie folgen.
Vertiefungen bzw. Aussparungen bzw. Nuten werden auf einem p-Typ-Si-Halbleitersubstrat 1 ausgebildet, und Isoliermaterial, wie beispielsweise eine Oxidschicht (SiO₂), wird darin vergraben, um das Vorrichtungsisolierfeld 2 auszubilden. Es muss nicht gesagt werden, dass diese Vertiefungen diejenigen enthalten, die durch Kombinieren flacher und tiefer Aussparungen ausgebildet sind, was flache Grabentechnik genannt wird. Dieses Vorrichtungsisolierfeld kann auch durch das LOCOS-(Lokaloxidations-)Verfahren ausgebildet werden.
Als Nächstes wird eine thermische Oxidschicht (Gate-Isolierschicht 3) mit einer Dicke von 10 nm auf der Oberfläche des Halbleitersubstrats 1 beispielsweise durch Erhitzen des Halbleitersubstrats 1 auf etwa 950°C ausgebildet. Auf der Gate-Isolierschicht 3 wird eine dicke polykristalline Siliziumschicht mit einer Dicke von etwa 100 nm, zu welcher n-Typ-Störstellen, wie beispielsweise Phosphor, hinzugefügt sind, durch ein solches LP-CVD(chemisches Niederdruck-Dampfablagerungs-)Verfahren ausgebildet. Weiterhin wird eine Silizium-Nitrid-Schicht mit einer Dicke von etwa 150 nm durch ein solches LP-CVD-Verfahren ausgebildet. Die polykristalline Siliziumschicht und die Siliziumnitridschicht können innerhalb derselben Kammer durch Variieren des Quellengases ausgebildet werden.
Danach wird eine Ätzmaske, die aus Materialien, wie beispielsweise einem Fotolack, gebildet ist, auf der Siliziumnitridschicht durch ein normales Lithografieverfahren ausgebildet. Dann wird ein anisotropes Ätzverfahren, wie beispielsweise RIE (reaktives Ionenätzen), angewendet, um die Gateelektrode 4 und die Isolierschicht 5 durch Ätzen der Siliziumnitridschicht und der polykristallinen Siliziumschicht auszubilden, welche nicht mit der Ätzmaske bedeckt sind. Zusätzlich kann die Gateelektrode 4 durch eine metallische Schicht mit einem hohen Schmelzpunkt, wie beispielsweise Wolfram (W), oder durch eine Silizidschicht, wie beispielsweise Wolframsilizid (WSi) ausgebildet werden.
Als Nächstes wird eine n-Typ-Störstelle, wie beispielsweise Phosphor, über der gesamten Oberfläche des Halbleitersubstrats 1 implantiert. Hierbei arbeiten die Isolierschicht 5 und die Gateelektrode 4 als Maske für die Implantation von n-Typ-Störstellen zum Halbleitersubstrat 1. Auf diese Weise wird die erste Diffusionsschicht 6 ausgebildet.
Darauf folgend wird beispielsweise eine Siliziumnitridschicht mit einer Dicke von 50 nm über der gesamten Oberfläche des Halbleitersubstrats einschließlich der Gateelektrode 4 durch das LP-CVD-Verfahren abgelagert. Dann wird die Siliziumnitridschicht auf der Isolierschicht 5 durch ein anisotropes Ätzverfahren, wie beispielsweise RIE, entfernt, um dadurch die Seitenwand-Isolierschicht 7 auszubilden. Als Nächstes wird dann, wenn es nötig ist, eine n-Typ-Störstelle, wie beispielsweise Arsen, in der Oberfläche des Halbleitersubstrats ionenimplantiert, um die zweite Diffusionsschicht 8 auszubilden.
Darüber hinaus wird eine Isolierschicht mit einer Dicke von etwa 400 nm (die Zwischenschicht-Isolierschicht 9), die aus SiO₂ besteht, durch eine Reaktion (ein thermisches Isolieren) von einem solchen TEOS (Tetraethoxysilan) abgelagert. Bei diesem Ausführungsbeispiel wird SiO₂ verwendet, aber daneben ist BPSG (Borphosphosilikatglas) anwendbar.
Weiterhin wird eine Fotolackschicht, die eine Öffnung in der Form des Musters (Umriss 2) hat, das sich über beide Enden der Gateelektrode 4 kreuzt, ausgebildet, wie es in 4(a) gezeigt ist. Dann werden der Sourcebereich und der Drainbereich 8 durch anisotropes Ätzen der Zwischenschicht-Isolierschicht 9 unter Verwendung der Ätzmaske freigelegt. Ein reaktives Ionenätzen unter Verwendung von C₄F₈ + CO-Gas wird als anisotropes Ätzverfahren angewendet. Auf eine solche Weise werden Kontaktlöcher 10 ausgebildet (5(a)). Zu dieser Zeit wird ein Ätzen unter einer Bedingung ausgeführt, bei welcher die Ätzgeschwindigkeit für die Isolierschichten 5 und 7 niedriger als diejenige für die Zwischenschicht-Isolierschicht 9 ist, so dass die Kontaktlöcher in einer Situation ausgebildet werden können, in welcher die Isolierschichten 5 und 7, die die Gateelektrode 4 bedecken, beibehalten werden. Wenn das RIE verwendet wird, um die Oberfläche des Sourcebereichs und des Drainbereichs 8 freizulegen, gibt es eine Befürchtung, dass die Gateoxidschicht beschädigt werden wird, was aus einem Ionenschock bei einem reaktiven Ionenätzen resultiert. Zum Lösen von solchen Problemen sollte in Betracht gezogen werden, eine Magnetron-Ätzvorrichtung mit Funktionen zum Anlegen einer einheitlichen Spannung an den Halbleiterwafer durch Variieren eines Magnetfeldes zu verwenden.
Darauf folgend wird ein leitendes Elektrodenmaterial, wie beispielsweise Wolfram, durch selektives CVD unter einer Bedingung eingebettet, bei welcher kein Wolfram auf der Zwischenschicht-Isolierschicht 9 aufwächst (5(b)).
Weiterhin wird das CMP-(chemisch-mechanisches Polier-)Verfahren verwendet, um den Wolfram und die Zwischenschicht-Isolierschicht 9 zu polieren, bis die Isolierschicht 5 freigelegt ist. Dieses Polieren führt dazu, dass der eingebettete Wolfram durch die Isolierschicht und die Seitenwand-Isolierschicht 7 abgeschnitten wird, um dadurch Kontaktelektroden 11a und 11b auszubilden (5(c)). Mit einem Polieren bei dem CMP-Verfahren, bei welchem SiO₂, das durch die thermische Zersetzung von Wolfram gebildet wird, und TEOS poliert wird, wird aber Siliziumnitrid, welches ein Material für die Zwischenschicht 5 ist, nicht poliert. Dagegen ist es bei diesem Ausführungsbeispiel vorzuziehen, dass das Siliziumnitrid als Stopperschicht bei dem CMP-Verfahren wirkt.
Beispielsweise lässt bei der Anfangsperiode des CMP-Verfahrens ein Poliermittel, welches hauptsächlich aus Perschwefelsäureammonium besteht, zu, dass SiO₂, das durch die thermische Zersetzung von TEOS gebildet wird, eine Ätzrate äquivalent zu derjenigen von Wolfram erhält. Unter Verwendung dieses Poliermittels werden SiO₂ und Wolfram, die zuvor genannt sind, zu der Nähe der Isolierschicht 5 poliert. Dann werden SiO₂ und Wolfram, die zuvor genannt sind, poliert, bis die Oberfläche der Isolierschicht 5 freigelegt ist, und zwar unter Verwendung eines Poliermittels, das hauptsächlich aus salpetrigem Eisenoxid mit einer Eigenschaft besteht, das eine Ätzmenge eines ätzenden Wolframs sehr viel größer als diejenige eines ätzenden Siliziumdioxids und eines Silziumnitrids ist.
Darauf folgend wird eine Al-(Al-0,5% Cu)-Schicht mit einer Dicke von etwa 200 nm auf den Kontaktelektroden 11a und 11b abgelagert, und auf der Zwischenschicht-Isolierschicht 9, und zwar unter Verwendung eines Sputterns bei hoher Temperatur. Dann wird das normale Lithografieverfahren verwendet, um eine Ätzmaske zu bilden, die aus Materialien, wie beispielsweise dem Fotolack, hergestellt ist, auf der Al-Schicht auszubilden. Als Nächstes wird ein anisotropes Ätzverfahren, wie beispielsweise RIE (reaktives Ionenätzen) zum Ausbilden des Musters für eine Verdrahtung 12 durch Ätzen der Al-Schicht verwendet, welche nicht durch die Ätzmaske bedeckt ist. Auf eine solche Weise wird der MOS-Transistor fertig gestellt (4(b)).
Wie es oben beschrieben ist, ist dieses Ausführungsbeispiel durch die Tatsache charakterisiert, dass nur ein Kontaktloch 10 in die Zwischenschicht-Isolierschicht ausgebildet wird. Herkömmlich werden zwei Kontaktlöcher 10a und 10b ausgebildet, und zwar eines an jedem Ende der Gateelektrode 4. Zum Ausbilden dieser Kontaktlöcher wird die Zwischenschicht-Isolierschicht 9 unter Verwendung einer Ätzmaske mit einem separaten Öffnungsmuster entsprechend jedem Kontaktloch geätzt. Diese Kontaktlöcher 10a und 10b werden durch die Zwischenschicht-Isolierschicht 9 isoliert, welche auf der Isolierschicht 5 zurückgehalten ist. Bei dem herkömmlichen Verfahren, bei welchem diese Kontaktlöcher 10a und 10b mit der Gateelektrode 4 ausgerichtet sind, war es erforderlich, die Kontaktlöcher 10a und 10b so auszubilden, dass die Zwischenschicht-Isolierschicht 9, die auf der Isolierschicht 5 angeordnet ist, beibehalten werden konnte. Somit ist es erforderlich, ein Muster, das schmaler als die Gateelektrode 4 ist, auszubilden, um gleichzeitig zwei Kontaktlöcher 10a und 10b zu öffnen.
Gegensätzlich dazu werden bei diesem Ausführungsbeispiel, bei welchem das Kontaktloch als ein bestimmtes spezifisches Muster vorgesehen ist, das die Source- und Drain-Diffusionsschichten 8 an beiden Enden der Gateelektrode 4 kreuzt, die folgenden Probleme beim Ausbilden des Kontaktlochmusters durch die Ätztechnik nicht auftreten.

1. Bei einem Fotolack-Trennprozess, der im Verlaufe eines Ausbildens des Fotolackmusters ausgeführt wird, wie beispielsweise dann, wenn ein Ätzen von Maskenmaterial verwendet wird, tritt ein Problem auf, bei welchem ein Muster deformiert wird, und zwar aufgrund einer Fotolackkontraktion nach einem Brennen.
2. Bei einer Fotolackfreilegung, wie sie oben gezeigt ist, unterscheidet sich der Freilegungsbereich auf der obersten Oberfläche des Fotolacks von dem Freilegungsbereich an der unteren Oberfläche des Fotolacks, weil eine optische Transitivität innerhalb des Fotolacks nicht unendlich ist. Aus diesem Grund tritt ein Problem auf, das darin besteht, dass eine Ätzmaske der erwünschten Mustergröße nicht erhalten werden kann.
3. Da das Muster des Kontaktlochs 10a bei einem Ätzen unter Verwendung der fertigen Maske von dem Muster des Kontaktlochs 10b eng angenähert wird, wie es oben beschrieben ist, resultiert ein Teil der Zwischenschicht-Isolierschicht 9, der auf der Isolierschicht 5 zurückbleibt, in der Form, die in 2(b) mit gestrichelter Linie gezeigt ist.

Darüber hinaus wird ein Elektrodenmaterial, wie beispielsweise Wolfram, in das Kontaktloch 10 eingebettet, und das Wolfram und die Zwischenschicht-Isolierschicht 9 werden poliert, bis die Isolierschicht 5 auf der Gateelektrode 4 freigelegt ist. Das Polieren führt dazu, dass die Kontaktelektroden 11a und 11b durch die Isolierschichten 5 und 7 isoliert werden. Daher wird ein Teil der Zwischenschicht-Isolierschicht 9 auf der Isolierschicht 5 gelassen, welcher nicht als Grenze zwischen den Kontaktelektroden 11a und 11b definiert werden muss.
Zusätzlich wird, wie es oben beschrieben ist, ein Ätzzustand so eingestellt, dass die Ätzgeschwindigkeit der Isolierschicht 5 und der Seitenwand-Isolierschicht 7 niedriger als diejenige für die Zwischenschicht-Isolierschicht 9 ist. Durch Ausführen eines Ätzens unter dieser Bedingung können die Isolierschichten 5 und 7 genau zurückgehalten werden, selbst wenn das Kontaktloch 10 in der Zwischenschicht-Isolierschicht 9 vorgesehen ist, was nach einem bestimmten spezifischen Ätzmaskenmuster ruft, das über die Gateelektrode kreuzt. Somit können zwei Kontaktelektroden 11, von welchen eine an jedem Ende der Gateelektrode angeordnet ist, durch die Isolierschicht 5 isoliert werden. Weiterhin können die Gateelektrode 4 und die Kontaktelektrode 11 durch die Seitenwand-Isolierschicht 7 isoliert werden.
Zwischenzeitlich bleibt bei dem herkömmlichen Verfahren die Zwischenschicht-Isolierschicht 9 auf der Isolierschicht 5 auch an der Seitenwand-Isolierschicht 7 und an dem Halbleitersubstrat 1 zurück, wenn ein Freiraum b nicht ausreichend für den Überlagerungsversatz zwischen der Gateelektrode 9 und den Kontaktlöchern 10a und 10b gesichert ist. Dies könnte in der Möglichkeit resultieren, dass die Separation zwischen der Gateelektrode 4 und der Kontaktelektrode 11 sich an beiden Enden der Gateelektrode 4 unterscheiden könnte. Somit kann der parasitäre Widerstandswert auf dem Sourcebereich unterschiedlich von dem parasitären Widerstandswert auf dem Drainbereich sein. Bei diesem Ausführungsbeispiel sind jedoch die Isolierschicht 5 und die Seitenwand-Isolierschicht 7, die bedeckende Gateelektrode 4, bei der Ausbildung des Kontaktlochs 10 freigelegt, so dass das Kontaktloch 10 ungeachtet des Überlagerungsversatzes genau mit der Gateelektrode 4 ausgerichtet werden kann. Wie es oben beschrieben ist, kann die Separation zwischen der Kontaktelektrode 11 und der Gateelektrode 4 gleich der Breite der Seitenwand-Isolierschicht 7 gehalten werden, was verhindern kann, dass sich der Sourcebereich und der Drainbereich bezüglich eines parasitären Widerstandswerts unterscheiden, und was den parasitären Widerstandswert so weit wie möglich reduzieren kann.
Weiterhin werden bei diesem Ausführungsbeispiel leitende Elektrodenmaterialien in dem Kontaktloch 10 eingebettet, und die leitenden Elektrodenmaterialien und die Zwischenschicht-Isolierschicht 9 werden geätzt, bis die Isolierschicht 5 freigelegt ist, so dass die Kontaktelektroden 11a und 11b durch die Gateelektrode 4, die Isolierschicht 5 und die Seitenwand-Isolierschicht 7 isoliert sind. Demgemäß ist kein Abflachungsprozess erforderlich, weil die Oberfläche bereits nach der Ausbildung der Kontaktelektrode 11 flach gemacht ist. Auf diese Weise kann der Prozess bei diesem Ausführungsbeispiel vereinfacht werden.
Zwischenzeitlich verwendete dieses Ausführungsbeispiel Wolfram als leitendes Elektrodenmaterial, das die Kontaktelektrode 11 bildet, jedoch kann ebenso eine polykristalline Siliziumschicht, zu welcher Störstellen hinzugefügt sind, verwendet werden. Darüber hinaus kann eine Metallsilizidschicht, wie beispielsweise WSi, oder anderes Metall, wie beispielsweise Al und Cu, verwendet werden. Wenn das polykristalline Silizium für die Kontaktelektrode 11 verwendet wird, wird es empfohlen, ein Material zu verwenden, das Silika für Schlamm enthält, das bei dem vorgenannten CMP-Prozess verwendet wird. Dies ist dadurch begründet, dass Silika eine Polierrate äquivalent zu SiO₂ und zu polykristallinem Silizium, das durch thermisches Isolieren von TEOS gebildet wird, ist, während das SiO₂ oder das polykristalline Silizium die höhere Polierratenselektivität für die Siliziumnitridschicht hat.
Die minimale Anforderung zum Verhindern eines Kurzschlusses, der aufgrund dessen auftritt, dass die obere Verdrahtung diese Isolierschicht 5 ist, sollte nicht verschwinden, um die Gateelektrode herzustellen und um das Kontaktloch 10 auszubilden. Bei diesem Ausführungsbeispiel ist die Dicke der Gateelektrodenschicht als "a" definiert, ist diejenige für die Zwischenschicht-Isolierschicht 9 als "b" definiert und ist diejenige für die Isolierschicht 5 als "c" definiert, und darüber hinaus ist ein CMP gegenüber einem Ätzausmaß des Kontaktlochs 10, der Kontaktelektrode 11 und der Zwischenschicht-Isolierschicht 9 einheitlich definiert als 50%. Weiterhin ist eine SiO₂-Selektivität zu der Siliziumnitridschicht für die Ausbildung des Kontaktlochs 10 als α definiert und ist die Wolframselektivität zu der Siliziumnitridschicht zum Polieren der Zwischenschicht-Isolierschicht oder den Kontaktelektrodenmaterialien durch CMP als β definiert.
Zum Halten der Isolierschicht 5 so weit wie möglich nach einer Ausbildung des Kontaktlochs 10 muss die folgende Gleichung gebildet werden: (a + b + c)/2α + b/2β < c.
Beim Berücksichtigen der Spannungsfestigkeit zwischen Verdrahtungen erfordert eine aktuelle Technik etwa 500 Angström für die Isolierschicht 9. Gemäß der obigen Gleichung gilt: (a + b + c)/2α + b/2β < c – 500.
Beispielsweise wird unter den Bedingungen, dass a = 2000 Angström, b = 3000 Angström und
die oben beschriebene Selektivität eingestellt ist zu
a = 50 und
= 10,
als Ergebnis das Folgende erhalten: 707 < c.
In diesem Fall wird die Dicke der abgelagerten Schicht für die Isolierschicht 5 707 Angström oder darüber sein.
Bei dem oben beschriebenen Ausführungsbeispiel besteht die Kontaktelektrode 11 nur aus Wolfram. Jedoch kann der Kontaktwiderstandswert durch Ausbilden einer Silizidschicht, wie beispielsweise TiSi, zwischen dem Wolfram und der Source- oder Drain-Diffusionsschicht reduziert werden.
6 zeigt das zweite Ausführungsbeispiel für das Herstellungsverfahren, das für die Halbleitervorrichtung in einem solchen Fall verwendet wird. Die Gateelektrode 4, die Isolierschichten 5 und 7 und die Zwischenschicht-Isolierschicht 9 werden auf dem Halbleitersubstrat 1 ausgebildet, ein Muster über beiden Enden der Gateelektrode 4 wird dazu verwendet, die Zwischenschicht-Isolierschicht 9 zu ätzen, und dieselben Prozesse wie beim ersten Ausführungsbeispiel sind implementiert, bis die Oberflächen der Isolierschicht 5 und die Source- oder Drain-Diffusionsschicht 8 freigelegt sind.
Darauf folgend wird beispielsweise Ti 13 auf den freigelegten Source- und Drain-Diffusionsschichten 8, der Isolierschicht 5, der Seitenwand-Isolierschicht 7 und der Zwischenschicht-Isolierschicht 9 abgelagert (6(a)). Als Nächstes wird das kontaktierte Halbleitersubstrat 1 mit Ti 13 durch eine thermische Behandlung zur Reaktion gebracht, um dadurch TiSi in der unteren Oberfläche (wo Source- und Drain-Diffusionsschichten 8 freigelegt sind) des Kontaktlochs 10 auszubilden.
Dann wird nur Ti mit einer Ätzlösung geätzt, die TiSi nicht ätzt. Auf die obige Weise wird eine Silizidschicht 14 auf dem Teil ausgebildet, wo die Source- und Drain-Diffusionsschichten 8 freigelegt sind.
Weiterhin wird Wolfram im Kontaktloch 10 eingebettet, wie beim obigen Ausführungsbeispiel, was die Kontaktelektrode 11 mit TiSi und dem Wolfram bildet. Weiterhin wird beispielsweise die Al-Verdrahtung 12 ausgebildet, um einen MOS-Transistor fertig zu stellen (6(b)).
Bei einem solchen Herstellungsverfahren wird die Silizidschicht 14 zwischen dem Wolfram 11 (den Kontaktelektrodenmaterialien) und der Diffusionsschicht 8 auf dem Halbleitersubstrat 1 ausgebildet, so dass der Kontakt-Widerstandswert und der parasitäre Widerstandswert für die Source- und Drainbereich reduziert werden kann, und zwar zusätzlich zu dem durch das erste Ausführungsbeispiel hervorgebrachten Effekt.
Wenn Al als leitendes Elektrodenmaterial zum Bilden der Kontaktelektrode 11 verwendet wird, kann eine Grenzmetallschicht, wie beispielsweise TiN, wenigstens auf den Source- und Drain-Diffusionsschichten 8 ausgebildet werden, um zu verhindern, dass Si sich in Al niederschlägt und dass Al aus den Source- und Drain-Diffusionsschichten 8 heraussteht. Hier ist es nicht nur für die Grenz-Metallschicht möglich, auf den Diffusionsschichten 8 selektiv ausgebildet zu werden, wie in der Silizidschicht 14, sondern sie kann auch an der Seitenwand des Kontaktlochs 10, der Zwischenschicht-Isolierschicht 9, der Isolierschichten 5 und 7 zusätzlich zu der Diffusionsschicht 8 ausgebildet werden. In diesem Fall, wie beispielsweise dann, wenn die Oberfläche der Isolierschicht 5 durch Polieren eines leitenden Elektrodenmaterials freigelegt ist, wie beispielsweise Al und der Zwischenschicht-Isolierschicht 9, wird die Grenz-Metallschicht auf der Zwischenschicht-Isolierschicht 9 und der Isolierschicht 5 gleichzeitig entfernt. Daher schließen sich die Kontaktelektroden 11a und 11b nicht kurz. Die Grenz-Metallschicht wird auf dieselbe Weise ausgebildet, um dadurch zu verhindern, dass sich Si im Halbleitersubstrat im Kontaktloch niederschlägt, und um dadurch den Kontaktloch-Widerstandswert zu reduzieren.
Darüber hinaus verhindert es, dass Al aus den Source- und Drain-Diffusionsschichten 8 hervorsteht, um dadurch zu verhindern, dass sich die Kontaktelektrode 11 und das Halbleitersubstrat 1 kurzschließen.
Wie es oben angegeben ist, werden bei dem Herstellungsverfahren für eine Halbleitervorrichtung gemäß der vorliegenden Erfindung die Kontaktlöcher, die an beiden Enden über einer Gateelektrode angeordnet sind, mit der Gateelektrode ausgerichtet, um dadurch den parasitären Widerstandswert aufgrund der Diffusionsschicht der Halbleitervorrichtung zu reduzieren und die Halbleitervorrichtung zu miniaturisieren.
Während dargestellt und beschrieben worden ist, was gegenwärtig als bevorzugte Ausführungsbeispiele der vorliegenden Erfindung angesehen wird, wird es von Fachleuten auf dem Gebiet verstanden werden, dass verschiedene Änderungen und Modifikationen durchgeführt werden können, und dass Äquivalente für Vorrichtungen davon ohne vom wahren Schutzumfang der Erfindung abzuweichen, substituiert werden können. Zusätzlich können viele Modifikationen durchgeführt werden, um eine bestimmte Situation oder ein bestimmtes Material an die Lehre der vorliegenden Erfindung anzupassen, ohne von ihrem zentralen Schutzumfang abzuweichen. Daher ist beabsichtigt, dass diese Erfindung nicht auf das bestimmte Ausführungsbeispiel beschränkt ist, das als die beste Art offenbart ist, die zum Ausführen dieser Erfindung erdacht ist, sondern dass die Erfindung alle Ausführungsbeispiele enthält, die in den Schutzumfang der beigefügten Ansprüche fallen.
Bezugszeichen der Zeichnungen, die zu allen Merkmalen in den Ansprüchen unserer Erfindung hinzugefügt sind, dienen nur einem einfachen Verstehen der Erfindung. Die Zeichen geben nicht den Schutzumfang unserer Erfindung an, der auf den Schutzumfang der Ausführungsbeispiele beschränkt ist, wie sie in den Zeichnungen gezeigt sind.

Claims

Verfahren zum Herstellen einer Halbleitervorrichtung, das die folgenden Schritte aufweist: Vorsehen einer ersten Isolierschicht (5), die eine Gate-Elektrode (4) bedeckt; Ausbilden einer zweiten Isolierschicht (7) entlang gegenüberliegenden Seitenoberflächen der Gateelektrode (4); Vorsehen einer dritten Isolierschicht (9), die die erste Isolierschicht (5) und eine Oberfläche eines Halbleitersubstrats (1) bedeckt; gekennzeichnet durch: Bilden einer Öffnung (10) in der dritten Isolierschicht (9), so dass die erste Isolierschicht (5) und eine Oberfläche eines Sourcebereichs (8) und eines Drainbereichs (8) freigelegt werden; Vergraben eines leitenden Materials (11) in der Öffnung (10); und Aufteilen des leitenden Materials in zwei Teile (11a, 11b) durch Ätzen des leitenden Materials, so dass eine Oberfläche der ersten Isolierschicht (5) freigelegt wird.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei eine Geschwindigkeit eines Ätzens der dritten Isolierschicht (9) schneller als eine Geschwindigkeit eines Ätzens der ersten Isolierschicht (5) ist.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei die Öffnung (10) durch ein anisotropes Ätzverfahren unter Verwendung einer Ätzmaske mit einer Öffnung über der Gate-Elektrode (4), dem Sourcebereich (8) und dem Drainbereich (8) hergestellt wird.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei die dritte Isolierschicht (9) eine SiO₂-Schicht ist, die aus TEOS (Tetraethoxysilan) hergestellt list.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei die erste Isolierschicht (5) aus Siliziumnitrid hergestellt ist.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei der Ätzschritt durch CMP (chemisch-mechanisches Polieren) erreicht wird.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, das vor dem Schritt eines Vorsehens der dritten Isolierschicht (9) weiterhin die folgenden Schritte aufweist: Ablagern eines Materials der Gate-Elektrode (4) auf einem Gate-Isolierfilm (3); Ablagern der ersten Isolierschicht (5) auf dem Material der Gate-Elektrode; Bilden eines Gates durch Ätzen des Materials der Gate-Elektrode (4) und der ersten Isolierschicht (5); und Bilden des Sourcebereichs (8) und des Drainbereichs (8) in der Oberfläche des Halbleitersubstrats (1).
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 7, wobei eine Geschwindigkeit eines Ätzens der ersten Isolierschicht (5) und der zweiten Isolierschicht (7) niedriger als eine Geschwindigkeit eines Ätzens der dritten Isolierschicht (9) ist.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 7, wobei am Ende des Teilungsschritts eine Gesamtdicke der Gate-Elektrode (4) und der ersten Isolierschicht (5) gleich einer Dicke der dritten Isolierschicht (9) ist.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 7, das weiterhin den folgenden Schritt aufweist: Bilden einer leitenden Filmschicht (14) auf einem Teil der Oberfläche des Sourcebereichs und auf einem Teil der Oberfläche des Drainbereichs.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 10, wobei das leitende Material (11) ein Metall mit einem hohen Schmelzpunkt ist, und die leitende Filmschicht (14) aus einem Silizid hergestellt ist.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 10, wobei das leitende Material (11) Aluminium ist und die leitende Filmschicht (14) aus einem Sperr- bzw. Sperrschichtmetall hergestellt ist.