TWI278059B - Manufacturing method of semiconductor device - Google Patents

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TWI278059B
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electrode
forming
oxide film
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Inventor
Takashi Ogura
Original Assignee
Sanyo Electric Co
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1278059 九、發明說明： 【發明所屬之技術領域】 本發明係_，調整閘極氧化膜的膜厚，藉 高耐遷的半導體裝置及低的半導财置之技術。/ 【先前技術】 在習知的半導體裝置之製造方法中，係於石夕基板表面 >成兀件分離絕緣膜。在以元件分離絕緣膜所包圍之元件 形成區域内，形成膜厚100nm之間極氧化膜。之後，於間 |極氧化膜上面’選擇性的形成多晶石夕層，而形成閘極。然 後以閘極為遮罩’㈣極氧化膜上面進行雜f的離 入。之後形成由汲極區及源極區所組成的擴散層，如此之 技術係廣為人知（例如參照專利文獻1)。 >在習知的半導體裝置之製造方法中，在同一基板形成 尚财壓電路及低耐壓電路時’首先於基板上面形成約 lOOmn的犧牲氧化膜。在形成高耐壓電路的區域，以大約 的加速電壓從犧牲氧化膜上面進行雜質的離子植 入。之後在形成高耐壓電路的刪電晶體等的區域形成胖 區域。之後去耗牲氧切，在形成㈣路的區域之基板 上面’形成約13nm之第！間極氧化膜。然後在形成低耐壓 電路的蘭電晶體等區域形賴區域。之後在形成兩電路 的區域之基板上面’形成約8韻之第2閘極氧化膜，而形 成兩電路的PMGS電晶體等，如此之技術係廣為人知（例如 參照專利文獻2)。 [專利文獻1]曰本特開2004-39681號公報（第4至5 317413 5 1278059 頁，第2至3圖） [專利文獻2]日本特開2004-104141號公報（第6至 頁，第1、6至11圖） 【發明内容】 (發明所欲解決之課題） 如上述，在習知的半導體裝置之製造方法中，係在矽 基板表面上所形成之元件分離絕緣膜所包圍之區域，沉積 膜厚lOOrnn之閘極氧化膜。&時，在形成汲極區及源極區 的區域上面’亦沉積有上述膜厚之閘極氧化膜。之後對閘 極氧化膜上面所形成之閘極，以自我整合性地形成由沒極 區及源極區所組成的擴散層。藉由此製造方法，因應間極 氧化膜的膜厚，來決定汲極區及源極區上面之氧化膜的膜 ^°並因應此膜厚’來決定進行雜質的離子植人時的加速 因此，若離子植入時的加速電壓過大，則會有雜質 牙透閘極’變得無法區分汲極區及源極區而無法加以形成 另-方面’為了防止雜質穿透閘極，必須使加速 二在-定值以下。在此情況下，乃對閘極氧化膜的膜厚 =疋上限，尤其是可能產生無法形成須具備期望的耐壓特 性之鬲耐壓M0S電晶體之情況之問題。 古耐=玫在#的半導體裝置之製造方法中，係在形成 化膜°犧牲氧化膜係做為，在=基板上面’沉積犧牲氧 成胖區時的氧化膜來使用。之德t耐壓電路的區域於形 敗# 、 後在鬲耐壓電路及低耐壓電 形成几件分離絕緣膜之後，切犧牲氧化膜。然後在形 317413 6 1278059 成高耐壓電路及低耐壓電路的區夂 間極氧化膜。在此製造方法中，必積期望膜厚的 成有元件分離絕緣膜為止。因而產生花==膜土形 驟變得複雜之問題。 買衣w成本，且步 (用以解決課題之手段） 本發明乃鑑於上述情況而研發ίϋβ πΗη 半導體穿晋m古w 發明’在本發明的 導靜μ二 係準備半導體層’在由上述半 _域，形成第1M0S電晶體，以及閘極氧 成區 私曰曰體還溥之第娜電晶體，其特徵係具備：在0s 1M0S電晶體的形成區域之上 ,t 义千¥體層的表面，選擇性的 >成弟1絕緣膜之後’在上述第】及第2M〇s電 區域之上述半導體層表面，形成 、戍 ^ 1Μηο ^ 〜风弟2絶緣胰之步驟；在上 述弟刪電晶體的形成區域形成間極電極 閉極電極附近之汲極區及源極區的形成區域上面之上S /及弟2絕緣膜賴厚加以薄化之步驟；及從上述 ==行：質的離子植入，於上述半導體層形成汲極 二及源極區之步驟。因此’於本發明中，係具備配合間極 氧化膜的膜厚而於半導體層表面沉積第ι及第2絕緣膜之 步驟。並藉由第職電晶體的離子植人條件，而選擇性的 去除第1及第2絕緣膜。藉由此製造方法，可將間極氧化 膜的膜厚為不同之第麵電晶體及第屬電晶體 於單晶體（monol i thic〇。 ’ 此外，在本發明的半導體裝置之製造方法中，在上述 317413 7 -1278059 將第1及第2絕緣膜的膜厚加以薄化之步驟中，係在同一 步驟中，去除上述第2M0S電晶體的形成區域之上述第2 絕緣膜。因此，於本發明中，在選擇性的去除第1M〇s電晶 體之第1及第2絕緣膜時，亦去除第2M0S電晶體之第2 絕緣膜。藉由此製造方法，可減少光罩數目，因此可降低 製造成本並簡化步驟。 此外$在本發明的半導體裝置之製造方法中，在上述 形成汲極區及源極區之步驟中，係採用上述閘極電極將上 •述第1及第2絕緣膜加以薄化之後，從上述閘極電極的上 方，來進行離子植入。因此，於本發明中，係採用開極電 極3M故為遮罩，並藉由自我整合技術來形成沒極區及源極 區藉由此製造方法，可以對閘極電極以極高的位置精準 度’來形成汲極區及源極區。 此外，在本發明的半導體裝置之製造方法中，在上述 =極電極之步驟中，在上述第2絕緣膜上面，係以在 =層上形成場氧化膜之後，去除上述氮化發膜，、 述第T及第Π的上面沉積第2矽膜’並選擇性的去除上 電極而因此，於本發明中’可藉由做為閘極 ” 弟矽膜’來包覆做為閜極氧化膜而採用之 弟1及第2絕緣膜，而於此狀態 二匕版而… 此製造方法，可抑制做為閘極氧化膜而採：：士：猎由 絕绫膜的士丘 孔儿胰而如用之第1及第2 、成長’而能形成期望膜厚之間極氧化膜。 317413 8 -1278059 (發明之效果） 於本發明中，係具備選擇性的將高耐壓M〇s電晶體之 汲極區及源極區上面的氧化膜加以薄化之步驟。藉由此製 造方法，可在同一基板上形成閘極氧化膜的膜厚為不同之 高耐壓M0S電晶體及低耐壓M0S電晶體時，減少光罩數目 而降低製造成本。 此外，於本發明中，在高耐壓M〇s電晶體中，係採用 閘極迅極並藉由自我整合技術，來選擇性的去除汲極區及 _:極區上面的氧化膜。此外，採用閘極電極並藉由自我整 合技術，來形成汲極區及源極區。藉由此製造方法，可以 對間極電極以極高的位置精準度，來形成汲極區及源極區。 口此外，於本發明中，係調整高耐壓M〇s電晶體之汲極 區=源極區上面的氧化膜之膜厚。藉由此製造方法，可在 雜貝不會穿透閉極電極之加速電壓下，進行離子植入。此 〔卜’亦可在期望的範圍内來設計高耐壓_電晶 _氧化膜的膜厚。 巧位 為幵於本發明中，將間極氧化膜與間極電極，兼用 錢膜時的遮罩。藉由此製造方法，可省略用來 並降===氧化膜等的沉積步驟。此外’可簡化步驟 面沉於本發明巾，在沉㈣極氧化膜之後，於該上 成的一部份之侧狀態下，採用為形 層的表面、才的遮罩。藉由此製造方法’可抑制在半導體 μ面’預先沉積的閘極氧化膜成長至期望的膜厚以上。 317413 9 1278059 【實施方式】 以下’茶照第1圖至第8圖，詳細說明本發明之一實 施形態的半導體裝置之製造方法。 第1圖至第8圖係顯示用來說明本實施型態之半導體 裝置^製造方法的剖面圖。在以下的說明中，係說明關於 在由分，離區域來區隔之元件形成區域，形成例如高耐壓的 P通道型M0S帝θ μ 包曰日體’以及低耐壓的Ν通道型m〇S電晶體 的情況。然而，並不限定於此組合的情況，例如，亦可在 I其他的70件形成區域，形A ΝΡΝ型的電晶體或是縱向卿 電晶體等，而形成半導體積體電路裝置之情況。 ^百先，如第1圖所示，係準備ρ型單晶矽基板丨。接 著採用一般所知的微影技術，從基板1的表面，進行_ 雜質例如磷⑻的離子植入’而形成_的埋入擴散層2、 3。接下來採用一般所知的微影技術’從基板）的表面，進 行P型雜質例如硼⑻的離子植入，而形成？型的埋入擴散 .層4。之後將基板！配置在磊晶成長裝置的加埶a (SUSCe_r )上。然後藉由熱燈加熱，對基板i例口如施加大 約1200 C的高溫，並將SiHCh氣體及匕氣體導入於反應 官内。藉此’可於基板i上形成例如比電阻為〇.上至u Ω · cm、厚度約〇· 5至1 · 5 // m的磊晶層5。 本貫施型態之基板1及蠢晶層5係對應本發 導體層」。於本實施型態當中，係顯示在基板i上 層的蟲晶層5之情況，但並不限定於此情況 7 明的「半導體層」亦可僅為基板的情況，亦可為在美板二 317413 10 1278059 面形成複數層的蟲晶層之情況。此外，基板可為N型單晶 石夕基板’亦可為化合物半導體基板。 "Λ石b第2圖所示，採用-般所知的微影技術， 攸蟲晶層5的表而^ λτ ， 進仃Ν型雜質，例如磷（ρ)的離子植入， 而形成Ν型的擴|β . y, "λ石 ’、θ 6。之後採用一般所知的微影技術， 從蟲晶層5的表面，進行ρ型雜質，例如爛⑻的離子植入， 1形成ρ型的擴散層7。並藉由連結ρ型的埋人擴散層4 及擴散層7，而形成分雜ρ 从# 珉刀碓區域8。如上述，藉由分離區域8， 丨土板1及猫晶層5區分為複數個元件形成區域。於本實 施型態當中，係於第1元件形成區域9形成低耐塵的Nit 道型M0S電晶體，於筮9 一 / 、 、第2 7〇件形成區域1 〇形成高耐壓的ρ 通道型M0S電晶體。 菸日日型態之高耐壓的p通道型M0S電晶體係對應本 二Μη ” # 1M〇S電晶體」，*實施型態之低耐壓的N通道 =os電晶體係對應本發明的「第娜電晶體」。此外， 發明之「第職電晶體」及「第2M0S電晶體」，只要兩 者之閘極氧化膜的膜厚為不同即可。 晋由 接者於屋晶層5 本；. 曰b的表面，沉積例如大約800至1200 氧化石夕膜u°之後於第2元件形成區域10形成高耐 壓的P通道型MOS雷曰辦 m ^ 曰曰—，口此必須形成而于壓性較高之閘 極氧化膜。因此，係以力楚 〆 、在弟2 7C件形成區域1 Q的表面殘存 η匕石夕ί11的方式’來選擇性地去除氧化石夕膜11。之後， 丨第το件升ν成區域9之低耐壓的Ν通道型職電晶 脰之閘極氧化膜的膜屋，而— 、 在额日日層5的表面，沉積例如 317413 11 -1278059 大約150 S 350 A之氧化石夕膜12。之後於氧化石夕膜i2上 面，依序沉積多晶矽膜13及氮化矽膜14。 “本實施型態之氧化矽膜U係對應本發明的「第“ 膜」’本貝〜型悲之氧化;^膜12係對應本發明的刀 -緣膜」。本發明之「第1絕緣膜」及「第2絕緣膜」，只要巴 -為可做為閘極氧化膜來採用者即可。此外，本實施型態之 多晶賴13係對應本發明的「第1；ε夕膜」，本發明之^第 1矽膜」，只要為構成閘極之膜者即可。 •接者’如第3圖所示’係以在形成L0C0s(L〇cai
Ration 〇f Silic〇n，區域㈣氧化法）氧化膜η(參照 第4圖）的部分設置開口部的方式，來選擇性的去除多晶石夕 膜13及氮化石夕膜14。此時，雖然未圖示，但可於形成N ^埋入擴散層2時’在切割線區域於基板1的表面形成 段差。之後，利用此段差為對準標記，來選擇性的去除多 晶矽膜13及氮化矽膜14。 _ <之後，於磊晶層5的表面形成光阻16，該光阻16係 用來形成做為沒極區所採用之N型擴散層15。然後採用— 般所知的微影技術，在形成有N型擴散層15的區域上面之 光阻16，形成開口部17。 斤此時，已可利用配置於磊晶層5表面之多晶矽膜13 及氮化矽膜14的段差來做為對準標記。之後以光阻16為 遮罩，進行N型雜質，例如磷（P)的離子植入，而形成1^ 人型的擴散層15。藉由此製造方法，可使不會❹JL〇c〇s氧 化膜18的形狀’例如烏嘴（Bird，s 8他）的厚度或鳥嘴的 317413 1278059 形狀等之影響，而形成N型的擴散層15。 *本實施型態之L0C0S氧化膜18係對應本發明的「場氧 「)二仁並不限定於以L0C0S法來形成之情況。本發明之 昜氧化臈」’只要為藉由可形成較厚的熱氧化膜之製造方 法來形成者即可。 ] 著如第4圖所示，係採用多晶矽膜13及氮化矽膜 化|遮罩’例如藉由約800至12〇(rc之蒸氣氧化法，從氧 入Μ膜11、12上進行氧化而形成氧化膜。同時，對基板1 =進行熱處理，而形成L_氧化膜18。 :=膜13,氮切膜14的一部分，形成鳥嘴。例如成 戸、氧化膜18的平坦部，形成大約3000至5000 A的 =侔2是在分離區域8上藉由形成L〇C〇S氧化膜18 使疋件=間更為分離。之後去除氮化石夕膜14。 18的圖所示’在多晶石夕膜13或_S氧化膜 膜21。并眭"序Γ積多晶石夕膜19、石夕化鶴膜20及氧化石夕 _5表面之-於第1凡件形成區域9，採用殘存於蟲晶層 元;形成12來做為閘極氧化膜。同樣的，於第2 η、來採用殘存於磊晶層5表面之氧化矽膜 膜2。。並形成為用於二’，沉積多晶石夕膜… 的膜厚。另外电極22、23(麥照第6圖）之期望 係對應本發明的「J::態之多晶矽膜19及矽化鎢膜20 要為構成間極電極之膜4;。。本發明之「第2石夕膜」，只 317413 13 1278059 此時，採用第2圖而如上述，在沉積氧化矽膜丨2之後 沉積多晶矽膜13。並在形成L0C0S氧化膜18且至沉積多 晶矽膜19為止之間，以多晶矽膜13來披覆氧化矽膜12。 藉由此製造方法，可使氧化矽膜n、12產生氧化而大幅降 低成長量。並將N通道型M0S電晶體及p通道型M〇s電晶 體之閘極氧化膜的膜厚，維持在適當的範圍内。 此外，將做為閘極氧化膜而使用之氧化矽膜丨丨、12 以及做為閘極電極22、23而使用之多晶石夕膜13，兼用為 形成L0C0S氧化膜18時的遮罩。藉由此製造方法，可㈣ 形成L0C0S氧化膜18用的氧化石夕膜，省略去除步驟，因此 可簡化步驟並降低製造成本。 产牛：型態當中，多晶矽膜13、19係藉由2次的沉 積步‘來形成為期望的膜厚。藉由此製造方法，可薄化多 晶石夕膜13的膜厚。並更容县 更谷易進仃locos乳化膜18形成時 =化二然而，於本實施型態當中，亦可藉由一次的沉 f二，夕膜12表面’形成適合於間極電極22、 Μ的版厚之多晶石夕膜。 接著，如第6圖所示，係在望】、 10，選擇性的去除多曰矽、 I形成區域9、 21。之後… 石夕化鎢膜20及氧化石夕膜 為避罩μ 極22、23#，独_電極22、23 ^罩’以相同㈣刻步驟來選擇性的去除氧切膜u、 上述於第1元件形成區域9，係於石日芦5丰而 僅沉積氧化石夕膜12。s + 係於猫曰曰層5表面 胰12另—方面，於第2元件形成區域1〇， 317413 14 1278059 於蟲晶層5表面沉積氧化石夕膜n(參照第2圖）、i2。之後 :行P型雜質，例如硼⑻的離子植入，而形成p型的擴散 二24、25。P型的擴散層24、25則成為p通道型電晶 =祕區及源㈣。此外，在第6圖之後，帛2元件形 :„化細、12’係一體顯示為氧化石夕膜12。 夕一第1及第2 το件形成區域之多晶梦膜i3、19，係一 體顯示為多晶矽膜19。 此蚪’於第2 70件形成區域1〇，採用閘極電極22並 稭由自我整合技術，而形成P型的擴散層24、25。此外， =⑻穿透閘極電極22 ’則無法形成區分沒極區及源極 此’為了以加速電壓約3〇至來進行删⑻的 則蟲晶層5上面的氧化石夕膜的膜厚，例如必須 由’、’、^ 800 A。亦即，在形成沒極區及源極區的步驟 ，係以雜質不會穿透閘極電極22之加速電壓來進行。於 该加速電壓下，以雜質合$ # 貝θ牙透乳化矽膜11、12之方式來蝕 馨d氧化石夕膜11、12的膜厚。
另-方面’在形成P型的擴散層24、25的區域上面， =積氧化石夕膜U、12約為例如_人至刚A。因此必 ::由㈣’來選擇性的去除形成有p型的擴散層24、25 爽if之氧化矽膜η、η α在採用一般所知的微影技術， =去除形成有P型的擴散層24、25的區域之氧化石夕膜 莫j的^ '兄下料增加光罩數目。光罩數目的增加會 阻1 j成本的上升。因此’亦可在未形成圖案化後的光 之狀·％下進打餘刻。在此情況下，於僅沉積氧化石夕膜U 317413 15 1278059 的區域，在磊晶層5的表面上亦存在例如約1〇〇 A之過度 姓刻的區域。 然而，在低耐壓的N通道型M0S電晶體，即使磊晶層 5產生些許過度蝕刻，對耐壓特性之影響亦不大。這是因 為如第8圖的虛線所示，空乏層係往雜質濃度較低之蟲晶 層5的喊部分擴|。而使過度钱刻的區域形成難以存在 於空乏層的形成區域内的構造之故。藉由此構造，於過度 姓刻的區域中不會引起電場的集中，亦不會使财壓特性惡 化。亦即’於本實施㈣當中，在選擇性的去除形成有p 型的擴散層24、25的區域上面之氧化石夕膜u、12時，係 對蟲晶層5的全面進行姓刻。藉由此製造方法，可減少光 罩數目而降低製造成本。此外亦可簡化步驟。 此外如上述，係於蟲晶層5表面預先沉積氧化石夕膜 、12。之後採用閘極電極22並藉由自我整合技術，對氧 石膜1卜12進行乾式姓刻。藉由此製造方法，可藉由對 閘極電極22下部的氧化石夕臌n .
Ww “ 12之側邊蝕刻，而防止 耐壓特性的惡化。 之後，在磊晶層5的上面沉堆積TE〇s (T:eth〇xysilane ’四乙氧基錢）膜m聰 j 一 後知用一般所知的微影技術，於第 1凡件形成區域9,在光阻？7少^ ^ 27之形成有P型擴散層28的區 ^ . 件形成區域10，在光阻27之 I成有p型擴散層^ JS. 27 Λ '# ^ 、區域，形成開口部。之後以光 為遮罩，進行Ρ型雜質，例如蝴⑻的離子植入，而 317413 16 1278059 A成P型的擴散層2 4、2 5、2 8 〇 t卜日本丄 門炻99 〇9、心28此日守’如圖所示，係採用 “：二：弟7圖所示，採用-般所知的微影技術，從 .::: 進行"型雜質，例如侧的離子植入， 、及極取出/擴散層29、3()、3卜_的擴散層29係做為 =極取=區而採用。N型的擴散層30係做為源極區而採 所不，N型的擴散層29、3〇、31，係採用_ •乳化膑18亚藉由自我整合技術而形成。 夕=’於蟲晶層5的上面，沉積例如做為絕緣層犯 之 BPSG(Borophosph〇silicate ，料石夕玻璃）膜， S〇(KSPln 0n Glass，旋轉塗佈玻璃）膜等。例如藉由採用 ㈣他系列的氣體之乾絲刻，於絕緣層32形成接觸孔 33 34 35、36、37。之後採用-般所知的微影技術，進 行P型雜質，例如氟化硼(BF)的離子植入，而形成？型的 擴散層3 8、3 9。此時，p刑的择畔® Q。 。a φ ， 才孓的擴政層38、39，係採用接觸 孔36、37並藉由自我整合技術而形成。藉由此製造方法， 24^25^mt 的位置精準度來形成。 ^ 接著，如第8圖所示，在接觸孔33、34、犯、⑽、& 的内壁等，形成阻障金屬膜40。並以鎢（？）膜41埋入於接 觸孔33、34、35、36、37而設置。於界膜41上面，藉由 CVD(Chemical Vapor Deposition，化學氣相沉積）法來沉 積鋁銅（AlCu)膜，阻障金屬膜。之後採用一般所知的微= 317413 17 -1278059 技術，來選擇性的去除AlCu膜及阻障金屬膜。之後形成p 通道型M0S電晶體之汲極電極42及源極電極43。此^卜， 並形成N通道型M0S電晶體之汲極電極44及源極電極 在第8圖所示的剖面中，雖並未顯示對閘極電極22、μ 之配線層，但是可在其他區域與配線層連接。 如上所述，於本實施型態當中，係'說明在形成有廳 電晶體的區域’預絲成做為閘極氧化膜之氧切膜之 後，再形成L0C0S氧化膜的情況，但是並不限定於此产 =使在形成LOGOS氧化膜之後，再形成做為閘極氧化 礼化矽膜的情況下，亦可採用同樣的製造方法。此外，、 不脫離本發明駐旨之範圍内，可進行種種的變更。 【圖式簡單說明】 態之半導體裝置之製造 第1圖係顯示本發明的實施型 方法的剖面圖。 弟2圖係顯示本發明 _^方法的剖面圖。 弟3圖係顯示本發明 方法的剖面圖。 弟4圖係顯示本發明 方法的剖面圖。 第5圖係顯示本發明 方法的剖面圖。 第6圖係顯示本發明 方去的剖面圖。 的實施型態之半導體裝置之製造 的實施型態之半導體裴置之製造 的實施型態之半導體装置之製造 的實施型態之半導體裝置之製造 的實施型態之半導體裝置之製造 317413 18 l278〇59 第7圖係顯 方法的剖面圖。 示本發明的實施型態之半導體裝置之製造 第8圖係顯示本發明的實施型態之半導體裝置之製造 方法的剖面圖。 【主要元件符號說明】 丄 P型早晶砍基板 2、〇 } N型埋入擴散層 4 P型埋入擴散層 5 N型磊晶層 6、15、 29 、 30 、 31 N型擴散層 •7、24、 25 、 28 、 38 、 39 P型擴散層 8 分離區域 9 第1元件形成區域 10 第2元件形成區域 1卜 12、21氧化；5夕膜 13、19 多晶矽膜 14 氮化矽膜 16 光阻 17 開口部 18 LOCOS氧化膜 20 矽化鎢膜 22、23 閘極 26 TE0S 膜 27 •33 至 37 光阻 32 絕緣層 接觸孔 40 阻障金屬膜 41 43、45 嫣版 源極 42、 44汲極 317413 19

Claims (1)

  1. ' !278〇59 蘑 十、申請專利範圍： I 一，半導體裝置之製造方法，係包括：準備半導體層； 在藉由形成於上述半導體層之分離區域來區隔之複數 们元件形成區域形成第1M〇s電晶體、以及閘極氧化膜 的膜厚較上述第1M〇S電晶體還薄之第2M〇s電晶體，1 特徵為具備： 在上述第1MOS電晶體的形成區域之上述半導體層 、表面k擇性的形成第1絕緣膜之後，在上述第1 攀及第2M0S電晶體的形成區域之上述半導體層的表面， 形成第2絕緣膜之步驟； 、，在上述第1M0S電晶體的形成區域形成閘極電極， 並將位於上述閘極電極附近之汲極區及源極區的形成 區域上面之上述第1及第2絕緣膜的膜厚加以薄化之步 驟，及 從上述半導體層的上方進行雜質的離子植入，於上 述半^r體層开》成汲極區及源極區之步驟。 2·如申請專利範圍第丨項之半導體裝置之製造方法，其 中’在將上述將第1及第2絕緣膜的膜厚加以薄化之步 驟中，係在同一步驟中，去除上述第2M〇s電晶體的形 成區域之上述第2絕緣膜。 3.如申請專利範圍第丨項之半導體裝置之製造方法，其 中，在上述形成汲極區及源極區之步驟中，係採用上述 閘極電極並藉由自我整合技術㈣上述第丨及第2絕緣 膜加以薄化之後，從上述閘極電極的上方，採用上述閘 317413 20 1278059 4 f由電極並藉由自我整合技術’來進行離子植入。 4.如申請專利範園第】項之 中，在上述形成間極電極之步之製造方法’其 ^ y ^ ^驟令，在上述第2絕緣膜 面，係以在形成有場氧化臈之區域設置開口部的方 ，’來形成第β臈及氮切膜，並以上述第^夕膜及 虱化矽膜為遮罩，於上述半導體層形成場氧化臈之後， •，去除上述氮化矽膜，又於上述第丨矽膜上面沉積第2， 矽膜，並選擇性的去除上述第丨及第2矽膜。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7309636B2 (en) * 2005-11-07 2007-12-18 United Microelectronics Corp. High-voltage metal-oxide-semiconductor device and method of manufacturing the same
CN104037171B (zh) * 2013-03-04 2016-09-28 旺宏电子股份有限公司 半导体元件及其制造方法与操作方法
US9349830B2 (en) * 2013-03-05 2016-05-24 Macronix International Co., Ltd. Semiconductor element and manufacturing method and operating method of the same
JP6326858B2 (ja) 2014-02-24 2018-05-23 セイコーエプソン株式会社 半導体装置およびその製造方法
US10418281B2 (en) * 2016-06-30 2019-09-17 Mitsubishi Electric Corporation Method for manufacturing semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4897364A (en) * 1989-02-27 1990-01-30 Motorola, Inc. Method for locos isolation using a framed oxidation mask and a polysilicon buffer layer
US5039625A (en) * 1990-04-27 1991-08-13 Mcnc Maximum areal density recessed oxide isolation (MADROX) process
US5439842A (en) * 1992-09-21 1995-08-08 Siliconix Incorporated Low temperature oxide layer over field implant mask
US5977607A (en) * 1994-09-12 1999-11-02 Stmicroelectronics, Inc. Method of forming isolated regions of oxide
JP2833581B2 (ja) * 1996-04-25 1998-12-09 日本電気株式会社 半導体装置の製造方法
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4931267B2 (ja) * 1998-01-29 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置
JP3338383B2 (ja) * 1998-07-30 2002-10-28 三洋電機株式会社 半導体装置の製造方法
JP2002009168A (ja) * 2000-06-19 2002-01-11 Nec Corp 半導体装置及びその製造方法
JP2002057330A (ja) * 2000-08-10 2002-02-22 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置及びその製造方法
JP2003092362A (ja) * 2001-09-17 2003-03-28 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2004039681A (ja) 2002-06-28 2004-02-05 Fuji Film Microdevices Co Ltd 半導体装置およびその製造方法
JP4098208B2 (ja) 2003-10-01 2008-06-11 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法

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