JPH10189785A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＤＤ構造における低濃度ドレイン拡散層の
大きさを、他のトランジスタの特性変化を伴うことなく
自由に設計変更することができる半導体装置の製造方法
を提供すること。 【解決手段】 第１導電型の半導体層１７には、高濃度
ソース・ドレイン拡散層と低濃度ドレイン拡散層とから
なるＬＤＤ構造を有するＭＯＳ型電解効果トランジスタ
４が形成されている。同半導体層１７には、第１導電型
のソース層１４及びコレクタ層１１と、低濃度の第２導
電型拡散層からなるチャネル層１３と、高濃度の第２導
電型拡散層からなるゲート層１２とを有する静電誘導ト
ランジスタ３が形成されている。静電誘導トランジスタ
３のゲート層１２と同じ不純物濃度分布である高濃度ソ
ース・ドレイン拡散層２３，２４を、同静電誘導トラン
ジスタ３のゲート層形成工程にて同時に形成する。チャ
ネル層１３と同じ不純物濃度分布である低濃度ドレイン
拡散層２５を、チャネル層形成工程にて同時に形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。

【０００２】

【従来の技術】集積回路の多機能化を実現するための技
術として、１つのチップ内に複数種のトランジスタを作
り込むことが近年盛んに試みられている。

【０００３】例えば、図４に示される従来の半導体装置
４１の製造方法では、１つのｐ型半導体基板４２上にＭ
ＯＳ（Metal Oxide Semiconductor ）型電解効果トラン
ジスタ４３とバイポーラトランジスタ４４とが形成され
ている。このバイポーラトランジスタ４４の領域におい
ては、コレクタ層４５がｎ⁺ 型埋込層によって形成され
るとともに、その深さまで達するコレクタコンタクト層
４６がｎ⁺ 型拡散層によって形成されている。コレクタ
層４５の表層となる領域には、ｐ^- 型拡散層によってベ
ース層４７が形成されている。ベース層４７が形成され
た領域内には、ｐ⁺ 型拡散層によってベースコンタクト
層４８が形成され、ｎ⁺ 型拡散層によってエミッタ層４
９が形成されている。また、基板４２の表面には素子分
離用の絶縁膜（フィールド酸化膜）５０が所々に形成さ
れている。

【０００４】一方、ＭＯＳ型電解効果トランジスタ４３
においては、基板４２の表層にて所定間隔を隔てるよう
にして、ともにｐ⁺ 型のドレイン拡散層５１とソース拡
散層５２とが形成されている。基板４２の表面かつ両拡
散層５１，５２の間の領域には、ゲート酸化膜５３を介
して多結晶シリコンからなるゲート層５４が形成されて
いる。

【０００５】ところで、同図において破線円Ｃ1 で示さ
れるように、ＭＯＳ型電解効果トランジスタ４３のドレ
イン拡散層５１とチャネル部位との境界付近には、電解
が集中しやすいことが知られている。従って、前記従来
の半導体装置４１には耐圧性が低いという問題があっ
た。

【０００６】そこで、最近では、ＭＯＳ型電解効果トラ
ンジスタ４３にＬＤＤ（Lightly Doped Drain ）構造を
採用した半導体装置４１が登場してきている。ここでい
うＬＤＤ構造とは、不純物濃度の異なる２種のソース・
ドレイン拡散層からなる構造をいう。図５（ｃ）にはそ
の例が示されている。基板４２の表層には、ｐ^- 型拡散
層からなる低濃度ソース・ドレイン拡散層５５が形成さ
れている。この層５５が形成された領域内には、ｐ⁺ 型
拡散層からなる高密度ソース・ドレイン拡散層５６が形
成されている。そして、このような構造を採用すれば、
特定部位への電解の集中が緩和され、耐圧性の向上が図
られると考えられている。なお、特開昭６３−２６９５
５８号公報にも同種の技術が開示されている。

【０００７】ここで、ＬＤＤ構造を有する半導体装置４
１の製造方法の一例を簡単に説明する。まず、従来公知
の手法により、ｐ型半導体基板４２に対して、コレクタ
層形成工程、フィールド酸化工程、コレクタコンタクト
層形成工程、ゲート酸化膜形成工程及びゲート層形成工
程等を実施する。次に、ｐ^- の打ち込み・拡散を行なう
ことにより、ＬＤＤ構造の一部である低濃度ソース・ド
レイン拡散層５５とバイポーラトランジスタ４４のベー
ス層４７とを同時に形成する。従って、両者５５，４７
の不純物濃度分布や深さは等しいものとなる。次に、Ｃ
ＶＤを用いて表面にシリコン酸化膜５７を形成する。こ
の後、反応性イオンエッチングにより全面をエッチング
することによって、ゲート層５４の両側壁部分に選択的
にシリコン酸化膜５７を残す（図５(a) 参照）。次に、
ｐ⁺ の打ち込み・拡散を行なうことにより、ＬＤＤ構造
の一部である高濃度ソース・ドレイン拡散層５６とバイ
ポーラトランジスタ４４のベースコンタクト層４８とを
同時に形成する（図５(b)参照）。従って、両者５６，
４８の不純物濃度分布や深さは等しいものとなる。この
後、従来公知の方法に準じて電極等を形成することで、
所望の半導体装置４１を得ることができる。

【０００８】

【発明が解決しようとする課題】ところで、上記従来技
術によると、シリコン酸化膜５７の張り出し部分の長さ
Ｈによって、低濃度ソース・ドレイン拡散層５５の大き
さであるＬの値が決定されることがわかる。しかし、前
記長さＨはプロセス上（つまり装置の条件等により）決
定されるものであって、設計上決定されるものではな
い。それゆえ、従来ではＬの値を自由に変更することは
困難であるといわざるを得なかった。

【０００９】低濃度ソース・ドレイン拡散層５５の形成
をゲート層形成工程の実施後に行なうこの従来技術で
は、前記Ｌの値を設計上変更するためには、低濃度ソー
ス・ドレイン拡散層５５を深く形成しておけばよいこと
になる。ところが、このようにするとバイポーラトラン
ジスタ４４のベース層４７も深くなってしまい、バイポ
ーラトランジスタ４４の特性が変わってしまうという問
題があった。よって、従来においては、Ｌの値を設計上
変更することによりいろいろな耐圧性のものを作製する
ことは殆ど不可能であった。

【００１０】本発明は上記の課題に鑑みてなされたもの
であり、その目的は、ＬＤＤ構造における低濃度ドレイ
ン拡散層の大きさを、他のトランジスタの特性変化を伴
うことなく設計上自由に変更することができる半導体装
置の製造方法を提供することにある。また、本発明の別
の目的は、ＬＤＤ構造があることによって耐圧性に優れ
た半導体装置を提供することにある。

【００１１】

【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明は、第１導電型の半導体層
に高濃度ソース・ドレイン拡散層とそれに隣接する低濃
度ドレイン拡散層とからなるＬＤＤ構造を有するＭＯＳ
型電解効果トランジスタが形成されるとともに、前記半
導体層に第１導電型のソースまたはエミッタ層及びドレ
インまたはコレクタ層と、低濃度の第２導電型拡散層か
らなるチャネル層と、高濃度の第２導電型拡散層からな
るゲートまたはベース層とを有するトランジスタが形成
された半導体装置を製造する方法において、前記トラン
ジスタの前記ゲートまたはベース層と同じ不純物濃度分
布である前記高濃度ソース・ドレイン拡散層を、同トラ
ンジスタのゲートまたはベース層形成工程にて同時に形
成するとともに、前記チャネル層と同じ不純物濃度分布
である前記低濃度ドレイン拡散層を、前記チャネル層形
成工程にて同時に形成することを特徴とする半導体装置
の製造方法をその要旨とする。

【００１２】請求項２に記載の発明では、請求項１にお
いて、前記チャネル層形成工程では、前記半導体層上の
酸化膜をエッチングすることにより、前記チャネル層及
び前記低濃度ドレイン拡散層が形成されるべき部位に開
孔を有するマスクを形成した後、前記開孔形成部位に不
純物を打ち込みかつそれを熱拡散させることとした。

【００１３】請求項３に記載の発明では、請求項１また
は２において、前記ゲートまたはベース層形成工程は、
前記半導体層上の酸化膜をエッチングすることにより、
前記ゲートまたはベース層及び前記高濃度ソース・ドレ
イン拡散層が形成されるべき部位に開孔を有するマスク
を形成した後、前記開孔形成部位に不純物を打ち込みか
つそれを熱拡散させることとした。

【００１４】請求項４に記載の発明では、請求項１乃至
３のいずれか１項において、前記チャネル層形成工程は
前記ゲートまたはベース層形成工程よりも前に実施され
ることとした。

【００１５】請求項５に記載の発明では、請求項１乃至
４のいずれか１項において、前記チャネル層形成工程に
おける打込拡散の深さは、前記ゲートまたはベース層形
成工程における打込拡散の深さよりも浅く設定されてい
るとした。

【００１６】請求項６に記載の発明では、請求項１乃至
５のいずれか１項において、前記第１導電型の半導体層
は半導体基板上に形成されたｎ型半導体からなり、前記
第１導電型のソースまたはエミッタ層及びドレインまた
はコレクタ層はｎ型半導体からなるとした。

【００１７】請求項７に記載の発明では、請求項１乃至
６のいずれか１項において、前記トランジスタは静電誘
導トランジスタであるとした。請求項８に記載の発明
は、第１の導電型の半導体層に第１導電型のソースまた
はエミッタ層及びドレインまたはコレクタ層と、低濃度
の第２導電型拡散層からなるチャネル層と、高濃度の第
２導電型拡散層からなるゲートまたはベース層とを有す
るトランジスタが形成され、かつ、前記ゲートまたはベ
ース層と同じ不純物濃度分布である高濃度ソース・ドレ
イン拡散層と、その高濃度ソース・ドレイン拡散層に隣
接するとともに前記チャネル層と同じ不純物濃度分布で
ある低濃度ドレイン拡散層とからなるＬＤＤ構造を有す
るＭＯＳ型電解効果トランジスタが前記半導体層に形成
された半導体装置をその要旨とする。

【００１８】以下、本発明の「作用」を説明する。請求
項１〜７に記載の発明によると、トランジスタのゲート
またはベース層形成工程において高濃度ソース・ドレイ
ン拡散層が同時に形成され、チャネル層形成工程におい
て低濃度ドレイン拡散層が同時に形成される。この方法
では、ＬＤＤ構造における低濃度ドレイン拡散層の大き
さＬの値は、例えば、前記ゲートまたはベース層形成工
程やチャネル層形成工程で用いられるマスクの開孔の設
計値により決定される。ゆえに、従来方法とは異なり、
装置の条件等によりＬの値が決まるわけではない。よっ
て、この方法によると、トランジスタの特性変化を伴う
ことなくＬの値を設計上自由に変更することができ、結
果としていろいろな耐圧性のものを作製することが可能
である。

【００１９】請求項２に記載の発明によると、マスク形
成後に不純物の打込み・熱拡散を行なうことにより、不
純物濃度分布や深さ等の等しいチャネル層及び低濃度ド
レイン拡散層が開孔形成部位に同時に形成される。

【００２０】請求項３に記載の発明によると、マスク形
成後に不純物の打込み・熱拡散を行なうことにより、不
純物濃度分布や深さ等の等しいゲートまたはベース層及
び高濃度ソース・ドレイン拡散層が開孔形成部位に同時
に形成される。

【００２１】請求項４に記載の発明によると、低濃度ド
レイン拡散層が形成された後に高濃度ソース・ドレイン
拡散層が形成される。換言すると、打込み・熱拡散され
る不純物の濃度は、後工程になるほど高くなる。このた
め、ゲートまたはベース層形成工程をチャネル層形成工
程よりも後に実施し、高濃度ソース・ドレイン拡散層を
先に形成する場合に比べて、低濃度ドレイン拡散層の形
成精度が高くなる。

【００２２】請求項５に記載の発明によると、チャネル
層形成工程における打込拡散の深さをゲートまたはベー
ス層形成工程のそれに比べて浅く設定しているため、低
濃度ドレイン拡散層は高濃度ソース・ドレイン拡散層に
比べて浅くなる。従って、ＬＤＤ構造として最小限必要
な領域のみに低濃度ドレイン拡散層を形成することがで
き、コスト性や生産性の悪化も防止することができる。

【００２３】請求項８に記載の発明によると、高濃度ソ
ース・ドレイン拡散層に隣接するようにして低濃度ドレ
イン拡散層を形成することで、ＬＤＤ構造が構成されて
いる。このため、高濃度ソース・ドレイン拡散層間にあ
るチャネル部位への電解の集中が確実に緩和され、耐圧
性に優れた半導体装置とすることができる。

【００２４】

【発明の実施の形態】以下、本発明を半導体装置１及び
その製造方法に具体化した一実施形態を図１〜図３に基
づき詳細に説明する。

【００２５】図３に示されるように、この半導体装置１
は、第２導電型としてのｐ型の半導体基板２に、静電誘
導トランジスタ３及びＭＯＳ型電解効果トランジスタ４
が集積するようにして形成されたものである。

【００２６】静電誘導トランジスタ３は、ドレインまた
はコレクタ層１１（以下、単に「ドレイン層１１」と呼
ぶ。）、ゲートまたはベース層１２（以下、単に「ゲー
ト層１２」と呼ぶ。）、チャネル層１３、ソースまたは
エミッタ層１４（以下、単に「ソース層１４」と呼
ぶ。）、ソースポリシリコン層１５、ドレインコンタク
ト層１６等により成り立っている。本実施形態におい
て、前記ドレイン層１１は、第１導電型としてのｎ⁺ 型
の埋込層によって形成されている。このドレイン層１１
は、半導体層としてのｎ^- 型エピタキシャル成長層１７
内に埋め込まれている。ドレインコンタクト層１６は、
ｎ⁺ 型拡散層であってドレイン層１１に達する深さに形
成されている。ゲート層１２はｐ⁺ 型の拡散層によって
形成され、チャネル層１３はｐ^- 型の拡散層によって形
成されている。ソース層１４はｎ⁺ 型の拡散層によって
形成されている。

【００２７】一方、ＭＯＳ型電解効果トランジスタ４は
ｐ型であって、ポリシリコンからなるゲート層２１、ゲ
ート酸化膜２２、ｐ⁺ 型の高濃度ドレイン拡散層２３、
ｐ⁺型の高濃度ソース拡散層２４、ｐ^- 型の低濃度ドレ
イン拡散層２５等によって成り立っている。また、同ト
ランジスタ４では、高濃度ドレイン拡散層２３、高濃度
ソース拡散層２４、及び高濃度ドレイン拡散層２３のチ
ャネル部位側に隣接する低濃度ドレイン拡散層２５によ
ってＬＤＤ構造が構成されている。そして、高濃度ソー
ス拡散層２４及び高濃度ドレイン拡散層２３は、前記ゲ
ート層１２と同じ不純物濃度分布になっている。低濃度
ドレイン拡散層２５は、前記チャネル層１３と同じ不純
物濃度分布になっている。

【００２８】そのほか、同半導体装置１にはフィールド
酸化膜２６が形成され、そのフィールド酸化膜２６上に
は層間絶縁膜２７が形成されている。さらに、層間絶縁
膜２７の表層にはＡｌ−Ｓｉ配線２８が形成されてい
る。前記Ａｌ−Ｓｉ配線２８は、内層にあるゲート層１
２、ソースポリシリコン層１５、ドレインコンタクト層
１６、高濃度ドレイン拡散層２３、高濃度ソース拡散層
２４等に電気的に接続されている。また、両トランジス
タ３，４が形成された領域同士は、ｐ⁺ 型拡散層からな
るアイソレート層２９によってアイソレートされてい
る。また、このアイソレート層２９によりアイソレート
された部分は、ｎ^- 型のウェルとなっている。

【００２９】次に、この半導体装置１を製造する手順に
ついて説明する。まず、ｐ型シリコン単結晶の半導体基
板２を高温の酸化雰囲気下中に晒すことにより、表層に
シリコン酸化膜を成長させる。この後、フォトレジスト
を用いて酸化膜に埋込領域パターンを形成する。次に、
前記フォトレジストをマスクとして埋込領域内の酸化膜
をエッチングにて除去し、当該領域に開孔を形成する。
この後、不要となったフォトレジストを専用の剥離液を
用いて洗い流す。以上のようにパターニングされた開孔
部分に対して、例えばひ素やアンチモン等の不純物イオ
ンを打込み、熱拡散させる。その結果、ＭＯＳ型電解効
果トランジスタ４となるべき領域にｎ⁺ 型埋込層１８が
形成される。また、静電誘導トランジスタ３となるべき
領域に形成されるｎ⁺ 型埋込層は、同トランジスタ３の
ドレイン層１１となる。

【００３０】次に、酸化膜を剥離した後、５×１０¹⁴〜
１×１０¹⁵程度の不純物濃度で、基板２上にｎ^- 型のエ
ピタキシャル成長層１７を成長させる（図１(a) 参
照）。さらに、前記埋込パターニングと同様の方法によ
り、分離すべき領域に開孔を有するマスクを形成する。
そして、この状態でｐ型不純物を熱拡散することによ
り、エピタキシャル成長層１７を分離するｐ⁺ 型のアイ
ソレート層２９を形成する。このアイソレート層２９は
基板２の深さにまで達する。

【００３１】続いて、酸化膜をいったん剥離した後、前
記埋込パターニングと同様の方法により、再び全面に酸
化膜を形成する。そして、この酸化膜をフォトレジスト
を用いてエッチングすることにより、静電誘導トランジ
スタ３となるべき領域内に開孔３１ａを有するマスク３
１を形成する。この後、フォトレジストを除去した後、
ｎ型不純物を熱拡散させる。その結果、静電誘導トラン
ジスタ３となるべき領域に、ドレイン層１１の深さにま
で達するドレインコンタクト層１６が形成される（図１
(b) 参照）。

【００３２】同様の方法により、酸化膜の剥離、酸化膜
の再形成及びフォトレジストを用いて、所定領域に開孔
３２ａを有するマスク３２を形成する。なお、前記開孔
３２ａは、チャネル層１３及び低濃度ドレイン拡散層２
５が形成されるべき部位に対応している。この後、開孔
３２ａに対して不純物イオンを打込み、フォトレジスト
を除去して、熱拡散を行なう。その結果、静電誘導トラ
ンジスタ３となるべき領域には、ｐ^- 型のチャネル層１
３が形成される（図１(c) 参照）。同時に、ＭＯＳ型電
解効果トランジスタ４となるべき領域には、ｐ^- 型の低
濃度ドレイン拡散層２５が形成される。本実施形態で
は、これらの層１３，２５は２μm 〜３μm 程度の深さ
に形成される。また、両層１３，２５の不純物濃度分布
は当然に等しくなる。

【００３３】次に、上記のようなチャネル層形成工程に
続いて、ゲート層形成工程を実施する。同様の方法によ
りフォトレジストを用いて、所定領域に開孔３３ａを有
する別のマスク３３を形成する。なお、前記開孔３３ａ
は、ゲート層１２、高濃度ドレイン拡散層２３及び高濃
度ソース拡散層２４が形成されるべき部位に対応してい
る。この後、開孔３３ａに対して不純物イオンを打込
み、フォトレジストを除去して、熱拡散を行なう。その
結果、静電誘導トランジスタ３となるべき領域には、ｐ
⁺ 型のゲート層１２が形成される（図２(a) 参照）。ゲ
ート層１２は前記チャネル層１３に隣接した状態でその
周囲を取り囲んでいる。同時に、ＭＯＳ型電解効果トラ
ンジスタ４となるべき領域には、ｐ⁺ 型の高濃度ドレイ
ン拡散層２３及び高濃度ソース拡散層２４が形成され
る。本実施形態では、これらの層１２，２３，２４は２
μm 〜４μm 程度の深さに形成される。即ち、前記チャ
ネル層形成工程における打込拡散の深さは、ゲート層形
成工程における打込拡散の深さよりもいくぶん浅く設定
されている。また、各層１２，２３，２４の不純物濃度
分布は当然に等しくなる。

【００３４】次に、フィールド酸化を行うことによっ
て、より厚いフィールド酸化膜２６を形成する。そし
て、このフィールド酸化膜２６上に所定領域に開孔を有
するマスクを形成したうえでエッチングを行い、フィー
ルド酸化膜２６を除去する。さらに、フィールド酸化膜
２６を除去した領域の表面に、ゲート酸化膜２２を形成
する。

【００３５】次に、所定のマスクを形成しかつエッチン
グを行なうことにより、ｐ^- 型のチャネル層１３の上部
でフィールド酸化膜２６を選択的に除去する。この状態
で、ＣＶＤ法によりポリシリコンを一様に成長させる。
次に、ポリシリコンをエッチングによって選択的に除去
し、ＭＯＳ型電解効果トランジスタ４のゲート層２１
と、ｐ^- 型チャネル層１３に接続するソースポリシリコ
ン層１５とを同時に形成する（図２(c) 参照）。

【００３６】その後、ｎ型不純物を全面にイオン打込み
をする。このときのイオン打込み加速エネルギーは、上
記のｎ型不純物が上記各ポリシリコン層（ソースポリシ
リコン層１５等）を通過することができ、かつそのポリ
シリコン層を通過した上記のｎ型不純物がゲート酸化膜
２２をできない程度の大きさである。また、その加速エ
ネルギーで打込まれた上記ｎ型不純物は、フィールド酸
化膜２６を通過することはできない。その結果、ソース
ポリシリコン層１５を通過したｎ型不純物がチャネル層
１３の表面部に注入される。そして、熱拡散を行うこと
により、チャネル層１３の表面部にｎ⁺ のソース層１４
が形成される。

【００３７】この後、ＰＳＧ（リンシリケートガラス）
等の層間絶縁膜２７を一様に形成する。次いで、層間絶
縁膜２７及びフィールド酸化膜２６にコンタクトホール
を形成したうえで、ＡｌまたはＡｌ−Ｓｉ配線２８を形
成し、さらに図示しないパッシベーション膜を形成す
る。その結果、図３の半導体装置１を得ることができ
る。

【００３８】さて、次に本実施形態において特徴的な作
用効果を列挙する。 （イ）この実施形態の半導体装置１には、高濃度ドレイ
ン拡散層２３のチャネル部位側に隣接するようにして低
濃度ドレイン拡散層２５が形成されることにより、好適
なＬＤＤ構造が構成されている。このため、高濃度ソー
ス拡散層２４と高濃度ドレイン拡散層２３との間にある
チャネル部位への電解の集中が確実に緩和される。それ
ゆえ、耐圧性に優れた半導体装置１とすることができ
る。

【００３９】（ロ）本実施形態の製造方法では、静電誘
導トランジスタ３のゲート層形成工程において高濃度ソ
ース拡散層２４及び高濃度ドレイン拡散層２３が同時に
形成され、チャネル層形成工程において低濃度ドレイン
拡散層２５が同時に形成されることを特徴とする。従っ
て、ＬＤＤ構造における低濃度ドレイン拡散層２５の大
きさＬの値は、ゲート層形成工程やチャネル層形成工程
で用いられるマスク３２，３３の開孔３２ａ，３３ａの
設計値により決定されることになる。ゆえに、従来方法
とは異なり、装置の条件等によりＬの値が決まるわけで
はない。よって、この方法によると、静電誘導トランジ
スタ３の特性変化を伴うことなく、Ｌの値を設計上自由
に変更することができる。その結果、いろいろな耐圧性
の半導体装置１を作製することが可能となる。

【００４０】（ハ）本実施形態の製造方法では、チャネ
ル層形成工程はゲート層形成工程よりも前に実施される
ため、低濃度ドレイン拡散層２５が形成された後に高濃
度ソース拡散層２４及び高濃度ドレイン拡散層２３が形
成される。換言すると、打込み・熱拡散される不純物イ
オンの濃度は、後工程になるほど高くなる。このため、
チャネル層形成工程をゲート層形成工程よりも後に実施
する場合に比べて、低濃度ドレイン拡散層２５の形成精
度が高くなる。

【００４１】（ニ）本実施形態の製造方法では、チャネ
ル層形成工程における打込拡散の深さをゲート層形成工
程のそれに比べて浅く設定している。このため、低濃度
ドレイン拡散層２５は、高濃度ソース拡散層２４及び高
濃度ドレイン拡散層２３に比べて浅くなる。従って、Ｌ
ＤＤ構造として最小限必要な領域のみに低濃度ドレイン
拡散層２５を形成することができ、コスト性や生産性の
悪化も防止することができる。

【００４２】なお、本発明は上記実施形態のみに限定さ
れることはなく、例えば次のような形態に変更すること
が可能である。 ◎例えば、ｎ型の半導体基板を用いかつそれにｐ型のエ
ピタキシャル成長層を形成して、ｎ型のＭＯＳ型電解効
果トランジスタ４を有する半導体装置を製造することも
勿論可能である。

【００４３】◎前記チャネル層形成工程は前記ベース層
形成工程よりも後に実施されてもよい。ただし、形成精
度のことを鑑みると、実施形態の方法のほうが好ましい
といえる。

【００４４】◎マスク３１，３２，３３を形成する際、
フォトレジスト以外のレジスト、例えば熱硬化性のレジ
スト等を使用してもよい。また、レジストに対して開孔
３１ａ，３２ａ，３３ａを形成するにあたって、例えば
レーザ等を利用することも可能である。

【００４５】◎ＬＤＤ構造における低濃度ドレイン拡散
層２５の深さは、高濃度ソース拡散層２４や高濃度ドレ
イン拡散層２３の深さと同じであってもよく、さらには
それより深くてもよい。

【００４６】ここで、特許請求の範囲に記載された技術
的思想のほかに、前述した実施形態によって把握される
技術的思想をその効果とともに以下に列挙する。 （１） 請求項８において、前記低濃度ドレイン拡散層
の深さは、前記高濃度ソース・ドレイン拡散層の深さよ
りも浅く設定されていることを特徴とする半導体装置。
この構成であると、コスト性や生産性の高い半導体装置
とすることができる。

【００４７】（２） 請求項８において、前記第１導電
型の半導体層は半導体基板に形成されたｎ型半導体から
なり、前記第１導電型のソースまたはエミッタ層及びド
レインまたはコレクタ層はｎ型半導体からなることを特
徴とする半導体装置。

【００４８】（３） 高濃度ソース・ドレイン拡散層と
低濃度ドレイン拡散層とからなるＬＤＤ構造を有するＭ
ＯＳ型電解効果トランジスタと、静電誘導トランジスタ
とが同じ半導体層に形成された半導体装置を製造する方
法において、前記高濃度ソース・ドレイン拡散層を前記
静電誘導トランジスタのゲートまたはベース層形成工程
にて同時に形成するとともに、前記低濃度ドレイン拡散
層を同静電誘導トランジスタのチャネル層形成工程にて
同時に形成することを特徴とする半導体装置の製造方
法。この方法であると、ＬＤＤ構造における低濃度ドレ
イン拡散層の大きさを、他のトランジスタの特性変化を
伴うことなく設計上自由に変更することができる。

【００４９】なお、本明細書中において使用した技術用
語を次のように定義する。 「パッシベーション膜： 半導体表面を保護する絶縁性
の膜であって、例えばシリコンなどの金属の酸化物や窒
化物からなる膜や、ＰＳＧやＢＳＧ等といったガラスの
膜、さらにはそれらを積層してなる複合膜をいう。」

【００５０】

【発明の効果】以上詳述したように、請求項１〜７に記
載の発明によれば、ＬＤＤ構造における低濃度ドレイン
拡散層の大きさを、他のトランジスタの特性変化を伴う
ことなく設計上自由に変更することができる半導体装置
の製造方法を提供することができる。

【００５１】特に、請求項４に記載の発明によれば、比
較的低濃度ドレイン拡散層の形成精度が高くなる。ま
た、請求項５に記載の発明によれば、最小限必要な領域
のみに低濃度ドレイン拡散層を形成することができるた
め、コスト性や生産性の悪化も防止することができる。

【００５２】請求項８に記載の発明によれば、ＬＤＤ構
造があることによって耐圧性に優れた半導体装置を提供
することができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は、実施形態の半導体装置の製
造方法を説明するための概略断面図。

【図２】（ａ）〜（ｃ）は、実施形態の半導体装置の製
造方法を説明するための概略断面図。

【図３】実施形態の半導体装置を示す概略断面図。

【図４】ＬＤＤ構造を有しない従来の半導体装置の製造
方法を説明するための概略断面図。

【図５】（ａ）〜（ｃ）は、ＬＤＤ構造を有する従来の
半導体装置の製造方法を説明するための概略断面図。

【符号の説明】

１…半導体装置、２…半導体基板、３…静電誘導トラン
ジスタ、４…ＭＯＳ型電解効果トランジスタ、１１…ド
レインまたはコレクタ層、１２…ゲートまたはベース
層、１３…チャネル層、１４…ソースまたはエミッタ
層、１７…半導体層としてのエピタキシャル成長層、２
３，２４…高濃度ソース・ドレイン拡散層、２５…低濃
度ドレイン拡散層、３２，３３…マスク、３２ａ，３３
ａ…開孔。

Claims (8)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体層に高濃度ソース・ド
   レイン拡散層とそれに隣接する低濃度ドレイン拡散層と
   からなるＬＤＤ構造を有するＭＯＳ型電解効果トランジ
   スタが形成されるとともに、前記半導体層に第１導電型
   のソースまたはエミッタ層及びドレインまたはコレクタ
   層と、低濃度の第２導電型拡散層からなるチャネル層
   と、高濃度の第２導電型拡散層からなるゲートまたはベ
   ース層とを有するトランジスタが形成された半導体装置
   を製造する方法において、 前記トランジスタの前記ゲートまたはベース層と同じ不
   純物濃度分布である前記高濃度ソース・ドレイン拡散層
   を、同トランジスタのゲートまたはベース層形成工程に
   て同時に形成するとともに、前記チャネル層と同じ不純
   物濃度分布である前記低濃度ドレイン拡散層を、前記チ
   ャネル層形成工程にて同時に形成することを特徴とする
   半導体装置の製造方法。
2. 【請求項２】前記チャネル層形成工程では、前記半導体
   層上の酸化膜をエッチングすることにより、前記チャネ
   ル層及び前記低濃度ドレイン拡散層が形成されるべき部
   位に開孔を有するマスクを形成した後、前記開孔形成部
   位に不純物を打ち込みかつそれを熱拡散させることを特
   徴とする請求項１に記載の半導体装置の製造方法。
3. 【請求項３】前記ゲートまたはベース層形成工程は、前
   記半導体層上の酸化膜をエッチングすることにより、前
   記ゲートまたはベース層及び前記高濃度ソース・ドレイ
   ン拡散層が形成されるべき部位に開孔を有するマスクを
   形成した後、前記開孔形成部位に不純物を打ち込みかつ
   それを熱拡散させることを特徴とする請求項１または２
   に記載の半導体装置の製造方法。
4. 【請求項４】前記チャネル層形成工程は前記ゲートまた
   はベース層形成工程よりも前に実施されることを特徴と
   する請求項１乃至３のいずれか１項に記載の半導体装置
   の製造方法。
5. 【請求項５】前記チャネル層形成工程における打込拡散
   の深さは、前記ゲートまたはベース層形成工程における
   打込拡散の深さよりも浅く設定されていることを特徴と
   する請求項１乃至４のいずれか１項に記載の半導体装置
   の製造方法。
6. 【請求項６】前記第１導電型の半導体層は半導体基板上
   に形成されたｎ型半導体からなり、前記第１導電型のソ
   ースまたはエミッタ層及びドレインまたはコレクタ層は
   ｎ型半導体からなることを特徴とする請求項１乃至５の
   いずれか１項に記載の半導体装置の製造方法。
7. 【請求項７】前記トランジスタは静電誘導トランジスタ
   であることを特徴とする請求項１乃至６のいずれか１項
   に記載の半導体装置の製造方法。
8. 【請求項８】第１の導電型の半導体層に第１導電型のソ
   ースまたはエミッタ層及びドレインまたはコレクタ層
   と、低濃度の第２導電型拡散層からなるチャネル層と、
   高濃度の第２導電型拡散層からなるゲートまたはベース
   層とを有するトランジスタが形成され、かつ、前記ゲー
   トまたはベース層と同じ不純物濃度分布である高濃度ソ
   ース・ドレイン拡散層と、その高濃度ソース・ドレイン
   拡散層に隣接するとともに前記チャネル層と同じ不純物
   濃度分布である低濃度ドレイン拡散層とからなるＬＤＤ
   構造を有するＭＯＳ型電解効果トランジスタが前記半導
   体層に形成された半導体装置。