DE102011088306A1

DE102011088306A1 - Vertikales Speicherbauelement

Info

Publication number: DE102011088306A1
Application number: DE102011088306A
Authority: DE
Inventors: Ju-Young Lim; Woon-kyung Lee; Jae-Joo Shim; Hui-chang Moon; Sung-Min Hwang
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2011-02-01
Filing date: 2011-12-12
Publication date: 2012-08-02
Also published as: KR20120089127A; CN102623456A; US8836020B2; US20120193705A1; CN102623456B; KR101834930B1

Abstract

Die Erfindung bezieht sich auf ein vertikales Speicherbauelement insbesondere ein vertikales nicht-flüchtiges Speicherbauelement. Ein vertikales Speicherbauelement gemäß der Erfindung beinhaltet ein Substrat (100), eine Dummy-Struktur (110), die auf dem Substrat nahe einer Kante eines Zellenfeldbereichs angeordnet ist, sowie eine Mehrzahl von vertikal gestapelten leitfähigen Leitungen (150) auf dem Substrat, welche die Dummy-Struktur bedeckt und an einer Kreuzung mit der Dummy-Struktur eine Oberflachenvariation (S) aufweist, die eine Position der Barunterliegenden Dummy-Struktur anzeigt. Verwendung in der Halbleiterspeichertechnologie.

Description

Die Erfindung bezieht sich auf ein vertikales Speicherbauelement, insbesondere auf ein vertikales nicht-flüchtiges Speicherbauelement.
Es gibt eine fortdauernde Anforderung an elektronische Produkte, kleiner zu sein und mehr Daten zu verarbeiten. Demgemäß gibt es eine entsprechende Forderung, den Grad an Integration von Halbleiterspeicherbauelementen zu erhöhen, die in derartigen elektronischen Produkten verwendet werden. Eine Technik zur Erhöhung des Grades an Integration von nicht-flüchtigen Halbleiterspeicherbauelementen besteht darin, eine vertikale Transistorstruktur anstelle der herkömmlichen zweidimensionalen Transistorstruktur einzusetzen. Der Ausdruck vertikales Speicherbauelement, wie er hierin verwendet wird, meint somit ein Speicherbauelement mit einer vertikalen Anordnung von Elementen desselben, wie Speicherzellen und Komponenten derselben.
Der Erfindung liegt als technisches Problem die Bereitstellung eines vertikalen Speicherbauelements mit einer Struktur zugrunde, die mit vergleichsweise hoher Genauigkeit und Zuverlässigkeit hergestellt werden kann.
Die Erfindung löst dieses Problem durch die Bereitstellung eines vertikalen Speicherbauelements mit den Merkmalen des Anspruchs 1 oder 10. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Die Mehrzahl von leitfähigen Leitungen kann sich in einer ersten Richtung erstrecken, und die Ausdehnungsrichtung variiert auf der Dummy-Struktur zu einer vorgegebenen Richtung zwischen der ersten Richtung und einer zweiten Richtung senkrecht zu dem Substrat.
Die Mehrzahl von leitfähigen Leitungen kann einen gebogenen Bereich, der in Richtung der zweiten Richtung gebogen ist, auf der Dummy-Struktur beinhalten.
Der gebogene Bereich kann einen vertieften Bereich mit einer Mitte beinhalten, welche die gleiche ist wie eine Mitte der Dummy-Struktur.
Die Dummy-Struktur kann sich in einer dritten Richtung senkrecht zu der ersten Richtung und der zweiten Richtung erstrecken.
Die Dummy-Struktur kann ein Graben für Messungen sein, der in dem Substrat ausgebildet ist und als ein Referenzpunkt für Messpositionen von Anschlussbereichen der Mehrzahl von leitfähigen Leitungen fungiert.
Der Verbindungsbereich kann eine Mehrzahl von gestuften Bereichen beinhalten, die gebildet werden, indem bewirkt wird, dass sich Anschlussbereiche der leitfähigen Leitungen, die untere Leitungen sind, länger erstrecken als Anschlussbereiche der leitfähigen Leitungen, die obere Leitungen sind, wobei die Mehrzahl von gestuften Bereichen Bereiche der leitfähigen Leitungen um vorgegebene Längen freilegt.
Die vertikalen nicht-flüchtigen Speicherbauelemente können des Weiteren Kontaktstifte beinhalten, die in den Bereichen der leitfähigen Leitungen ausgebildet sind, die durch die Mehrzahl von gestuften Bereichen freigelegt sind, und die leitfähigen Leitungen mit peripheren Schaltkreisen verbinden.
Das vertikale nicht-flüchtige Speicherbauelement kann des Weiteren eine Mehrzahl von Kanalbereichen beinhalten, die sich vertikal in dem Zellenfeldbereich erstrecken, wobei sich eine Mehrzahl von Speicherzellenstrings, die jeweils eine Mehrzahl von Speicherzellen und wenigstens einen Auswahltransistor beinhalten, der sich an einer Seite der Mehrzahl von Speicherzellen befindet, und die benachbart zueinander sind, vertikal auf dem Substrat entlang von Außenwänden der Mehrzahl von Kanalbereichen erstreckt.
Die Mehrzahl von leitfähigen Leitungen können Gateleitungen der Mehrzahl von Speicherzellen und des wenigstens einen Auswahltransistors sein.
Die Erfindung stellt des Weiteren ein Verfahren zur Herstellung eines vertikalen Speicherbauelements bereit, welches das Bilden einer Dummy-Struktur auf oder in einem Substrat nahe einer Grenze eines Verbindungsbereichs und das Bilden einer Mehrzahl von vertikal gestapelten leitfähigen Schichten mit dazwischen eingefügten isolierenden Schichten auf dem Substrat und das Bedecken der Dummy-Struktur beinhaltet, um so eine Oberflächenvariation in wenigstens einer obersten der gestapelten leitfähigen Schichten und isolierenden Schichten zu bilden. Die gestapelten leitfähigen Schichten und isolierenden Schichten werden unter Verwendung der Oberflächenvariation als Referenz strukturiert, um eine Mehrzahl von vertikal gestapelten leitfähigen Gateleitungen und dazwischen eingefügten isolierenden Schichten zu bilden. Die Dummy-Struktur kann einen Graben beinhalten, und die Oberflächenvariation kann eine Einbuchtung beinhalten. Ein Strukturieren der gestapelten leitfähigen Schichten und isolierenden Schichten unter Verwendung der Oberflächenvariation als Referenz zur Bildung einer Mehrzahl von vertikal gestapelten leitfähigen Gateleitungen und dazwischen eingefügten isolierenden Schichten kann ein Bilden von gestuften Abschlüssen der leitfähigen Gateleitungen in dem Verbindungsbereich unter Verwendung der Oberflachenvariation als Referenz beinhalten. Ein Speicherzellenstring kann gebildet werden, wobei der Speicherzellenstring einen Kanalbereich beinhaltet, der sich vertikal von dem Substrat aus erstreckt, und kann von der Mehrzahl von leitfähigen Gateleitungen gesteuert werden.
Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen gezeigt, in denen:
1 ein Ersatzschaltbild eines Speicherzellenfeldes eines nichtflüchtigen Speicherbauelements ist,
2 ein Ersatzschaltbild eines Speicherzellenstrings eines nichtflüchtigen Speicherbauelements ist,
3 eine Draufsicht ist, die eine Struktur eines nicht-flüchtigen Speicherbauelements darstellt,
4 eine perspektivische Ansicht ist, welche die Struktur von 3 entlang einer Linie I-I' von 3 darstellt,
5A bis 5I Querschnittansichten zur Erläuterung eines Verfahrens zur Herstellung des nicht-flüchtigen Speicherbauelements von 4 sind,
6A bis 6C Querschnittansichten zur Erläuterung eines weiteren Aspekts eines Verfahrens zur Herstellung des nicht-flüchtigen Speicherbauelements von 4 sind,
7 eine Querschnittansicht ist, die eine Struktur eines weiteren nicht-flüchtigen Speicherbauelements darstellt,
8 eine Querschnittansicht ist, die eine Struktur eines weiteren nicht-flüchtigen Speicherbauelements darstellt,
9 eine perspektivische Ansicht ist, die eine Struktur eines weiteren nicht-flüchtigen Speicherbauelements darstellt, und
10 ein Blockdiagramm eines weiteren nicht-flüchtigen Speicherbauelements ist.
Nunmehr wird die Erfindung unter Bezugnahme auf die begleitenden Zeichnungen vollständiger beschrieben, in denen beispielhafte Ausführungsformen gezeigt sind. Variationen von den Formen der Darstellungen als ein Ergebnis zum Beispiel von Herstellungstechniken und/oder Herstellungstoleranzen sind zu erwarten. So sind exemplarische Ausführungsformen nicht als beschränkt auf die speziellen, hierin dargestellten Formen von Bereichen gedacht, sondern können Abweichungen der Formen beinhalten, die zum Beispiel aus der Herstellung resultieren. In den Zeichnungen bezeichnen gleiche Bezugszeichen gleiche Elemente.
1 stellt ein Speicherzellenfeld 10 eines nicht-flüchtigen Speicherbauelements gemäß einer Ausführungsform der Erfindung dar, nämlich ein vertikales NAND-Flashspeicherbauelement mit einer vertikalen Kanalstruktur. Bezugnehmend auf 1 beinhaltet das Speicherzellenfeld 10 eine Mehrzahl von Speicherzellenstrings 11. Jeder der Mehrzahl von Speicherzellenstrings 11 besitzt eine vertikale Struktur, die sich in einer vertikalen Richtung (das heißt einer z-Richtung) senkrecht zu Richtungen (das heißt x- und y-Richtungen) erstreckt, in denen sich eine Hauptoberfläche eines Substrats (nicht gezeigt) erstreckt (im Folgenden als Ausdehnungsrichtungen bezeichnet). Die Mehrzahl von Speicherzellenstrings 11 kann einen Speicherzellenblock 13 bilden.
Jeder der Mehrzahl von Speicherzellenstrings 11 beinhaltet eine Mehrzahl von Speicherzellen MC1 bis MCn, einen Stringauswahltransistor SST und einen Masseauswahltransistor GST. In jedem der Speicherzellenstrings 11 sind der Masseauswahltransistor GST, die Mehrzahl von Speicherzellen MC1 bis MCn und der Stringauswahltransistor SST in der vertikalen Richtung (das heißt der z-Richtung) seriell angeordnet. Die Mehrzahl von Speicherzellen MC1 bis MCn speichert Daten. Eine Mehrzahl von Wortleitungen WL1 bis WLn ist mit je einer der Speicherzellen MC1 bis MCn gekoppelt, um die Speicherzellen MC1 bis MCn zu steuern. Die Anzahl der Mehrzahl von Speicherzellen MC1 bis MCn ist gemäß einer Kapazität des nicht-flüchtigen Speicherbauelements geeignet festgelegt.
Eine Mehrzahl von Bitleitungen BL1 bis BLm, die sich in der y-Richtung erstrecken, ist mit ersten Enden der Speicherzellenstrings 11 verbunden, die in ersten bis m-ten Spalten des Speicherzellenblocks 13 angeordnet sind, zum Beispiel mit einer Drainseite des Stringauswahltransistors SST. Außerdem ist eine gemeinsame Sourceleitung CSL mit anderen Enden der Speicherzellenstrings 11 verbunden, zum Beispiel mit einer Sourceseite des Masseauswahltransistors GST.
Die Wortleitungen WL1 bis WLn, die sich in der x-Richtung erstrecken, sind gemeinsam mit Gates der Speicherzellen MC1 bis MCn der Mehrzahl von Speicherzellenstrings 11 verbunden. In der Mehrzahl von Speicherzellen MC1 bis MCn werden Daten programmiert, gelesen oder gelöscht, wenn die Wortleitungen WL1 bis WLn angesteuert werden.
Der Stringauswahltransistor SST in jedem der Speicherzellenstrings 11 ist zwischen den Bitleitungen BL1 bis BLm und den Speicherzellen MC1 bis MCn angeordnet. In dem Speicherzellenblock 13 steuert jeder Stringauswahltransistor SST eine Datenübertragung zwischen der Mehrzahl von Bitleitungen BL1 bis BLm und der Mehrzahl von Speicherzellen MC1 bis MCn in Reaktion auf eine Stringauswahlleitung SSL, die mit einem Gate des Stringauswahltransistors SST verbunden ist.
Der Masseauswahltransistor GST ist zwischen der Mehrzahl von Speicherzellen MC1 bis MCn und der gemeinsamen Sourceleitung CSL angeordnet. In dem Speicherzellenblock 13 steuert jeder Masseauswahltransistor GST eine Datenübertragung zwischen der Mehrzahl von Speicherzellen MC1 bis MCn und der gemeinsamen Sourceleitung CSL in Reaktion auf eine Masseauswahlleitung GSL, die mit einem Gate des Masseauswahltransistors GST verbunden ist.
2 stellt einen Speicherzellenstring eines nicht-flüchtigen Speicherbauelements dar, nämlich eines Speicherzellenstrings 11A, der in einem vertikalen NAND-Flashspeicherbauelement mit einer vertikalen Kanalstruktur enthalten ist, wie jener von 1. In den 1 und 2 sind gleiche Elemente mit den gleichen Bezugszeichen bezeichnet, und somit ist eine detaillierte wiederholte Erläuterung derselben unter Bezugnahme auf 2 angesichts der vorstehenden Beschreibung unter Bezugnahme auf 1 nicht notwendig.
In 1 ist der Stringauswahltransistor SST ein einzelner Transistor. In 2 sind jedoch zwei Stringauswahltransistoren SST1 und SST2 seriell zwischen einer Bitleitung BL und den Speicherzellen MC1 bis MCn angeordnet. Die Stringauswahlleitung SSL ist gemeinsam mit Gates der Stringauswahltransistoren SST1 und SST2 verbunden. Die Stringauswahlleitung SSL kann eine einer Mehrzahl von Stringauswahlleitungen in einem Block von Speicherzellen sein, ähnlich der ersten Stringauswahlleitung SSL1 und der zweiten Stringauswahlleitung SSL2 von
1.
Außerdem ist in 1 der Masseauswahltransistor GST ein einzelner Transistor. In 2 sind jedoch zwei Masseauswahltransistoren GST1 und GST2 seriell zwischen der Mehrzahl von Speicherzellen MC1 bis MCn und der gemeinsamen Sourceleitung CSL angeordnet. Die Masseauswahlleitung GSL ist gemeinsam mit Gates der Masseauswahltransistoren GST1 und GST2 verbunden. Die Masseauswahlleitung GSL kann eine einer Mehrzahl von Masseauswahlleitungen in einem Block von Speicherzellen sein, ähnlich der ersten Masseauswahlleitung GSL1 und der zweiten Masseauswahlleitung GSL2 von 1. In ähnlicher Weise kann die Bitleitung BL irgendeiner einer Mehrzahl von Bitleitungen des Speicherzellenblocks entsprechen, ähnlich den Bitleitungen 811 bis BLm von 1.
3 stellt eine Struktur eines nicht-flüchtigen Speicherbauelements 100 gemäß der Erfindung dar. Bezugnehmend auf 3 beinhaltet das nicht-flüchtige Speicherbauelement 100 einen Zellenfeldbereich C, einen Verbindungsbereich D und einen peripheren Schaltkreisbereich (nicht gezeigt) außerhalb des Verbindungsbereichs D.
In dem Zellenfeldbereich C ist eine Mehrzahl von Speicherzellen, von Bitleitungen 190, die mit den Speicherzellen elektrisch verbunden sind, und Gateleitungen 151 bis 158 (kollektiv mit 150 bezeichnet) angeordnet. Da die Gateleitungen 150 ein leitfähiges Material beinhalten, können die Gateleitungen 150 als leitfähige Leitungen bezeichnet werden. Die Gateleitungen 150 können sich in einer x-Richtung erstrecken, und die Bitleitungen 190 können sich in einer y-Richtung erstrecken, die senkrecht zu der x-Richtung ist. In dem Zellenfeldbereich C ist eine Mehrzahl von Kanalbereichen 130 in einer Zickzack-Weise angeordnet, und die Kanalbereiche 130 sind mit den Bitleitungen 190 elektrisch verbunden. In dem Zellenfeldbereich C benachbart zu dem Verbindungsbereich D erstreckt sich ein erster Dummy-Graben 110 parallel zu den Bitleitungen 190.
Der Verbindungsbereich D ist zwischen dem Zellenfeldbereich C und dem peripheren Schaltkreisbereich (nicht gezeigt) ausgebildet. Die Gateleitungen 150 erstrecken sich von dem Zellenfeldbereich C in den Verbindungsbereich D, und die Gateleitungen 150 erstrecken sich derart, dass eine Ausdehnungslänge einer gegebenen der Gateleitungen 150 um eine vorgegebene Länge L1 kürzer als eine Ausdehnungslänge einer nächsten unteren Gateleitung 150 ist, von einer untersten Schicht 151 bis zu einer obersten Schicht 157 in einer gestuften Weise. Eine Verdrahtungsstruktur für eine elektrische Verbindung der Gateleitungen 150 und des peripheren Schaltkreisbereichs beinhaltet integrierte Wortleitungen 221 bis 228 (kollektiv mit 220 bezeichnet) und Kontaktstifte 210 bis 208 (kollektiv mit 200 bezeichnet). An einer Seite des Verbindungsbereichs D entgegengesetzt zu einer Seite des Verbindungsbereichs D, welche den Zellenfeldbereich C kontaktiert, ist ein zweiter Dummy-Graben 210 auf einer Kante des Verbindungsbereichs D ausgebildet, der sich parallel zu dem ersten Dummy-Graben 110 erstreckt.
Der periphere Schaltkreisbereich ist außerhalb des Verbindungsbereichs D angeordnet. In dem peripheren Schaltkreisbereich sind Schaltkreise zum Treiben der Speicherzellen und Schaltkreise zum Lesen von in den Speicherzellen gespeicherter Information angeordnet.
Das nicht-flüchtige Speicherbauelement 100 beinhaltet somit einen oder mehrere Dummy-Gräben, das heißt den ersten und zweiten Dummy-Graben 110 und 210, die in dem Zellenfeldbereich C angrenzend an den Verbindungsbereich D und/oder in dem Verbindungsbereich D angrenzend an den peripheren Schaltkreisbereich angeordnet sind. Der erste und zweite Dummy-Graben 110 und 210 können für Messungen verwendet werden. Wenn Anschlussbereiche der Gateleitungen 150 gebildet werden, die sich mit unterschiedlichen Längen erstrecken, können demgemäß Positionen der Anschlussbereiche durch Messen von Abständen unter Verwendung des ersten und zweiten Dummy-Grabens 110 und 210 als Referenzpunkte präzise gesteuert werden. Außerdem können die Gateleitungen 150 nachfolgend ohne schlechten Kontakt mit den Kontaktstiften 200 verbunden werden.
4 stellt eine Struktur eines nicht-flüchtigen Speicherbauelements 1000 gemäß der Erfindung dar, speziell einen Bereich, der einer Linie I-I' von 3 entspricht. In 4 sind eventuell einige Komponenten, die den Speicherzellenstring von 2 bilden, nicht gezeigt. Zum Beispiel ist die Bitleitung des Speicherzellenstrings nicht gezeigt.
Bezugnehmend auf 4 beinhaltet das nicht-flüchtige Speicherbauelement 1000 den Zellenfeldbereich C und den Verbindungsbereich D. Der Zellenfeldbereich C beinhaltet die auf dem Substrat 100 angeordneten Kanalbereiche 130 und eine Mehrzahl von Speicherzellenstrings, die entlang Seitenwänden der Kanalbereiche 130 angeordnet sind. Die Mehrzahl von Speicherzellenstrings ist in einer x-Richtung entlang Umfängen der Kanalbereiche 130 angeordnet, die in der x-Richtung angeordnet sind. Speicherzellenstrings ähnlich dem String 11A von 2 erstrecken sich in einer z-Richtung von dem Substrat 100 aus entlang der Seitenwände des Kanalbereichs 130. Jeder der Speicherzellenstrings beinhaltet zwei Masseauswahltransistoren GST1 und GST2, eine Mehrzahl von Speicherzellen MC1, MC2, MC3 und MC4 sowie zwei Stringauswahltransistoren SST1 und SST2, wie in 2 gezeigt.
Das Substrat 100 weist eine Hauptoberfläche auf, die sich in der x-Richtung und einer y-Richtung erstreckt. Das Substrat 100 beinhaltet ein Halbleitermaterial, zum Beispiel einen Halbleiter der Gruppe IV, einen Verbindungshalbleiter der Gruppe III–V oder einen Oxidhalbleiter der Gruppe II–VI. Zum Beispiel kann der Halbleiter der Gruppe IV Silicium, Germanium oder Silicium-Germanium beinhalten. Das Substrat 100 kann als ein Volumenwafer oder eine Epitaxieschicht bereitgestellt sein.
Der erste Dummy-Graben 110 ist in dem Substrat 100 in dem Zellenfeldbereich C angrenzend an den Verbindungsbereich D ausgebildet. Der erste Dummy-Graben 110 erstreckt sich in der y-Richtung. Der erste Dummy-Graben 110 weist einen vorgegebenen Abstand, zum Beispiel 10 Mikrometer (μm) oder weniger, von wenigstens einem der Anschlussbereiche der Gateleitungen 150 auf, um eine Messung zu erleichtern und eine Messzuverlässigkeit zu verbessern, wenn Positionen der Endpunkte der Gateleitungen 150 mittels Verwenden des ersten Dummy-Grabens 110 als Referenzpunkt gemessen werden.
Auf dem ersten Dummy-Graben 110 sind die Gateleitungen über dem ersten Dummy-Graben 110 eingebuchtet. Speziell können die Gateleitungen 150 über dem ersten Dummy-Graben 110 im Allgemeinen in der z-Richtung in Richtung des Substrats 100 eingebuchtet sein.
In 4 weist eine Einbuchtung S in einer obersten isolierenden Schicht 169 eine gekrümmte Form auf und weist in Richtung des ersten Dummy-Grabens 110. Die Einbuchtung S kann an einer Position ausgebildet sein, die im Wesentlichen zu einer Mitte des ersten Dummy-Grabens 110 justiert ist. Die Einbuchtung S kann eine vorgegebene Tiefe aufweisen, so dass sie bei einer Messung in einer Ebene als ein Referenzpunkt erkannt wird.
Der erste Dummy-Graben 110 von 4 ist ein Beispiel für eine Struktur zum Messen von Positionen der Anschlusspositionen der Gateleitungen 150, die Erfindung ist jedoch nicht darauf beschränkt, einen Graben zur Bildung eines Messelements zu verwenden. In einigen Ausführungsformen wird zum Beispiel eine Dummy-Struktur auf einer Oberseite des Substrats 100 gebildet, was die Bildung von konvexen Bondhügeln in den Gateleitungen 150 verursacht.
Die Kanalbereiche 130 mit Säulenformen sind auf dem Substrat 100 angeordnet und erstrecken sich von dort in z-Richtung. Die Kanalbereiche 130 sind in x-Richtung und y-Richtung voneinander beabstandet und sind in einer Zickzack-Weise in x-Richtung angeordnet. Das heißt, die angrenzend aneinander in x-Richtung angeordneten Kanalbereiche 130 sind in y-Richtung versetzt angeordnet. Wenngleich die Kanalbereiche 130 in 4 in zwei Spalten versetzt sind, ist die Erfindung nicht darauf beschränkt. Zum Beispiel können die Kanalbereiche 130 derart in einer Zickzack-Weise angeordnet sein, dass sie in drei oder mehr Spalten versetzt sind. Die Kanalbereiche 130 sind zum Beispiel ringförmig ausgebildet. Die Kanalbereiche 130 sind mit dem Substrat 100 derart elektrisch verbunden, dass Unterseiten der Kanalbereiche 130 das Substrat 100 direkt kontaktieren. Die Kanalbereiche 130 können ein Halbleitermaterial wie Polysilicium oder einkristallines Silicium beinhalten. Das Halbleitermaterial kann undotiert sein oder kann einen p-leitenden oder einen n-leitenden Störstellentyp beinhalten. In den Kanalbereichen 130 sind jeweils vergrabene isolierende Schichten 170 ausgebildet.
Auf beiden Seitenflächen der Kanalbereiche 130 können in y-Richtung isolierende Bereiche (nicht gezeigt) ausgebildet sein. Unter den isolierenden Bereichen können angrenzend an die Hauptoberfläche des Substrats 100 Störstellenbereiche (nicht gezeigt) so angeordnet sein, dass sie sich in x-Richtung erstrecken und in y-Richtung voneinander beabstandet sind. Jeweilige Störstellenbereiche können zwischen Paaren von benachbarten Kanalbereichen der Kanalbereiche 130 in y-Richtung angeordnet sein. Die Störstellenbereiche können Sourcebereiche sein und können pn-Übergänge mit anderen Bereichen des Substrats 100 bilden. Die gemeinsame Sourceleitung CSL der 1 und 2 kann mit den Störstellenbereichen (nicht gezeigt) verbunden sein.
Auf Oberseiten der vergrabenen isolierenden Schichten 170 können leitfähige Schichten 193 ausgebildet und mit den Kanalbereichen 130 elektrisch verbunden sein. Die leitfähigen Schichten 193 können zum Beispiel dotiertes Polysilicium beinhalten. Die leitfähigen Schichten 193 können als Drainbereiche der Stringauswahltransistoren SST1 und SST2 wirken.
Die in y-Richtung angeordneten ersten Stringauswahltransistoren SST1 sind durch die leitfähigen Schichten 193 gemeinsam mit der Bitleitung BL (siehe 2) verbunden. Die Bitleitung (nicht gezeigt) kann eine Struktur mit einer Linienform aufweisen, die sich in y-Richtung erstreckt, und kann mittels in den leitfähigen Schichten 193 ausgebildeten Bitleitungskontaktstiften (nicht gezeigt) elektrisch verbunden sein. Außerdem sind die in y-Richtung angeordneten ersten Masseauswahltransistoren GST1 mit den an die ersten Masseauswahltransistoren angrenzenden Störstellenbereichen (nicht gezeigt) elektrisch verbunden.
Die Mehrzahl von Gateleitungen 150 ist entlang von Seitenflächen der Kanalbereiche 130 angeordnet, die von dem Substrat 100 in z-Richtung beabstandet sind. Die Gateleitungen 150 sind Gates der Masseauswahltransistoren GST1 und GST2, der Mehrzahl von Speicherzellen MC1, MC2, MC3 und MC4 sowie der Stringauswahltransistoren SST1 und SST2. Die Gateleitungen 150 können mit angrenzenden, in x-Richtung angeordneten Speicherzellenstrings gemeinsam verbunden sein. Die Gateleitungen 157 und 158 der Stringauswahltransistoren SST1 und SST2 sind mit einer Stringauswahlleitung SSL (siehe 2) verbunden. Die Gateleitungen 153, 154, 155 und 156 der Speicherzellen MC1, MC2, MC3 und MC4 sind mit jeweiligen Wortleitungen verbunden, wie den Wortleitungen WL1 bis WLn von 2. Die Gateleitungen 151 und 152 der Masseauswahltransistoren GST1 und GST2 sind mit der Masseauswahlleitung GSL (siehe 2) verbunden. Die Gateleitungen 150 können einen Metallfilm beinhalten, zum Beispiel Wolfram (W). Wenngleich in 4 nicht gezeigt, können die Gateleitungen 150 des Weiteren eine Diffusionsbarrierenschicht (nicht gezeigt) beinhalten, und die Diffusionsbarrierenschicht kann irgendein ausgewähltes Material aus der Gruppe beinhalten, die zum Beispiel aus Wolframnitrid (WN), Tantalnitrid (TaN) und Titannitrid (TiN) besteht.
Zwischen den Kanalbereichen 130 und den Gateleitungen 150 sind dielektrische Gatefilme 140 angeordnet. Wenngleich in 4 nicht gezeigt, kann jeder der dielektrischen Gatefilme 140 eine Tunnelisolationsschicht, eine Ladungsspeicherschicht und eine Blockierisolationsschicht beinhalten, die von den Kanalbereichen 130 aus sequentiell gestapelt sind.
Die Tunnelisolationsschicht tunnelt mittels Fowler-Nordheim(F-N)-Tunneln Ladungen in die Ladungsspeicherschicht. Die Tunnelisolationsschicht kann zum Beispiel ein Siliciumoxid beinhalten. Die Ladungsspeicherschicht kann eine Ladungseinfangschicht oder ein leitfähiger floatender Gatefilm sein. Zum Beispiel kann die Ladungsspeicherschicht Quantumdots oder Nanokristalle beinhalten. Die Quantumdots oder Nanokristalle können Leiter beinhalten, zum Beispiel feine Partikel aus einem Halbleiter oder einem Metall. Die Blockierisolationsschicht kann ein dielektrisches Material mit hohem k beinhalten. Hierbei bezieht sich der Ausdruck dielektrisches Material mit hohem k auf ein dielektrisches Material mit einer Dielektrizitätskonstanten, die höher als jene eines Oxidfilms ist.
Zwischen benachbarten Paaren der Gateleitungen 150 sind jeweilige der isolierenden Zwischenschichten 160 angeordnet. Die isolierenden Zwischenschichten 160 können so angeordnet sein, dass sie sich in x-Richtung erstrecken und in z-Richtung beabstandet sind, wie die Gateleitungen 150. Seitenflächen der isolierenden Zwischenschichten 160 können die Kanalbereiche 130 kontaktieren. Die isolierenden Zwischenschichten 160 können zum Beispiel ein Siliciumoxid oder ein Siliciumnitrid beinhalten.
Wenngleich in 4 vier Speicherzellen gezeigt sind, das heißt die Speicherzellen MC1, MC2, MC3 und MC4, ist die Erfindung nicht darauf beschränkt, und eine größere oder geringere Anzahl von Speicherzellen kann gemäß einer Kapazität des nicht-flüchtigen Speicherbauelements 1000 angeordnet sein. Außerdem sind die Stringauswahltransistoren SST1 und SST2 und die Masseauswahltransistoren GST1 und GST2 der Speicherzellenstrings als Paare angeordnet. Da die Anzahl der Stringauswahltransistoren SST1 und SST2 und der Masseauswahltransistoren GST1 und GST2 zwei oder mehr beträgt, kann eine Gatelänge in z-Richtung der Gateleitungen 151, 152, 157 und 158 viel kürzer sein als eine Gatelänge, wenn die Anzahl von Stringauswahltransistoren und Masseauswahltransistoren eins ist, wodurch die isolierenden Zwischenschichten 160 ohne Hohlraum gefüllt werden. Die Erfindung ist jedoch nicht darauf beschränkt, und in anderen Ausführungsformen beinhaltet jeder Speicherzellenstring einen Stringauswahltransistor SST und einen Masseauswahltransistor GST, wie in 1 gezeigt. Außerdem können der Stringauswahltransistor SST und der Masseauswahltransistor GST Strukturen aufweisen, die sich von jenen der Speicherzellen MC1, MC2, MC3 und MC4 unterscheiden.
Der Verbindungsbereich D ist ein Bereich, in dem sich die Gateleitungen 150 und die isolierenden Zwischenschichten 160 erstrecken, und beinhaltet gestufte Bereiche, die durch die Gateleitungen 150 und die isolierenden Zwischenschichten 160 gebildet sind. Die gestuften Bereiche sind derart ausgebildet, dass die Gateleitungen 150 und die isolierenden Zwischenschichten 160, die obere Schichten sind, um eine vorgegebene Länge L1 kürzer als die Gateleitungen 150 und die isolierenden Zwischenschichten 160 sind, die untere Schichten sind. Die Kontaktstifte 200 (siehe 3) zur Verbindung der integrierten Wortleitungen 220 (siehe 3) sind in den gestuften Bereichen ausgebildet.
Der zweite Dummy-Graben 210 ist an einer Außenkante des Verbindungsbereichs D angeordnet. An einer Seite des Verbindungsbereichs D entgegengesetzt zu einer Seite des Verbindungsbereichs D, der den Zellenfeldbereich C kontaktiert, kontaktiert der Verbindungsbereich D einen peripheren Schaltkreisbereich (nicht gezeigt), und der zweite Dummy-Graben 210 ist angrenzend an den peripheren Schaltkreisbereich angeordnet. Der zweite Dummy-Graben 210 kann tiefer als der erste Dummy-Graben 110 sein, die Erfindung ist jedoch nicht darauf beschränkt. In weiteren Ausführungsformen ist der zweite Dummy-Graben 210 in einem peripheren Schaltkreisbereich (nicht gezeigt) angrenzend an den Verbindungsbereich D ausgebildet. In jedem Fall weist der zweite Dummy-Graben 110 einen vorgegebenen Abstand von zum Beispiel 10 μm oder weniger von wenigstens einem der Anschlussbereiche der Gateleitungen 150 auf, das heißt von den gestuften Bereichen, um Messungen zu erleichtern und die Messzuverlässigkeit zu verbessern, wenn Positionen der Anschlussbereiche mittels Verwenden des zweiten Dummy-Grabens 210 als Referenzpunkt gemessen werden.
Der periphere Schaltkreisbereich (nicht gezeigt) kann außerhalb des Verbindungsbereichs D in x-Richtung angeordnet sein. Wenngleich in 4 nicht gezeigt, können Komponenten wie ein Transistor für hohe Spannung, ein Transistor für niedrige Spannung und ein Widerstand in dem peripheren Schaltkreisbereich ausgebildet sein.
Wenn in 4 die gestuften Bereiche der Gateleitungen 150 gebildet sind, kann eine Länge des gestuften Bereichs mittels Verwenden des ersten Dummy-Grabens 110 und des zweiten Dummy-Grabens 210 als Referenzpunkte gemessen werden. Wie für die Gateleitungen 150 dicht bei dem durch den ersten Dummy-Graben 110 gebildeten vertieften Bereich S wird ein Abstand D1 von dem vertieften Bereich S mittels Verwenden des vertieften Bereichs S als Referenzpunkt gemessen. Wie für die Gateleitungen 150 dicht bei dem zweiten Dummy-Graben 210 kann außerdem ein Abstand D2 von dem zweiten Dummy-Graben 210 mittels Verwenden des zweiten Dummy-Grabens 210 als Referenzpunkt gemessen werden. Demgemäß können die gestuften Bereiche der Gateleitungen 150 präzise gebildet sein.
Die 5A bis 5I stellen Operationen zur Herstellung des nichtflüchtigen Speicherbauelements 1000 von 4 gemäß der Erfindung dar, gezeigt im Querschnitt entlang der y-Richtung von 4. Bezugnehmend auf 5A wird der erste Dummy-Graben 110 in dem Substrat 100 gebildet. Der erste Dummy-Graben 110 kann in dem Zellenfeldbereich C angrenzend an den Verbindungsbereich D gebildet werden. Eine Tiefe, eine Breite und eine Form des ersten Dummy-Grabens 110 kann im Allgemeinen gemäß einer Struktur des nicht-flüchtigen Speicherbauelements 1000 variieren.
Auf dem Substrat 100, auf dem der erste Dummy-Graben 110 ausgebildet ist, wird alternierend eine Mehrzahl von Opferzwischenschichten 181 bis 188 (kollektiv mit 180 bezeichnet) und die Mehrzahl von isolierenden Zwischenschichten 161 bis 169 (kollektiv mit 160 bezeichnet) gebildet. Die Opferzwischenschichten 180 und die isolierenden Zwischenschichten 160 können alternierend auf dem Substrat 100 gestapelt werden, beginnend mit der ersten isolierenden Zwischenschicht 161, wie in 5A gezeigt. Aufgrund des ersten Dummy-Grabens 110 sind die Opferzwischenschichten 180 und die isolierenden Zwischenschichten 160 in Richtung des ersten Dummy-Grabens 110 eingebuchtet, und auf der neunten isolierenden Zwischenschicht 169 wird eine obere Einbuchtung S gebildet.
Die Opferzwischenschichten 180 können aus einem Material gebildet werden, das bezüglich der isolierenden Zwischenschichten 160 selektiv geätzt werden kann. Das heißt, die Opferzwischenschichten 180 können aus einem Material gebildet werden, das mit geringem oder keinem Ätzen der isolierenden Zwischenschichten 160 geätzt werden kann. Eine derartige Ätzselektivität kann sich auf ein Verhältnis einer Ätzrate, bei der die Opferzwischenschichten 180 geätzt werden, zu einer Ätzrate beziehen, bei der die isolierenden Zwischenschichten 160 geätzt werden. Zum Beispiel können die isolierenden Zwischenschichten 160 wenigstens einer von Siliciumoxidfilmen und Siliciumnitridfilmen sein, und die Opferzwischenschichten 180 können aus einem Material gebildet werden, das sich von jenem der isolierenden Zwischenschichten 160 unterscheidet und aus Siliciumfilmen, Siliciumoxidfilmen, Siliciumcarbidfilmen und Siliciumnitridfilmen ausgewählt wird.
Wie in 5A gezeigt, brauchen Dicken der isolierenden Zwischenschichten 160 nicht die gleichen zu sein. Die erste isolierende Zwischenschicht 161, die eine unterste Schicht ist, der isolierenden Zwischenschichten 160 kann eine relativ geringe Dicke aufweisen, während die neunte isolierende Zwischenschicht 169, die eine oberste Schicht ist, eine relativ große Dicke aufweisen kann. Die Dicken der isolierenden Zwischenschichten 160 und der Opferzwischenschichten 180 können jedoch auf verschiedene Weisen verändert werden, und die Anzahl von Filmen, welche die isolierenden Zwischenschichten 160 und die Opferzwischenschichten 180 bilden, kann ebenfalls auf verschiedene Weisen verändert werden.
Auf den isolierenden Zwischenschichten 160 und den Opferzwischenschichten 180 wird eine erste Maskenschicht 120a gebildet. Die erste Maskenschicht 120a ist eine Schicht zum Abtrennen der isolierenden Zwischenschichten und der Opferzwischenschichten 180 in dem Verbindungsbereich D, die sich von dem Zellenfeldbereich C aus erstrecken. Die erste Maskenschicht 120a kann zum Beispiel ein Photoresist beinhalten. Optional kann die erste Maskenschicht 120a aus einer Kompositschicht gebildet werden, die ein photosensitives Material und ein nicht-photosensitives Material beinhaltet. Die erste Maskenschicht 120a kann so gebildet werden, dass sie sich bis zu einer Position erstreckt, wo sich die zweite isolierende Zwischenschicht 162 und die erste Opferzwischenschicht 181 erstrecken. Alternativ kann die erste Maskenschicht 120a so gebildet werden, dass sie sich bis zu einer Position erstreckt, wo sich die erste isolierende Zwischenschicht 161, die zweite isolierende Zwischenschicht 162 und die erste Opferzwischenschicht 181 erstrecken. Eine Position, in der die erste Maskenschicht 120a gebildet wird, kann durch Messen eines Abstands von der durch den ersten Dummy-Graben 110 gebildeten Einbuchtung S klar erkannt werden.
Bezugnehmend auf 5B wird ein Prozess des Ätzens und Entfernens von Bereichen der isolierenden Zwischenschichten 160 und der Opferzwischenschichten 180 durchgeführt, die durch die erste Maskenschicht 120a freigelegt sind. Der Ätz- und Entfernungsprozess kann mittels anisotropen Ätzens unter Verwendung von Trockenätzen oder Nassätzen durchgeführt werden. Wenn Trockenätzen verwendet wird, kann der Ätz- und Entfernungsprozess mit einer Mehrzahl von Schritten zum sequentiellen Ätzen von Bereichen der isolierenden Zwischenschichten 160 und der Opferzwischenschichten 180 durchgeführt werden, die gestapelt sind.
Bezugnehmend auf 5C wird ein Prozess des Trimmens der ersten Maskenschicht 120a von 5B durchgeführt. Der Trimmprozess kann mittels Verwenden von Trockenätzen oder Nassätzen durchgeführt werden. Aufgrund des Trimmprozesses wird eine Kante der ersten Maskenschicht 120a entfernt, um eine zweite Maskenschicht 120b zu bilden, die eine reduzierte Fläche bedeckt. Aufgrund des Trimmprozesses kann eine Höhe der ersten Maskenschicht 120a reduziert werden. Die zweite Maskenschicht 120b wird so gebildet, dass sie sich bis zu einer Position erstreckt, wo sich die dritte isolierende Zwischenschicht 163 und die zweite Opferzwischenschicht 182 erstrecken. Eine Position, wo die zweite Maskenschicht 120b gebildet wird, kann mittels Messen eines Abstands von der durch den ersten Dummy-Graben 110 gebildeten Einbuchtung S klar erkannt werden.
Bezugnehmend auf 5D wird ein Prozess des Ätzens und Entfernens von Bereichen der isolierenden Zwischenschichten 160 und der Opferzwischenschichten 180 in der gleichen Weise wie jener in 5B verwendeten mittels Verwenden der zweiten Maskenschicht 120b von 5C durchgeführt. Der Ätz- und Entfernungsprozess kann auch bis zu der zweiten Opferzwischenschicht 182 durchgeführt werden.
Als nächstes wird ein Trimmprozess an der zweiten Maskenschicht 120b in der gleichen Weise wie jenem in 5C verwendeten durchgeführt. Demgemäß wird eine dritte Maskenschicht 120c gebildet, die eine reduzierte Fläche bedeckt und so gebildet werden kann, dass sie sich bis zu einer Position erstreckt, wo sich die vierte isolierende Zwischenschicht 164 und die dritte Opferzwischenschicht 183 erstrecken.
In der gleichen Weise wie jener unter Bezugnahme auf die 5B bis 5D beschriebenen werden ein Prozess des Entfernens von Bereichen der isolierenden Zwischenschichten 160 und der Opferzwischenschichten 180 sowie ein Prozess des Trimmens der dritten Maskenschicht 120c wiederholt durchgeführt. Unter Verwendung dieses Prozesses werden die isolierenden Zwischenschichten 160 und die Opferzwischenschichten 180 mit gestuften Bereichen gebildet, wie in 5E gezeigt. Der Trimmprozess ist ein Prozess des Entfernens der Maskenschichten 120a, 120b und 120c um eine vorgegebene Länge unter gegebenen Ätzbedingungen. Da die isolierenden Zwischenschichten 160 und die Opferzwischenschichten 180 mittels Verwenden der Maskenschichten 120a, 120b und 120c wiederholt um die vorgegebene Länge entfernt werden, sind Positionen der gestuften Bereiche gemäß Positionen von unteren Schichten in Relation festgelegt. Demgemäß kann es schwierig sein, absolute Positionen der gestuften Bereiche zu steuern. Gemäß entsprechenden Ausführungsformen der Erfindung können Positionen der Anschlussbereiche der Gateleitungen 150 präzise gesteuert werden, da jeder Trimmprozess durchgeführt wird, während ein Abstand von der Einbuchtung S gemessen wird.
Bezugnehmend auf 5E wird eine isolierende Verbindungsbereichsschicht 175 auf den isolierenden Zwischenschichten 160 und den Opferzwischenschichten 180 mit den gestuften Bereichen gebildet. Die isolierende Verbindungsbereichsschicht 175 kann das gleiche Material wie jenes der isolierenden Zwischenschichten 160 beinhalten. Nachdem ein peripherer Schaltkreisbereich (nicht gezeigt) als erstes gebildet werden kann, können der Zellenfeldbereich C und der Verbindungsbereich D gebildet werden. Da die isolierende Verbindungsbereichsschicht 175 gebildet wird und ein Planarisierungsprozess durchgeführt wird, sind in diesem Fall Höhen des Zellenfeldbereichs C, des Verbindungsbereichs D und des peripheren Schaltkreisbereichs die gleichen.
Als nächstes werden erste Öffnungen Ta gebildet, die durch die isolierenden Zwischenschichten 160 und die Opferzwischenschichten 180 hindurchgehen. Die ersten Öffnungen Ta sind Öffnungen, die jeweils eine Tiefe in z-Richtung aufweisen. Außerdem sind die ersten Öffnungen Ta in x-Richtung und y-Richtung voneinander beabstandet (siehe 4).
Die Bildung der ersten Öffnungen Ta kann ein Bilden einer vorgegebenen Maskenstruktur, die Positionen der ersten Öffnungen Ta in den isolierenden Zwischenschichten 160 und den Opferzwischenschichten 180 definiert, sowie ein anisotropes Ätzen der isolierenden Zwischenschichten 160 und der Opferzwischenschichten 180 mittels Verwenden der vorgegebenen Maskenstruktur als Ätzmaske beinhalten. Da eine Struktur mit zwei verschiedenen Typen von Filmen geätzt wird, sind Seitenwände der Mehrzahl von ersten Öffnungen Ta möglicherweise nicht senkrecht zu der Oberseite des Substrats 100. Zum Beispiel können Breiten der ersten Öffnungen Ta in Richtung der Oberseite des Substrats 100 abnehmen.
Die ersten Öffnungen Ta werden gebildet, um die Oberseite des Substrats 100 freizulegen, wie in 5E gezeigt. Wenngleich in 5E nicht gezeigt, können außerdem Bereiche des Substrats 100 unter den ersten Öffnungen Ta als ein Ergebnis von Überätzen in dem anisotropen Ätzschritt bis zu einer vorgegebenen Tiefe geätzt werden.
Bezugnehmend auf 5F werden die Kanalbereiche 130 auf Innenwänden und Bodenflächen der ersten Öffnungen Ta gebildet. Die Kanalbereiche 130 können mittels Verwenden von atomarer Schichtdeposition (ALD) oder chemischer Gasphasenabscheidung (CVD) so gebildet werden, dass sie eine vorgegebene Dicke aufweisen, zum Beispiel eine Dicke, die etwa 1/50 bis 1/5 von Breiten der ersten Öffnungen Ta beträgt. Die Kanalbereiche 130 können mittels direktem Kontaktieren des Substrats 100 auf den Bodenflächen der ersten Öffnungen Ta mit dem Substrat 100 elektrisch verbunden werden.
Als nächstes werden die ersten Öffnungen Ta mit den vergrabenen isolierenden Schichten 170 gefüllt. Optional kann des Weiteren vor der Bildung der vergrabenen isolierenden Schichten 170 ein Wasserstofftemperschritt einer thermischen Behandlung einer Struktur mit den Kanalbereichen 130 unter einer Gasatmosphäre durchgeführt werden, die Wasserstoff oder schweren Wasserstoff beinhaltet. Aufgrund des Wasserstofftemperschritts können in den Kanalbereichen 130 existierende Kristalldefekte reduziert werden.
Ein Planarisierungsprozess kann unnötiges Halbleitermaterial und unnötiges isolierendes Material entfernen, das die isolierende Verbindungsbereichsschicht 175 bedeckt. Obere Bereiche der vergrabenen isolierenden Schichten 170 können mittels Verwenden eines Ätzprozesses oder dergleichen teilweise entfernt werden, und ein zur Bildung der leitfähigen Schichten 193 verwendetes Material wird auf den entfernten Bereichen aufgebracht. Zur Bildung der leitfähigen Schichten 193 kann wiederum ein Planarisierungsprozess durchgeführt werden.
Bezugnehmend auf 5G werden zweite Öffnungen (nicht gezeigt) gebildet, durch die hindurch das Substrat 100 freigelegt wird. Wenngleich in 5G nicht gezeigt, werden die zweiten Öffnungen zwischen den Kanalbereichen 130 in y-Richtung gebildet (siehe 4) und erstrecken sich in x-Richtung.
Durch die zweiten Öffnungen freigelegte Bereiche der Opferzwischenschichten 180 werden mittels Verwenden eines Ätzprozesses entfernt. Da die Bereiche der Opferzwischenschichten 180 entfernt werden, wird eine Mehrzahl von Seitenflächenöffnungen T1 gebildet, die zwischen den isolierenden Zwischenschichten 160 definiert sind. Durch die Seitenflächenöffnungen T1 werden Seitenwände der Kanalbereiche 130 teilweise freigelegt.
Bezugnehmend auf 5H werden die dielektrischen Gatefilme 140 auf den Bereichen der Kanalbereiche 130 und der isolierenden Zwischenschichten 160 gebildet, die durch die zweiten Öffnungen und die Seitenflächenöffnungen T1 freigelegt sind. Jeder der dielektrischen Gatefilme 140 kann eine isolierende Tunnelschicht 142, eine Ladungsspeicherschicht 144 und eine isolierende Blockierschicht 146 beinhalten, die von den Kanalbereichen 130 aus sequentiell gestapelt werden. Die isolierende Tunnelschicht 142, die Ladungsspeicherschicht 144 und die isolierende Blockierschicht 146 können mittels Verwenden von ALD, CVD oder physikalischer Gasphasenabscheidung (PVD) gebildet werden.
Die zweiten Öffnungen und die Seitenflächenöffnungen T1 werden mit einem leitfähigen Material gefüllt. Das leitfähige Material wird teilweise geätzt, um dritte Öffnungen zu bilden (nicht gezeigt). Die dritten Öffnungen werden mit den gleichen Formen an den gleichen Positionen wie die zweiten Öffnungen gebildet. Da das leitfähige Material lediglich in die Seitenflächenöffnungen T1 von 5G gefüllt wird, werden demgemäß die Gateleitungen 150 gebildet. Als nächstes können die dritten Öffnungen mit einem isolierenden Material gefüllt werden.
Bezugnehmend auf 5I werden Bitleitungen 190 auf den leitfähigen Schichten 193 gebildet. Die leitfähigen Schichten 193 können als Bitleitungskontaktstifte wirken, und optional können separate Bitleitungskontaktstifte in der leitfähigen Schicht 193 gebildet werden. Die Bitleitungen 1980 können sich in y-Richtung erstrecken (siehe 4).
Die mit den Gateleitungen 150 elektrisch verbundenen Kontaktstifte 200 werden in dem Verbindungsbereich D gebildet. Die Kontaktstifte 200 werden mit verschiedenen Tiefen gebildet, um die Gateleitungen 150 zu kontaktieren. Mit zunehmenden Tiefen der Kontaktstifte, das heißt, wenn Unterseiten der Kontaktstifte 200 näher bei der Oberseite des Substrats 100 sind, können Breiten der Kontaktstifte 200 an Kontaktoberflächen mit den Gateleitungen 150 abnehmen. Auf den Kontaktstiften 200 werden die integrierten Wortleitungen 220 gebildet. Die integrierten Wortleitungen 220 können parallel zu den Bitleitungen 190 gebildet werden und können mit der Mehrzahl von Gateleitungen 150 der angrenzenden Speicherzellenstrings eine Verbindung herstellen, die auf der gleichen Höhe ausgebildet sind.
Die 6A bis 6C stellen Vorgänge zur Herstellung des nicht-flüchtigen Speicherbauelements 1000 von 4 gemäß einer weiteren Ausführungsform der Erfindung dar. Die 6A bis 6C sind in y-Richtung von 4 gesehene Querschnittansichten, die Vorgänge zur Herstellung des nicht-flüchtigen Speicherbauelements 1000 in dem peripheren Schaltkreisbereich P und dem Verbindungsbereich D darstellen.
Bezugnehmend auf 6A wird der zweite Dummy-Graben 210 in dem Verbindungsbereich D des Substrats 100 gebildet, und periphere Gräben 260 werden in dem peripheren Schaltkreisbereich P gebildet. Der zweite Dummy-Graben 210 und die peripheren Gräben 260 können mittels Bilden einer Kontaktstellenschicht (nicht gezeigt) und einer Maskenschicht (nicht gezeigt) auf dem Substrat 100, Bilden einer Photoresiststruktur (nicht gezeigt), durch die Bereiche, in denen der zweite Dummy-Graben 210 und die peripheren Gräben 260 zu bilden sind, freigelegt werden, und Ätzen des Substrats 100 gebildet werden. Die Gräben 210 und 260 können mittels eines anisotropen Ätzprozesses gebildet werden, zum Beispiel eines Plasmaätzprozesses. Nach der Bildung des zweiten Dummy-Grabens 210 und der peripheren Gräben 260 kann zusätzlich ein Ioneninjektionsprozess zum Verbessern der isolierenden Eigenschaften durchgeführt werden.
Zum Füllen des zweiten Dummy-Grabens 210 und der peripheren Gräben 260 wird ein isolierendes Material verwendet. Das isolierende Material kann zum Beispiel mittels Verwenden von CVD gebildet werden. Das isolierende Material kann ein Oxid, ein Nitrid oder eine Kombination derselben sein. Das isolierende Material kann zum Beispiel ein Kompositfilm sein, der einen Pufferoxidfilm, einen Grabenliniennitridfilm und einen vergrabenen Oxidfilm beinhaltet. Alternativ kann das isolierende Material irgendeines von einem Hochtemperaturoxid (HTO), einem Plasma hoher Dichte (HDP), einem Tetraethylorthosilicat (TEOS), einem Borphosphorsilicatglas (BPSG) und einem undotierten Silicatglas (USG) sein. Nach der Bildung des isolierenden Materials kann zusätzlich ein Temperprozess durchgeführt werden, um einen Film mit hoher Dichte zu erzielen.
Es kann ein Planarisierungsprozess durchgeführt werden, zum Beispiel ein chemisch-mechanisches Polieren (CMP). Der zweite Dummy-Graben 210 und die peripheren Gräben 260, die mit dem isolierenden Material gefüllt sind, können als isolierende Filme wirken, und durch die isolierenden Filme kann ein aktiver Bereich des Substrats 100 definiert werden.
In den dargestellten Ausführungsformen wird der zweite Dummy-Graben 210 im gleichen Prozess zusammen mit den peripheren Gräben 260 gebildet. Demgemäß ist ein separater Prozess zum Bilden des zweiten Dummy-Grabens 210, der ein Beispiel für eine Dummy-Struktur ist, nicht notwendig. Da der zweite Dummy-Graben 210 dichter bei dem Verbindungsbereich D gebildet wird als die peripheren Gräben 260, kann außerdem eine Messung erleichtert werden, und ein Messfehler kann reduziert werden.
Bezugnehmend auf 6B wird die Maskenschicht 120 als Teil eines Prozesses zur Bildung von Komponenten des peripheren Schaltkreisbereichs P in dem Verbindungsbereich D und einem Zellenfeldbereich (nicht gezeigt) gebildet, der an einer Seite des Verbindungsbereichs D entgegengesetzt zu einer Seite des Verbindungsbereichs D angeordnet ist, der den peripheren Schaltkreisbereich P kontaktiert.
In dem peripheren Schaltkreisbereich P werden Komponenten wie periphere Transistoren 270 gebildet. Jeder der peripheren Transistoren 270 kann einen peripheren isolierenden Gatefilm 272, einen peripheren Abstandshalter 274 und eine periphere Gateelektrode 276 beinhalten. In 6B sind die peripheren Transistoren 270 exemplarische Strukturen, um in dem peripheren Schaltkreisbereich P ausgebildete Halbleiterkomponenten zu repräsentieren. Zwischen peripheren isolierenden Schichten 290 werden Verdrahtungsstrukturen mit peripheren Kontaktstiften 282 und Drähten 280 gebildet.
Wenngleich in 6B der periphere Schaltkreisbereich P als erstes gebildet wird und dann Komponenten des Zellenfeldbereichs (nicht gezeigt) und des Verbindungsbereichs D gebildet werden, ist die Erfindung nicht darauf beschränkt. Zum Beispiel können nach der Bildung des zweiten Dummy-Grabens 210 und der peripheren Gräben 260 zuerst Speicherzellentransistoren in dem Zellenfeldbereich (nicht gezeigt) und dem Verbindungsbereich D gebildet werden.
Bezugnehmend auf 6C wird in dem peripheren Schaltkreisbereich P als Teil eines Prozesses zur Bildung von Komponenten in dem Zellenfeldbereich (nicht gezeigt) und dem Verbindungsbereich D eine Maskenschicht (nicht gezeigt) gebildet. Ähnlich wie bei den unter Bezugnahme auf die 5A bis 5I beschriebenen Vorgängen werden Speicherzellenstrings in dem Zellenfeldbereich (nicht gezeigt) und dem Verbindungsbereich D gebildet. Speziell können während eines Gateleitungstrimmprozesses ähnlich jenem vorstehend unter Bezugnahme auf die 5A bis 5D beschriebenen Positionen der Maskenschichten 120a, 120b und 120c mittels Messen von Abständen von dem zweiten Dummy-Graben 210 präzise gesteuert werden. Ähnlich wie bei einem vorstehend unter Bezugnahme auf 5E beschriebenen Prozess kann die isolierende Verbindungsbereichsschicht 175 in dem Zellenfeldbereich, dem Verbindungsbereich und dem peripheren Schaltkreisbereich P gebildet werden, und ein Planarisierungsprozess kann durchgeführt werden.
7 stellt eine Struktur eines nicht-flüchtigen Speicherbauelements 2000a gemäß einer weiteren Ausführungsform der Erfindung dar. In 7 sind Elemente wie jene in den 4 bis 5I dargestellten mit gleichen Bezugszeichen bezeichnet, und somit wird angesichts der vorstehenden Beschreibung dieser Elemente keine detaillierte Erläuterung derselben angegeben. Bezugnehmend auf 7 beinhaltet das nicht-flüchtige Speicherbauelement 2000a ein Dummy-Gate 230, das auf einer Seite des Verbindungsbereichs D weg von dem Zellenfeldbereich C angeordnet ist. Das Dummy-Gate 230 beinhaltet zum Beispiel einen isolierenden Gatefilm 232, einen Gateabstandshalter 234 und eine Gateelektrode 236. Da das Dummy-Gate 230 zwecks Messen eines Abstands gebildet wird, kann außerdem das Dummy-Gate 230 elektrisch isoliert gebildet werden.
Das nicht-flüchtige Speicherbauelement 2000a kann mittels eines Prozesses ähnlich dem Verfahren zur Herstellung des Zellenfeldbereichs C, des Verbindungsbereichs D und des peripheren Schaltkreisbereichs P gebildet werden, die unter Bezugnahme auf die 6A bis 6C beschrieben wurden. Das heißt, das Dummy-Gate 230 kann anstelle des zweiten Dummy-Grabens 210 der 6A bis 6C zusammen mit den peripheren Transistoren 270 gebildet werden. Wenn der unter Bezugnahme auf 6B beschriebene periphere Schaltkreisbereich P gebildet wird, wird die in dem Verbindungsbereich D gebildete Maskenschicht 120 in diesem Fall derart gebildet, dass ein Bereich, in dem das Dummy-Gate 230 gebildet wird, um eine vorgegebene Länge L2 weiter freigelegt wird.
Da das Dummy-Gate 230 an einer Außenkante des Verbindungsbereichs D gebildet wird, kann das Dummy-Gate 230 in 7 als ein Referenzpunkt für eine Positionsmessung verwendet werden, wenn gestufte Bereiche von Anschlussbereichen der Gateleitungen 150 gebildet werden. Ein separater Prozess zur Bildung des Dummy-Gates 230, das ein Beispiel einer Dummy-Struktur ist, ist nicht notwendig. Da das Dummy-Gate 230 dichter bei dem Verbindungsbereich D als die Komponenten des peripheren Schaltkreisbereichs gebildet wird, kann außerdem eine Messung erleichtert werden und ein Messfehler kann reduziert werden.
8 stellt eine Struktur eines nicht-flüchtigen Speicherbauelements 2000b gemäß einer weiteren Ausführungsform der Erfindung dar. In 8 sind Elemente wie jene in den 4 bis 5I mit gleichen Bezugszeichen bezeichnet, und somit wird keine weitere detaillierte Erläuterung derselben angegeben. Bezugnehmend auf 8 beinhaltet das nichtflüchtige Speicherbauelement 2000b einen Dummy-Widerstand 240, der auf einer Seite des Verbindungsbereichs D weg von dem Zellenfeldbereich C angeordnet ist. Der Dummy-Widerstand 240 kann zum Beispiel Polysilicium oder ein Metall beinhalten.
Der Dummy-Widerstand 240 kann so gebildet werden, dass er eine Struktur ähnlich einer Widerstandsstruktur des peripheren Schaltkreisbereichs (nicht gezeigt) aufweist. Das nicht-flüchtige Speicherbauelement 2000b kann in einem dem Verfahren zur Herstellung des Zellenfeldbereichs C, des Verbindungsbereichs D und des peripheren Schaltkreisbereichs P, das unter Bezugnahme auf die 6A bis 6C beschrieben wurde, ähnlichen Prozess gebildet werden. Speziell kann der Dummy-Widerstand 240 anstelle des zweiten Dummy-Grabens 210 zusammen mit einem Widerstand (nicht gezeigt) des peripheren Schaltkreisbereichs P gebildet werden. Wenn der unter Bezugnahme auf 6B beschriebene periphere Schaltkreisbereich P gebildet wird, wird die Maskenschicht 120 in diesem Fall in dem Verbindungsbereich D derart gebildet, dass ein Bereich, in dem der Dummy-Widerstand 240 gebildet wird, um eine vorgegebene Länge L3 weiter freigelegt wird.
Da der Dummy-Widerstand 240 an einer Außenkante des Verbindungsbereichs D gebildet wird, kann der Dummy-Widerstand 240 in 8 als ein Referenzpunkt für eine Positionsmessung verwendet werden, wenn gestufte Bereiche von Anschlussbereichen der Gateleitungen 150 gebildet werden. Da der Dummy-Widerstand 240, der ein Beispiel einer Dummy-Struktur ist, zusammen mit Widerständen des peripheren Schaltkreisbereichs gebildet wird, ist ein separater Prozess nicht notwendig. Da der Dummy-Widerstand 240 dichter bei dem Verbindungsbereich D gebildet wird als Komponenten des peripheren Schaltkreisbereichs, können außerdem Messungen erleichtert werden, und ein Messfehler kann reduziert werden.
9 stellt eine weitere Struktur eines nicht-flüchtigen Speicherbauelements 3000 gemäß der Erfindung dar, speziell einen Bereich, der einer Linie I-I' von 3 entspricht. In 9 sind einige Elemente nicht gezeigt, welche die Speicherzellenstrings von 1 bilden. Zum Beispiel sind Bitleitungen der Speicherzellenstrings nicht gezeigt.
Bezugnehmend auf 9 beinhaltet das nicht-flüchtige Speicherbauelement 3000 einen Zellenfeldbereich C und einen Verbindungsbereich D. Der Zellenfeldbereich C beinhaltet Kanalbereiche 330, die auf einem Substrat 300 angeordnet sind, und eine Mehrzahl von Speicherzellenstrings, die entlang von Seitenwänden der Kanalbereiche 330 angeordnet sind. Die Mehrzahl von Speicherzellenstrings kann in x-Richtung um die in x-Richtung angeordneten Kanalbereiche 330 herum angeordnet sein. Bei der in 9 gezeigten Struktur sind Speicherzellenstrings ähnlich den Speicherzellenstrings 11 oder 11A der 1 und 2, die sich in z-Richtung von dem Substrat 300 aus erstrecken, entlang von Seitenflächen der Kanalbereiche 330 angeordnet. Die Speicherzellenstrings beinhalten einen Masseauswahltransistor GST, die Mehrzahl von Speicherzellen MC1, MC2, MC3 und MC4 sowie einen Stringauswahltransistor SST.
Das Substrat 300 weist eine Hauptoberfläche auf, die sich in x-Richtung und y-Richtung erstreckt. Das Substrat 300 kann ein Halbleitermaterial beinhalten, zum Beispiel einen Halbleiter der Gruppe IV, einen Verbindungshalbleiter der Gruppe III–V oder einen Oxidhalbleiter der Gruppe II–VI. Das Substrat 300 kann als ein Volumenwafer oder eine Epitaxieschicht bereitgestellt sein.
Ein erster Dummy-Graben 310 befindet sich auf dem Substrat 300 in dem Zellenfeldbereich C angrenzend an den Verbindungsbereich D. Der erste Dummy-Graben 310 kann sich in y-Richtung erstrecken. Der erste Dummy-Graben 310 weist einen vorgegebenen Abstand, zum Beispiel einen Abstand von 10 μm oder weniger, von wenigstens einem der Anschlussbereiche von Gateleitungen 351 bis 356 (kollektiv mit 350 bezeichnet) auf. Den ersten Dummy-Graben 310 überlagernd zeigen die Gateleitungen 350 Einbuchtungen aufgrund des ersten Dummy-Grabens 310.
In 9 weisen die Einbuchtungen eine gekrümmte Form auf, die in Richtung des ersten Dummy-Grabens 310 vertieft ist. Eine Einbuchtung S ist in der obersten siebten isolierenden Zwischenschicht 367 ausgebildet. Die Einbuchtung S kann nahe einer Mitte des ersten Dummy-Grabens 310 ausgebildet sein. Die Einbuchtung kann eine vorgegebene Tiefe aufweisen, so dass sie bei einer Messung in einer Ebene als ein Referenzpunkt erkannt wird.
Die Kanalbereiche 330 mit Säulenformen sind auf dem Substrat 300 so angeordnet, dass sie sich in z-Richtung erstrecken. Die Kanalbereiche 330 sind in x-Richtung und y-Richtung voneinander beabstandet und sind in x-Richtung in einer Zickzack-Weise angeordnet. Die Kanalbereiche 330 können zum Beispiel ringförmig ausgebildet sein. Die Kanalbereiche 330 sind mit dem Substrat 300 derart elektrisch verbunden, dass Unterseiten der Kanalbereiche 330 das Substrat 300 direkt kontaktieren. Die Kanalbereiche 330 können ein Halbleitermaterial beinhalten, wie Polysilicium oder einkristallines Silicium, und das Halbleitermaterial kann undotiert sein oder kann einen p-leitenden oder einen n-leitenden Störstellentyp beinhalten. In den Kanalbereichen 330 sind vergrabene isolierende Schichten 370 ausgebildet.
Der in y-Richtung angeordnete Stringauswahltransistor SST ist durch leitfähige Schichten 393 gemeinsam mit den Bitleitungen BL verbunden (siehe 1). Die Bitleitungen (nicht gezeigt) können eine Struktur mit einer Linienform aufweisen, die sich in y-Richtung erstreckt, und sind mittels in den leitfähigen Schichten 393 ausgebildeten Bitleitungskontaktstiften (nicht gezeigt) elektrisch verbunden. Außerdem ist der in y-Richtung angeordnete Masseauswahltransistor GST mit Störstellenbereichen (nicht gezeigt) elektrisch verbunden, die an den Masseauswahltransistor GST angrenzen.
Die Mehrzahl von Gateleitungen 150 ist entlang der Seitenflächen der Kanalbereiche 330 angeordnet und in z-Richtung von dem Substrat 300 beabstandet. Die Gateleitungen 350 sind Gates des Masseauswahltransistors GST, der Mehrzahl von Speicherzellen MC1, MC2, MC3 und MC4 sowie des Stringauswahltransistors SST. Die Gateleitungen 350 sind mit in x-Richtung angeordneten benachbarten Speicherzellenstrings gemeinsam verbunden. Die Gateleitung 356 des Stringauswahltransistors SST ist mit der Stringauswahlleitung SSL verbunden (siehe 1). Die Gateleitungen 352, 353, 354 und 355 der Speicherzellen MC1, MC2, MC3 und MC4 sind mit den Wortleitungen WL1, WL2, WLn – 1 und WLn verbunden (siehe die 1 und 2). Die Gateleitung 351 der Masseauswahltransistoren GST ist mit der Masseauswahlleitung GSL verbunden (siehe 1). Die Gateleitungen 350 können einen Metallfilm beinhalten, zum Beispiel Wolfram (W). Wenngleich in 9 nicht gezeigt, kann außerdem die Diffusionsbarrierenschicht irgendein ausgewähltes Material aus der Gruppe beinhalten, die aus Wolframnitrid (WN), Tantalnitrid (TaN) und Titannitrid (TiN) besteht.
Zwischen den Kanalbereichen 330 und den Gateleitungen 350 sind dielektrische Gatefilme 340 angeordnet. Wenngleich in 9 nicht gezeigt, kann jeder der dielektrischen Gatefilme 340 eine isolierende Tunnelschicht, eine Ladungsspeicherschicht und eine isolierende Blockierschicht beinhalten, die von den Kanalbereichen 330 aus sequentiell gestapelt sind.
Die Mehrzahl von isolierenden Zwischenschichten 360 ist zwischen den Gateleitungen 350 angeordnet. Die isolierenden Zwischenschichten 360 sind außerdem so angeordnet, dass sie sich in x-Richtung erstrecken und in z-Richtung voneinander beabstandet sind, wie die Gateleitungen 350. Eine Seitenfläche der isolierenden Zwischenschichten 360 kontaktiert die Kanalbereiche 330. Die isolierenden Zwischenschichten 360 können ein Siliciumoxid oder ein Siliciumnitrid beinhalten.
Der Verbindungsbereich D ist ein Bereich, in dem sich die Gateleitungen 350 und die isolierenden Zwischenschichten 360 erstrecken, und beinhaltet gestufte Bereiche, die von den Gateleitungen 350 und den isolierenden Zwischenschichten 360 gebildet werden. Die gestuften Bereiche sind derart gebildet, dass die Gateleitungen 350 und die isolierenden Zwischenschichten 360, die obere Schichten sind, um eine vorgegebene Länge L4 kürzer als die Gateleitungen 350 und die isolierenden Zwischenschichten 360 sind, die untere Schichten sind. Die Kontaktstifte 200 (siehe 3) zum Verbinden der integrierten Wortleitungen 220 (siehe 3) sind in den gestuften Bereichen ausgebildet.
Auf einer Außenkante des Verbindungsbereichs D ist ein zweiter Dummy-Graben 410 ausgebildet. An einer Seite des Verbindungsbereichs D entgegengesetzt zu einer Seite des Verbindungsbereichs D, die den Zellenfeldbereich C kontaktiert, kann der Verbindungsbereich D einen peripheren Schaltkreisbereich (nicht gezeigt) kontaktieren, und der zweite Dummy-Graben 410 kann angrenzend an den peripheren Schaltkreisbereich angeordnet sein. Der zweite Dummy-Graben 410 kann tiefer als der erste Dummy-Graben 310 sein, die Erfindung ist jedoch nicht darauf beschränkt. Alternativ kann der zweite Dummy-Graben 410 in dem peripheren Schaltkreisbereich (nicht gezeigt) angrenzend an den Verbindungsbereich D ausgebildet sein. In jedem Fall weist der zweite Dummy-Graben 410 einen vorgegebenen Abstand, zum Beispiel einen Abstand von 10 μm oder weniger, von wenigstens einem der gestuften Bereiche auf, das heißt den Anschlussbereichen der Gateleitungen 350.
Der periphere Schaltkreisbereich (nicht gezeigt) kann in x-Richtung außerhalb des Verbindungsbereichs D angeordnet sein. Wenngleich in 9 nicht gezeigt, können in dem peripheren Schaltkreisbereich Komponenten wie ein Transistor für hohe Spannung, ein Transistor für niedrige Spannung und ein Widerstand ausgebildet sein.
Wenn die gestuften Bereiche der Gateleitungen 350 gebildet sind, wird in 9 mittels Verwenden des ersten Dummy-Grabens 310 und des zweiten Dummy-Grabens 410 als Referenzpunkte eine Länge eines gestuften Bereichs gemessen. So kann für die Gateleitungen 350 dicht bei dem durch den ersten Dummy-Graben 310 gebildeten vertieften Bereich S mittels Verwenden des ersten Dummy-Grabens 310 als Referenzpunkt ein Abstand D3 von dem vertieften Bereich S gemessen werden. Außerdem kann für die Gateleitungen 350 dicht bei dem zweiten Dummy-Graben 410 mittels Verwenden des zweiten Dummy-Grabens 410 als Referenzpunkt ein Abstand D4 von dem zweiten Dummy-Graben 410 gemessen werden. Demgemäß können die gestuften Bereiche in präzisen Positionen der Anschlussbereiche der Gateleitungen 350 gebildet werden.
10 stellt ein nicht-flüchtiges Speicherbauelement 700 gemäß der Erfindung dar. Bezugnehmend auf 10 ist in dem nicht-flüchtigen Speicherbauelement 700 ein NAND-Zellenfeld 750 mit einer Kernschaltkreiseinheit 770 gekoppelt. Zum Beispiel kann das NAND-Zellenfeld 750 jedes beliebige der nicht-flüchtigen Speicherbauelemente 1000, 2000a, 2000b beziehungsweise 3000 gemäß den vorstehend beschriebenen Ausführungsformen der Erfindung beinhalten. Die Kernschaltkreiseinheit 770 beinhaltet eine Steuerlogik 771, einen Zeilendekoder 772, einen Spaltendekoder 773, einen Abtastverstärker 774 und einen Seitenpuffer 775.
Die Steuerlogik 771 kommuniziert mit dem Zeilendekoder 772, dem Spaltendekoder 773 und dem Seitenpuffer 775. Der Zeilendekoder 772 kommuniziert durch eine Mehrzahl von Stringauswahlleitungen SSL, eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von Masseauswahlleitungen GSL mit dem NAND-Zellenfeld 750. Der Spaltendekoder 773 kommuniziert durch eine Mehrzahl von Bitleitungen BL mit dem NAND-Zellenfeld 750. Der Abtastverstärker 774 kann mit dem Spaltendekoder 773 verbunden sein, wenn von dem NAND-Zellenfeld 750 ein Signal abgegeben wird, und braucht mit dem Spaltendekoder 773 nicht verbunden sein, wenn ein Signal zu dem NAND-Zellenfeld 750 übertragen wird.
Zum Beispiel überträgt die Steuerlogik 771 ein Zeilenadressensignal zu dem Zeilendekoder 772, und der Zeilendekoder 772 dekodiert das Zeilenadressensignal und überträgt das Zeilenadressensignal durch die Stringauswahlleitungen SSL, die Wortleitungen WL und die Masseauswahlleitungen GSL zu dem NAND-Zellenfeld 750. Die Steuerlogik 771 überträgt ein Spaltenadressensignal zu dem Spaltendekoder 773 oder dem Seitenpuffer 775, und der Spaltendekoder 773 dekodiert das Spaltenadressensignal und überträgt das Spaltenadressensignal durch die Mehrzahl von Bitleitungen BL zu dem NAND-Zellenfeld 750. Ein Signal des NAND-Zellenfeldes 750 wird durch den Spaltendekoder 773 zu dem Abtastverstärker 774 übertragen, mittels des Abtastverstärkers 774 verstärkt und durch den Seitenpuffer 775 zu der Steuerlogik 771 übertragen.

Claims

Vertikales Speicherbauelement mit – einem Substrat (100), – wenigstens einer Dummy-Struktur (110), die auf oder in dem Substrat nahe einer Kante eines Zellenfeldbereichs (C) und/oder nahe einer Grenze eines Verbindungsbereichs (D) des Substrats angeordnet ist, und – einer Mehrzahl von vertikal gestapelten leitfähigen Leitungen (150) auf dem Substrat, welche die Dummy-Struktur bedeckt, wobei wenigstens eine der leitfähigen Leitungen eine Oberflächenvariation (S) an einer Kreuzung mit der Dummy-Struktur aufweist, die als Referenzelement dient und/oder eine Position der darunterliegenden Dummy-Struktur anzeigt.
Speicherbauelement nach Anspruch 1, das des Weiteren beinhaltet: – einen vertikalen Kanalbereich (130), der auf dem Substrat in dem Zellenfeldbereich des Substrats angeordnet ist, und – eine Mehrzahl von isolierenden Schichten (160), die zwischen den vertikal gestapelten leitfähigen Leitungen angeordnet sind, wobei die leitfähigen Leitungen und die zwischengefügten isolierenden Schichten lateral angrenzend an den vertikalen Kanalbereich angeordnet sind und sich über die Dummy-Struktur hinweg erstrecken, wobei wenigstens eine oberste der leitfähigen Leitungen und isolierenden Schichten an der Kreuzung mit der Dummy-Struktur die Oberflächenvariation aufweist.
Speicherbauelement nach Anspruch 1 oder 2, wobei das Substrat des Weiteren den Verbindungsbereich und den angrenzend daran angeordneten Zellenfeldbereich sowie einen peripheren Schaltkreisbereich (P) beinhaltet, der angrenzend an den Verbindungsbereich auf einer Seite desselben entgegengesetzt zu dem Zellenfeldbereich angeordnet ist, wobei Schaltkreise zum Treiben eines Zellenfeldes in dem peripheren Schaltkreisbereich angeordnet sind und wobei die Mehrzahl der leitfähigen Leitungen mittels Verdrahtungsleitungen in dem Verbindungsbereich mit den Schaltkreisen des peripheren Schaltkreisbereichs verbunden ist.
Speicherbauelement nach einem der Ansprüche 1 bis 3, wobei die Dummy-Struktur elektrisch isoliert ist und/oder einen Graben beinhaltet, wobei die Oberflachenvariation vorzugsweise eine Einbuchtung (S) beinhaltet, die über dem Graben liegt.
Speicherbauelement nach einem der Ansprüche 1 bis 4, wobei die leitfähigen Leitungen in dem Verbindungsbereich eine gestufte Struktur aufweisen und/oder wobei Anschlussenden der leitfähigen Leitungen gestuft sind und/oder wobei die leitfähigen Leitungen leitfähige Gateleitungen sind.
Speicherbauelement nach einem der Ansprüche 1 bis 5, das des Weiteren in dem Verbindungsbereich eine Mehrzahl von Kontaktstiften beinhaltet, die jeweils entsprechende Anschlussenden der leitfähigen Leitungen kontaktieren.
Speicherbauelement nach einem der Ansprüche 1 bis 6, wobei die wenigstens eine Dummy-Struktur wenigstens eine zweite Dummy-Struktur beinhaltet, die in dem Verbindungsbereich angrenzend an den peripheren Schaltkreisbereich angeordnet ist und als Referenzpunkt zum Messen von Positionen von Anschlussenden der leitfähigen Leitungen konfiguriert ist, und/oder eine zweite Dummy-Struktur beinhaltet, die nahe einer Kante des Verbindungsbereichs entgegengesetzt zu dem Zellenfeldbereich angeordnet ist.
Speicherbauelement nach Anspruch 7, wobei die wenigstens eine zweite Dummy-Struktur die gleiche Struktur wie eine in dem peripheren Schaltkreisbereich ausgebildete Struktur aufweist und/oder einen Dummy-Graben, einen Dummy-Widerstand oder eine Dummy-Gatestruktur beinhaltet.
Speicherbauelement nach einem der Ansprüche 1 bis 8, das des Weiteren eine Mehrzahl von beabstandeten Speicherzellenstrings beinhaltet, die sich vertikal von dem Substrat aus erstrecken und jeweilige beabstandete Kanalbereiche beinhalten, die sich in dem Zellenfeldbereich vertikal von dem Substrat aus erstrecken und von der Mehrzahl von leitfähigen Leitungen gesteuert werden, vorzugsweise den leitfähigen Leitungen, die als Gateleitungen von Transistoren der Speicherzellenstrings dienen.
Vertikales Speicherbauelement mit: – einem Substrat (100), – einer Mehrzahl von leitfähigen Leitungen (150), die vertikal auf dem Substrat gestapelt sind, sich in einer Richtung erstrecken und Anschlussbereiche aufweisen, die in einer nach unten gestuften Weise ausgebildet sind, und – wenigstens einer Dummy-Struktur (210), die benachbart zu den Anschlussbereichen ausgebildet und elektrisch isoliert ist.